CN102804280B - 移位寄存器和显示装置 - Google Patents

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Abstract

本发明实现一种移位寄存器和显示装置，其不增大电路规模而能够良好地抑制各级输出的噪声。移位寄存器的各级(Xi)具备第一输出晶体管(M5)、第二输出晶体管(M7)、第一电容(C1)、第二电容(C2)、输入栅极(M1)、第一开关元件(M2)、第二开关元件(M3)、第三开关元件(M4)、第四开关元件(M6)和第五开关元件(M8)。

Description

移位寄存器和显示装置
技术领域
本发明涉及用于显示面板的栅极驱动器等的移位寄存器。
背景技术
近年来，在液晶面板上用非晶硅形成栅极驱动器实现削减成本的栅极单片化不断进步。栅极单片也被称作无驱动器栅极、面板内置栅极驱动器、栅极集成面板等。
图12表示专利文献1所述的这种栅极驱动器(扫描驱动电路)的结构。
该栅极驱动器为将多个单位级SRC11、SRC12、…、SRC1N、SRC1D级联连接而构成。对于各单位级的时钟端子CK，向第奇数段输入第一时钟CKV，向第偶数段输入第二时钟CKVB。第一时钟CKV和第二时钟CKVB为彼此反相的关系。从输出端子OUT输出向栅极总线供给的栅极信号(G1、G2、…、GN、GD)。
向初段的单位级SRC11的第一输入端子IN1输入扫描开始信号STV，向以后的级SRC12、SRC13…、SRC1N、SRC1D的第一输入端子IN1输入从前段的级输出的栅极信号。另外，向单位级SRC11、SRC12、…、SRC1N的第二输入端子IN2输入从下一段的单位级输出的栅极信号。进而，各单位级具备第一电压端子VOFF。
现有技术文献
专利文献
专利文献1：日本国公开专利公报“特开2005-50502号公报(公开日：2005年2月24日)”
专利文献2：日本国公开专利公报“特开2000-155550号公报(公开日：2000年6月6日)”
专利文献3：日本国公开专利公报“特开2003-016794号公报(公开日：2003年1月17日)”
专利文献4：日本国公开专利公报“特开平6-216753号公报(公开日：1994年8月5日)”
专利文献5：日本国公开专利公报“特开2003-346492号公报(公开日：2003年12月5日)”
专利文献6：日本国公开专利公报“特表2008-508654号公报(公表日：2008年3月21日)”
发明内容
发明要解决的课题
在专利文献1中，作为各上述单位级SRC11、SRC12、…、SRC1N、SRC1D，公开的是如图13所示的单位级100的电路结构。该单位级100具备：缓冲部110、充电部120、驱动部130、放电部140和保持部150。
在此，对于该电路的动作，例如，假设向单位级100输入本案件申请人设定的图14的第一时钟CKV或第二时钟CKVB的情况。即，在单位级100为第奇数个的情况下，设为向时钟端子CK输入图14的第一时钟CKV，在单位级100为第偶数个的情况下，设为向时钟端子CK输入图14的第二时钟CKVB。第一时钟CKV和第二时钟CKVB为彼此反相的关系。
而且，现在考虑将第偶数个的单位级100作为例子。
如图14所示，若从前段的单位级100向第一输入端子IN1、即缓冲部110的晶体管Q1的栅极和漏极输入栅极脉冲，则晶体管Q1成为ON状态，并对充电部120的电容器C进行充电。由此，驱动部130的晶体管Q2成为ON状态。向第一输入端子IN1输入的前段的栅极脉冲下降至Low电平，晶体管Q1成为OFF状态后，若向晶体管Q2的漏极输出第二时钟CKVB的High电平，则通过电容器C的自举效果节点N1的电位上升，晶体管Q2的沟道电阻充分减小，从输出端子OUT输出大致具有时钟信号的振幅的栅极脉冲。
另外，若向下一段的单位级100输入该栅极脉冲并从下一段的单位级100输出栅极脉冲，则该栅极脉冲被输入到本段的单位级100的第二输入端子IN2。由此，驱动部130的晶体管Q3和放电部140的晶体管Q4成为ON状态，输出端子OUT和栅极总线和节点N1分别与第一电压端子VOFF连接并复位至Low电平。
在其它的单位级100进行动作的期间，每当向时钟端子CK输入的第二时钟CKVB成为High电平时，保持部150的晶体管Q5成为ON状态，并使节点N1周期性地与输出端子OUT连接。
另外，奇数段的单位级100在与图14的定时(时刻)错开1时钟脉冲量的定时进行相同的动作。
根据上述栅极单片电路结构，仅使用n沟道型TFT，也能够通过自举(bootstrapping)效果充分地减小称为晶体管Q2的输出晶体管的沟道电阻并增大驱动能力。因此，使用仅由非晶硅等n沟道型制作TFT较为困难的材料在面板整片地组装栅极驱动器的情况下，具有如下优点，能够充分地克服非晶硅TFT的高阈值电压和低电子迁移度这样的不利特性，且能够应对面板低电压化的要求。
但是，在现有的栅极单片电路中，由于用图13的晶体管Q2表示的输出晶体管具有栅极、漏极间寄生电容(下面称为漏极寄生电容)和栅极、源极间寄生电容(下面称为源极寄生电容)，从而存在栅极输出波形产生畸变的问题。
由于总是对晶体管Q2的漏极施加从时钟端子CK输入的时钟的电压，因此，在要使晶体管Q2成为OFF的期间，如图14所示，每当时钟上升时，由于所谓的馈通现象而通过漏极寄生电容产生节点N1的电位振动DN，从而晶体管Q2产生漏电。若晶体管Q2产生漏电，则如图14所示，要使栅极输出成为OFF状态的期间从输出端子OUT输出漏电的信号LO。
另外，若在由于上述馈通现象而通过漏极寄生电容产生节点N1的电位振动DN时，节点N1的电位超过晶体管Q2的阈值电位，则晶体管Q2成为ON状态，所以，如图15所示，通过时钟漏电并被向晶体管Q2的源极输出，并且，该源极输出通过电容器C使节点N1的电位提升，从而节点N1的电位在时钟脉冲的期间之间仅提高Vn，并且，向输出端子OUT输出以与时钟脉冲的期间相等的脉冲宽度上升的脉冲OUTnoise。
对于要向输出端子OUT输出栅极脉冲的期间，通过漏极寄生电容的节点N1的电位的振动DN作用于使晶体管Q2的沟道电阻减小使电流增加的方向，因此，具有提高晶体管Q2的驱动能力的效果。但是，由于原本向输出端子OUT输出栅极脉冲的定时为仅一次1帧，因此，栅极脉冲输出期间外的节点N1的电位的振动DN成为噪声。例如，在WXGA的分辨率的面板中具备768根栅极总线，各级在向对应于自身的栅极总线输出原本的栅极脉冲的期间之外的767时钟量的期间和由垂直同步信号Vsync规定的设置于帧间的界限的垂直消隐期间的节点N1的电位上升成为噪声。
另外，由于源极寄生电容在栅极脉冲输出时具有使节点N1的电位上升的效果，因此，对提高晶体管Q2的驱动能力起到有利的作用。该效果仅通过源极寄生电容也在某种程度能够获得，但通过在图13中晶体管Q2中用电容器C表示的自举电容与源极寄生电容并列合成电容，从而显著地提高该功能。但是，在采用该方法的情况下，由于直至输出端子OUT的电位完全上升为止自举效果没有发挥，因此，存在栅极脉冲的上升沿TR变得迟缓的缺点。上升沿TR的延迟成为栅极脉冲的波形畸变。
这样，在图13的级结构中存在导致级输出的噪声的问题。另外，由于各级输出向下一段输入，因此，上述噪声也向后段连锁地传播，有可能引起移位寄存器的误动作。
因此，如图16所示的专利文献1的其它级结构，考虑通过追加电路，防止级输出的噪声的累积和传播。
在图16中，设置晶体管Q45、Q46，在栅极脉冲输出期间外每当时钟上升时将输出端子OUT和栅极总线与第一电压端子VOFF连接并保持为Low电平。在该情况下，为了使晶体管Q45发挥作用，设置有由晶体管Q31～Q34构成的控制电路。另外，为了延长向第一电压端子VOFF的连接期间，在单位级400设置第一时钟端子CK1和第二时钟端子CK2两个端子，且分别被输入成为彼此反相的时钟，晶体管Q45和晶体管Q46交替成为ON状态。
但是，在如图16的构成中，由于需要如上所述的追加电路，导致电路的元件数和面积增大，因此不优选。
本发明是鉴于上述现有的问题而完成的，其目的在于实现不增大电路规模就能够良好地抑制各级输出的噪声的移位寄存器和显示装置。
用于解决课题的技术手段
为了解决上述课题，本发明提供的移位寄存器的特征在于：
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个上述级联连接电路中具备连续级组，各上述级联连接电路的全部级中相连续的多个上述级构成上述连续级组，各上述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的上述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个上述级对应的第一时钟信号，上述第一时钟信号的有源时钟脉冲的期间与对本段的上述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的上述级的上述第一输出端子不同的一输出端子的第二输出端子；
第一电容，其一端与上述第一输出晶体管的栅极和上述第二输出晶体管的栅极连接；
第二电容，其一端与上述第一电容的一端连接，另一端与上述第二输出端子连接；
输入栅极，其被输入对本段的上述级的移位脉冲，使在对本段的上述级的移位脉冲的脉冲期间向上述第一电容的一端供给的电位通过；
第一开关元件，其一端与上述第一电容的另一端连接，另一端被施加上述第一直流电压，导通切断的控制端子被输入上述第一时钟信号；
第二开关元件，其一端与上述第一电容的另一端连接，另一端被施加低于上述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的上述级的移位脉冲；
第三开关元件，其一端与上述第一电容的一端连接，另一端被施加上述第二直流电压，导通切断的控制端子被输入相位迟于本段的上述级从上述第二输出端子输出的移位脉冲的相位的脉冲信号；
第四开关元件，其一端与上述第一输出端子连接，另一端被施加上述第二直流电压，在该第四开关元件的导通切断的控制端子，关于除上述连续级组的最末段之外的上述级被输入下一段的上述级从上述第二输出端子输出的移位脉冲，并且，关于上述连续级组的最末段的上述级被输入相位迟于上述最末段的上述级从上述第二输出端子输出的移位脉冲的相位的脉冲信号；
第五开关元件，其一端与上述第二输出端子连接，另一端被施加上述第二直流电压，导通切断的控制端子与上述第四开关元件的导通切断的控制端子连接。
根据上述的发明，通过对第一输出晶体管的漏极施加第一直流电压，并且，进行使用第一开关元件、第二开关元件和第一电容的开关电容动作，能够避免通过第一输出晶体管的漏极寄生电容和源极寄生电容产生馈通现象。由此，能够防止在向第一输出晶体管的漏极输入时钟信号的情况下产生的输出电压的振动和由于输出电压的振动产生的来自像素电极的电荷泄露。因此不需要用于使级的第一输出端子频繁地与Low电源连接的追加电路。
由此能够起到以下效果，能够实现不增大电路规模就能够良好地抑制各级输出的噪声的移位寄存器。
另外，起到以下效果，能够防止第一电容的一端的电位通过电容耦合而提升，在不需要第二输出端子的输出的期间上升而移位寄存器进行误动作。另外，起到能够削减向所需的移位寄存器的外部输入信号数的效果。
另外，由于上述第二输出晶体管用于在上述级间传递的移位脉冲的输出，因此，与用于向移位寄存器外的输出的上述第一输出晶体管相比，能够大幅地减小尺寸。因此，起到如下的效果，与上述第一输出晶体管的漏极寄生电容和源极寄生电容和上述第一电容相比上述第二输出晶体管的漏极寄生电容足够小，即使向上述第二输出晶体管的漏极输入上述第一时钟信号，也使上述第一电容的一端的电位通过电容耦合被提升的影响小到可以忽视的程度。
另外，起到如下效果，由于与第一输出端子驱动的负载相比上述第二输出端子驱动的负载足够小，因此，使生成移位寄存器的控制信号的外部电平转换器的负载的变化量小到可以忽视的程度。
另外，由于通过第一电容和连接在第一电容的一端与第二输出端子之间的第二电容将与第一输出端子连接的负载和与第二输出端子连接的负载两者升压驱动，因此，可实现第一电容和第二电容的总电容值等于或小于未设置第二电容时的第一电容的值，能够使输入栅极、第一开关元件、第二开关元件和第三开关元件的尺寸小于未设置第二电容的情况。由此，起到如下效果，与未设置第二电容的情况相比，能够使使用移位寄存器的电路的总面积减小。另外，起到能够缩小在移位寄存器中晶体管特别是TFT所占的整体的尺寸的效果。
另外，通过降低使用移位寄存器的电路面积，起到如下效果，能够实现将该电路用于驱动器的显示面板尺寸的缩小和成本降低。另外，电容值、晶体管等元件尺寸的缩小关系到抑制由缺陷带来的成品率降低，起到有利于显示面板的成品率提高和成本降低的效果。
另外，起到如下效果，通过对第一输出晶体管的漏极施加直流电压，能够用直流电源驱动栅极总线，与通过向第一输出晶体管的漏极输入时钟信号用时钟信号驱动栅极总线的情况相比，能够大幅地削减生成移位寄存器的控制信号的外部电平转换器的负载。
另外，通过对第一输出晶体管的漏极施加直流电压，对第一输出晶体管的栅极、漏极间施加负的偏压的时间增长，因此，起到能够降低阈值电压的上升，且能够抑制移位寄存器的性能劣化的效果。
为了解决上述课题，本发明提供一种移位寄存器，
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个上述级联连接电路中具备连续级组，各上述级联连接电路的全部级中相连续的多个上述级构成上述连续级组，各上述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的上述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个上述级对应的第一时钟信号，上述第一时钟信号的有源时钟脉冲的期间与对本段的上述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的上述级的上述第一输出端子不同的一输出端子的第二输出端子；
第三输出晶体管，其漏极被输入上述第一时钟信号，并且，源极作为构成与本段的上述级的上述第一输出端子和上述第二输出端子不同的一输出端子的第三输出端子；
第一电容，其一端与上述第一输出晶体管的栅极、上述第二输出晶体管的栅极和上述第三输出晶体管连接；
第二电容，其一端与上述第一电容的一端连接，另一端与上述第二输出端子连接；
第二电容，其一端与上述第一电容的一端连接，另一端与上述第三输出端子连接；
输入栅极，其被输入对本段的上述级的移位脉冲，使在对本段的上述级的移位脉冲的脉冲期间对上述第一电容的一端供给的电位通过；
第一开关元件，其一端与上述第一电容的另一端连接，另一端被施加上述第一直流电压，导通切断的控制端子被输入上述第一时钟信号；
第二开关元件，其一端与上述第一电容的另一端连接，另一端被施加低于上述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的上述级的移位脉冲；
第三开关元件，其一端与上述第一电容的一端连接，另一端被施加上述第二直流电压，导通切断的控制端子被输入相位迟于本段的上述级从上述第二输出端子输出的移位脉冲的相位的第一脉冲信号；
第四开关元件，其一端与上述第一输出端子连接，另一端被施加上述第二直流电压，导通切断的控制端子被输入相位迟于本段的上述级从上述第二输出端子输出的移位脉冲的相位的第二脉冲信号；和
第五开关元件，其一端与上述第二输出端子连接，另一端被施加上述第二直流电压，导通切断的控制端子与上述第四开关元件的导通切断的控制端子连接，
除上述连续级组的初段之外的上述级从上述第二输出端子输出的信号用于移位脉冲和前段的上述级的上述第一脉冲信号，
除上述连续级组的初段之外的上述级从上述第三输出端子输出的信号用于前段的上述级的上述第二脉冲信号。
根据上述的发明，通过对第一输出晶体管的漏极施加第一直流电压，并且进行使用第一开关元件、第二开关元件和第一电容的开关电容动作，能够避免通过第一输出晶体管的漏极寄生电容和源极寄生电容产生馈通现象。由此，能够防止在向第一输出晶体管的漏极输入时钟信号时产生的输出电压的振动和由于输出电压的振动产生的来自像素电极的电荷泄露。因此不需要用于频繁地使级的第一输出端子与Low电源连接的追加电路。
通过以上发明起到如下效果，能够实现不增大电路规模就能够良好地抑制各级输出的噪声的移位寄存器。
另外，起到以下效果，能够防止第一电容的一端的电位通过电容耦合被提升，在不需要第二输出端子的输出的期间上升而移位寄存器进行误动作。另外，起到能够削减向所需的移位寄存器的外部输入信号数的效果。
另外，由于上述第二输出晶体管用于在上述级间传递的移位脉冲的输出，因此，与用于向移位寄存器外的输出的上述第一输出晶体管相比，能够大幅地减小尺寸。因此，起到如下的效果，与上述第一输出晶体管的漏极寄生电容和源极寄生电容和上述第一电容相比上述第二输出晶体管的漏极寄生电容足够小，即使向上述第二输出晶体管的漏极输入上述第一时钟信号，也使上述第一电容的一端的电位通过电容耦合被提升的影响小到可以忽视的程度。
另外，起到如下效果，由于与第一输出端子驱动的负载相比上述第二输出端子驱动的负载足够小，因此，使生成移位寄存器的控制信号的外部电平转换器的负载的变化量小到可以忽视的程度。
另外，从第二输出晶体管经由第二输出端子输出向其它级的移位脉冲和第一电容的一端的复位信号的段、和从第三输出晶体管经由第三输出端子输出向其它级的输出端子的复位信号的段，以驱动各自的负载的方式彼此分开地设置。因此，能够防止向其他级的移位脉冲和第一电容的一端的复位信号和其它级的输出端子的复位信号互相干涉。
另外，由于通过第一电容、连接在第一电容的一端和第二输出端子之间的第二电容、和连接在第一电容的一端与第三输出端子之间的第三电容将与第一输出端子连接的负载、与第二输出端子连接的负载和与第三输出端子连接的负载全部进行升压驱动，因此，可实现第一电容、第二电容和第三电容的总电容值等于或小于未设置第二电容和第三电容时的第一电容的电容值，另外，可实现等于或小于未设置第三电容时的第一电容和第二电容的总电容值。因此，与未设置第二电容和第三电容的情况相比，而且与未设置第三电容的情况相比，能够使输入栅极、第一开关元件、第二开关元件和第三开关元件的尺寸减小。由此，与未设置第二电容和第三电容的情况相比，而且与未设置第三电容的情况相比，起到使用移位寄存器的电路的总面积降低的效果。另外，起到能够缩小在移位寄存器中晶体管特别是TFT所占的整体的尺寸的效果。
另外，通过减小使用移位寄存器的电路面积，起到如下效果，能够实现将该电路用于驱动器的显示面板尺寸的缩小和成本降低。另外，电容值、晶体管等元件尺寸的缩小关系到抑制由于缺陷导致的成品率降低，起到有利于显示面板的成品率提高和成本降低的效果。
另外，起到如下效果，通过对第一输出晶体管的漏极施加直流电压，能够用直流电源驱动栅极总线，与通过向第一输出晶体管的漏极输入时钟信号用时钟信号驱动栅极总线的情况相比，能够大幅地削减生成移位寄存器的控制信号的外部电平转换器的负载。
另外，起到如下效果，通过对第一输出晶体管的漏极施加直流电压，对第一输出晶体管的栅极、漏极间施加负的偏压的时间增长，因此，能够降低阈值电压的上升，且能够抑制移位寄存器的性能劣化的效果。
发明的效果
如上所述，本发明的移位寄存器，
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个上述级联连接电路中具备连续级组，各上述级联连接电路的全部级中相连续的多个上述级构成上述连续级组，各上述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的上述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个上述级对应的第一时钟信号，上述第一时钟信号的有源时钟脉冲的期间与对本段的上述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的上述级的上述第一输出端子不同的一输出端子的第二输出端子；
第一电容，其一端与上述第一输出晶体管的栅极和上述第二输出晶体管的栅极连接；
第二电容，其一端与上述第一电容的一端连接，另一端与上述第二输出端子连接；
输入栅极，其被输入对本段的上述级的移位脉冲，使在对本段的上述级的移位脉冲的脉冲期间向上述第一电容的一端供给的电位通过；
第一开关元件，其一端与上述第一电容的另一端连接，另一端被施加上述第一直流电压，导通切断的控制端子被输入上述第一时钟信号；
第二开关元件，其一端与上述第一电容的另一端连接，另一端被施加低于上述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的上述级的移位脉冲；
第三开关元件，其一端与上述第一电容的一端连接，另一端被施加上述第二直流电压，导通切断的控制端子被输入相位迟于本段的上述级从上述第二输出端子输出的移位脉冲的相位的脉冲信号；
第四开关元件，其一端与上述第一输出端子连接，另一端被施加上述第二直流电压，在该第四开关元件的导通切断的控制端子，关于除上述连续级组的最末段之外的上述级被输入下一段的上述级从上述第二输出端子输出的移位脉冲，并且，关于上述连续级组的最末段的上述级被输入相位迟于上述最末段的上述级从上述第二输出端子输出的移位脉冲的相位的脉冲信号；
第五开关元件，其一端与上述第二输出端子连接，另一端被施加上述第二直流电压，导通切断的控制端子与上述第四开关元件的导通切断的控制端子连接。
通过以上发明起到如下效果，能够实现不增大电路规模就能够良好地抑制各级输出的噪声的移位寄存器。
另外，起到如下效果，与未设置第二电容的情况相比，能够使使用移位寄存器的电路的总面积减小。另外，起到能够缩小在移位寄存器中晶体管特别是TFT所占的整体的尺寸的效果。
附图说明
图1是表示本发明的实施方式，表示第一实施例的移位寄存器具备的级的结构的电路图。
图2是表示第一实施例的移位寄存器的结构的块状图。
图3是表示第一实施例的移位寄存器的动作的波形图。
图4是表示与改良前相比第一实施例的移位寄存器的输出电位波形的波形图。
图5是表示与改良前相比第一实施例的移位寄存器的第一电容的一端的电位波形的波形图。
图6是表示本发明的实施方式，表示第二实施例的移位寄存器的结构的块状图。
图7是表示第二实施例的移位寄存器的结构的块状图。
图8是表示本发明的实施方式，表示显示装置的结构的块状图。
图9是表示本发明的实施方式，表示电容的形态的电路图，(a)表示电容的第一形态的电路图、(b)表示电容的第二形态的电路图。
图10是表示具有本发明的实施方式的比较例的结构的移位寄存器的级的结构的电路图。
图11是表示现有技术，即表示第一移位寄存器具备的级的结构例的电路图。
图12是表示现有技术，即表示第二移位寄存器的结构的块状图。
图13是表示现有技术，即表示第二移位寄存器具备的级的第一结构例的电路图。
图14是说明现有的移位寄存器具有的课题的第一波形图。
图15是说明现有的移位寄存器具有的课题的第二波形图。
图16是表示现有技术，即表示第二移位寄存器具备的级的第二结构例的电路图。
具体实施方式
利用图1～图11对本发明的实施方式进行说明，如以下所述。
图8是表示本实施方式的显示装置即液晶显示装置11的结构。
液晶显示装置11具备显示面板12、柔性印刷基板13、和控制基板14。
显示面板12为一种有源矩阵型的显示面板，其通过在玻璃基板上使用非晶硅制作显示区域12a、多个栅极总线(扫描信号线)GL…、多个源极总线(数据信号线)SL…、和栅极驱动器(扫描信号线驱动电路)15而形成。也能够使用多晶硅、CG硅、微晶硅等制作显示面板12。显示区域12a为多个像素PIX…呈矩阵状配置的区域。像素PIX具有像素的选择元件即TFT21、液晶电容CL、和辅助电容CS。TFT21的栅极与栅极总线GL连接，TFT21的源极与源极总线SL连接。液晶电容CL和辅助电容CS与TFT21的漏极连接。
多个栅极总线GL…包括栅极总线GL1、GL2、GL3、…、GLn，分别与栅极驱动器(扫描信号线驱动电路)15的输出连接。多个源极总线SL…包括源极总线SL1、SL2、SL3、…、SLm，分别与后述的源极驱动器16的输出连接。另外，虽未图示，但形成有对像素PIX…的各辅助电容Cs施加辅助电容电压的辅助电容配线。
栅极驱动器15设置于在显示面板12上相对于显示区域12a与栅极总线GL…的延伸方向的一侧相邻的区域，依次向各栅极总线GL…供给栅极脉冲(扫描脉冲)。进而，另一栅极驱动器设置于在显示面板12上相对于显示区域12a与栅极总线GL…的延伸方向的另一侧相邻的区域，可以扫描与上述栅极驱动器15互不相同的栅极总线GL。另外，设置于相对于显示区域12a与栅极总线GL…的延伸方向的一侧相邻的区域的栅极驱动器和设置于与另一侧相邻的区域的栅极驱动器也可以扫描彼此相同的栅极总线GL。这些栅极驱动器与显示区域12a一起整体地装入显示面板12上，被称为栅极单片、无驱动器栅极、面板内置栅极驱动器、栅极集成面板等的栅极驱动器可全部包含在栅极驱动器15中。
柔性印刷基板13具备源极驱动器16。源极驱动器16向源极总线SL…分别供给数据信号。源极驱动器16也可以与显示区域12a一起整体地装入显示面板12。控制基板14与柔性印刷基板13连接，向栅极驱动器15和源极驱动器16供给必要的信号和电源。从控制基板14输出的向栅极驱动器15供给的信号和电源从显示面板12上经由柔性印刷基板13向栅极驱动器15供给。
接着，关于栅极驱动器15具备的移位寄存器的结构，下面列举实施例进行说明。
实施例1
利用图1～图3、图10、和图11对移位寄存器的第一实施例进行说明。
图2是表示本实施例的移位寄存器1的结构的图。
移位寄存器1为多个级Xi(i为自然数)仅以栅极总线GL…的个数级联连接而构成。在本实施例和后面的实施例中，将级联连接该级Xi而成的一个电路称为级联连接电路。各级Xi具备端子V1、V2、S1、S2、S3、S4、OUT、Z。
在第奇数个的各级Xi(i＝1、3、5、…)中，向端子V1输入栅极驱动电压的High(高)电平(即栅极脉冲的电平)的电源电压(第一直流电压)VDD、向端子V2输入栅极驱动电压的Low(低)电平的电源电压(第二直流电压)VSS、向端子S1输入来自前段的级Xi-1的端子Z的输出信号、向端子S2输入时钟信号(第一时钟信号)CK1、向端子S3、S4输入来自下一段的级Xi+1的端子Z的输出信号，从端子OUT输出自身级Xi的输出信号OUTi。但是，代替输出信号OUTi-1而向级X1的端子S1输入栅极启动脉冲SP。
在第偶数个的各级Xi(i＝2、4、6、…)中，向端子V1输入栅极驱动电压的High电平(即栅极脉冲的电平)的电源电压(第一直流电压)VDD、向端子V2输入栅极驱动电压的Low电平的电源电压(第二直流电压)VSS、向端子S1输入来自前段的级Xi-1的端子Z的输出信号、向端子S2输入时钟信号(第一时钟信号)CK2、向端子S3、S4输入来自下一段的级Xi+1的端子Z的输出信号，从端子OUT输出本段的级Xi的输出信号OUTi。
另外，第二直流电压低于第一直流电压。
另外，向针对i的最末级Xn的端子S3输入从在该级联连接电路中的相位比本段的级Xi的输出信号OUTi-1迟1脉冲的另一级输出的脉冲信号，例如，在该最末级Xn的下一段具有从与级Xi相同的结构的不向栅极总线GL进行输出的虚拟级的一输出端子输出的输出脉冲信号等。该虚拟级的输出脉冲被称为栅极结束脉冲EP。栅极结束脉冲EP与输出信号OUTi的脉冲的波形相同仅相位不同。其意思是指，从级联连接电路的规定的另一级的一输出端子向各级Xi的端子S3输入相位迟于(在此相位迟1脉冲)本段的级Xi的输出信号OUTi的输出脉冲信号即可。另外，对于初段的级X1在前段具备相同的结构的虚拟级，向该虚拟级输入栅极启动脉冲，该虚拟级的输出脉冲信号也可以作为级X1的输入。设置这些虚拟级是为了使初段的级X1和最末级Xn与其它级Xi在相同的条件下进行动作。另外，以上这些在其它实施例中也相同。
接着，图1表示移位寄存器1具备的各级Xi的结构。
级Xi具备晶体管M1、M2、M3、M4、M5、M6、M7、M8、和电容C1、C2。在此，晶体管M1～M8全部为N沟道型的TFT，但也可以使用P沟道型的TFT，包括后述的晶体管M10在内对于所有实施例中的所有的晶体管同样适用。另外，下面叙述的各开关元件的栅极为该开关元件中的导通切断的控制端子。
晶体管(输入栅极、第七开关元件)M1的栅极与端子S1连接，漏极与端子V1连接，源极与连接于晶体管M5的栅极的节点N1连接。电容(第一电容)C1的一端与节点N1连接。
晶体管(第一开关元件)M2的栅极与端子S2连接、漏极与端子V1连接、源极连接于与电容C1的节点N1侧相反一侧的端子即另一端。电容C1的该另一端与节点N2连接。
晶体管(第二开关元件)M3的栅极与端子S1连接、漏极与节点N2连接、源极与端子V2连接。
晶体管(第三开关元件)M4的栅极与端子S3连接、漏极与节点N1连接、源极与端子V2连接。
晶体管(第一输出晶体管)M5的漏极与端子V1连接、源极与端子OUT连接。即，对晶体管M5的漏极施加称为电源电压VDD的直流电压，晶体管M5的源极作为级Xi的一输出端子即第一输出端子发挥作用。
晶体管(第四开关元件)M6的栅极与端子S4连接、漏极与端子OUT连接、源极与端子V2连接。
晶体管(第二输出晶体管)M7的栅极与节点N1连接、漏极与端子S2连接、源极与端子(第二输出端子)Z连接。即，向晶体管M7的漏极输入第一时钟信号，晶体管M7的源极作为与第一输出端子不同的、级Xi的一输出端子即第二输出端子发挥作用。
晶体管(第五开关元件)M8的栅极与端子S4连接，因此与晶体管M6的栅极连接，晶体管M8的漏极与端子Z连接，晶体管M8的源极与端子V2连接。
端子Z与被输入从本段的级Xi输出的移位脉冲的另一级Xi的端子S1连接，晶体管M7输出移位脉冲。晶体管M8将端子Z复位至Low(低)电平。
这样，在移位寄存器1中，输出栅极脉冲的段与输出另一级Xi的称为置位信号(移位脉冲)和复位信号的置位/复位的控制信号的段彼此分开。
电容(第二电容)C2的一端与晶体管M7的栅极连接，电容C2的另一端与端子Z连接。
接着，利用图3，对移位寄存器1的动作进行说明。
时钟信号CK1和时钟信号CK2的有源的期间不重叠。在此，作为一个例子设时钟信号CK1和时钟信号CK2处于彼此反相的关系。另外，在此，时钟信号CK1、CK2的High(高)电平设为VDD，Low(低)电平设为VSS，但只要时钟信号CK1、CK2的High电平在VDD以上，Low电平在VSS以下即可。另外，时钟信号CK1、CK2和栅极启动脉冲SP的脉冲宽度为与1水平期间(1H)对应的值。栅极启动脉冲SP例如是相位与时钟信号CK1的有源的时钟脉冲的相位偏离时钟信号CK1的二分之一周期的1垂直周期的脉冲，或者例如是相位与时钟信号CK2的有源的时钟脉冲的相位偏离时钟信号CK2的二分之一周期的1垂直周期的脉冲。在此，将输入端子S2的时钟信号作为第一时钟信号，对于第奇数个级Xi，时钟信号CK1相当于第一时钟信号，对于第偶数个级Xi，时钟信号CK2相当于第一时钟信号。而且，向本段的级Xi输入的移位脉冲和第一时钟信号在有源的时钟脉冲期间(在此为High电平期间)彼此不重叠。
首先，若向级X1的端子S1输入栅极启动脉冲SP作为移位脉冲，则晶体管M1、M3成为ON(导通)状态并开始级X1的动作，各级Xi依次从端子OUT输出输出信号OUTi。另外，下面，在级Xi，将节点N1称为节点N1(Xi)、将节点N2称为节点N2(Xi)、将来自端子Z的输出信号称为Z(Xi)。
如图3所示，设向级X1输入启动脉冲SP。由此，在级X1，从端子V1经由晶体管M1向节点N1(X1)施加电压，同时，从端子V2经由晶体管M3向节点N2(X1)施加电源电压VSS。若对电容C1进行充电直至节点N1(X1)的电位变为(电源电压VDD)-(晶体管M1的阈值电压Vth)(图3的(1))，则晶体管M1变为OFF(断开)状态。其结果是，在电容C1的两端产生(电源电压VDD)-(晶体管M1的阈值电压Vth)-(电源电压VSS)的电位差，节点N1(X1)的电位上升，并保持该状态。但是，电源电压VDD的大小按照以下方式设定，向由此时的节点N1(Xi)的电位决定的下一段的级Xi+1的端子S1输入的电压(端子Z的电压)成为下一段的级Xi+1的晶体管M1的阈值电压Vth以下。这样，晶体管M1，作为被输入向本段的级Xi的移位脉冲，在该移位脉冲的脉冲期间使向节点N1施加的电压通过的输入栅极发挥功能。上述移位脉冲针对级X1为栅极启动脉冲SP，针对其它的级Xi为前段的级Xi-1的输出信号OUTi-1中包含的栅极脉冲。
接着，在级X1，通过移位脉冲(此处为栅极启动脉冲SP，在i≥2时为前段的输出信号Z(Xi-1))下降，晶体管M3成为OFF状态。
接着，通过从端子S2输入的作为第一时钟信号的时钟信号CK1上升至High电平，晶体管M2成为ON状态，通过施加来自端子V1的电压，节点N2(X1)的电位成为(电源电压VDD)-(阈值电压Vth)。由此，经由电容C1，节点N1(X1)的电位提升(图3的(2))，晶体管M5成为ON状态。此时，电容C1的两端维持VDD-Vth-VSS的电位差，因此，节点N1(X1)的电位V(N1)为
V(N1)＝(VDD-Vth-VSS)+(VDD-Vth)
＝2×VDD-(VSS+2×Vth)。
由此，由于相对于VDD晶体管M5的栅极变为足够高的电位V(N1)，晶体管M5变为ON状态以具有足够小的沟道电阻，因此电源电压VDD作为输出信号OUT1从端子V1经由晶体管M5向端子OUT输出。来自端子OUT的输出信号OUT(N-1)成为振幅为VDD-VSS的栅极脉冲。另外，此时，晶体管M7也成为ON状态，从端子S2输入的时钟信号CK1的High电平(有源电平)被向端子Z输出，收到经由电容C2的晶体管M7的栅极电位提升的效果。因此，对于节点N1(X1)的电位的提升，电容C2也起到作用(图3的(3))。
而且，向下一段的级X2的端子S1输入输出信号Z(X1)的脉冲，对级X2的电容C1进行充电。然后，节点N1(X2)的电位由于向端子S2输入作为第一时钟信号的时钟信号CK2的High电平而提升，从而晶体管M5成为ON(导通)状态。由此，电源电压VDD经由晶体管M5从端子OUT作为输出信号OUT2输出，成为栅极脉冲。另外，时钟信号CK2的High电平(有源电平)作为输出信号Z(X2)经由晶体管M7向端子Z输出。向级X1的端子S3、S4输入输出信号Z(X2)的脉冲，级X1的晶体管M4、M6、M8成为ON状态，节点N1(X1)的电位降低至电源电压VSS。由此，作为输出信号OUT(N)的栅极脉冲和作为输出信号Z(X1)的移位脉冲下降，级X1被复位。
这样，依次向各栅极总线GL输出输出信号OUTi的栅极脉冲。
如上所述，根据移位寄存器1，通过对输出栅极脉冲的晶体管M5的漏极(栅极驱动输出侧的相反侧的一端)施加称为电源电压VDD的第一直流电压，并且，进行使用晶体管M2、M3和电容C1的开关电容动作，由此，能够防止向晶体管M5的漏极输入时钟信号时产生的输出电压的振动和由于输出电压的振动导致产生的来自液晶像素电极的电荷泄露。
另外，通过向晶体管M5的漏极施加直流电压，能够以直流电源驱动栅极总线，通过向晶体管M5的漏极输入时钟信号，与以时钟信号驱动栅极总线的情况相比，能够大幅地削减生成移位寄存器的控制信号的外部电平转换器的负载。
通过对晶体管M5的漏极施加直流电压，对晶体管M5的栅极、漏极间施加负的偏压的时间增长，能够降低阈值电压的上升。通过不以时钟信号驱动栅极总线，能够按照将Low电平设定为VSS以下，将High电平设定为VDD以上的方式将时钟信号的振幅设定为任意值。在将该High电平设为高于VDD的值的情况下，该High电平被向栅极输入的晶体管的ON电流增加，可提高动作速度。在将该Low电平设为低于VSS的值的情况下，该Low电平被向栅极输入的晶体管的OFF电流降低，能够防止因漏电电流导致产生电平转换器的误动作。
另外，由于在将该Low电平设为低于VSS的值的情况下，能够使栅极电位低于源极电位和漏极电位，因此，能够将由于对栅极施加的直流电压成分而产生的阈值电压Vth的经时变化抑制为较小，且能够抑制移位寄存器的性能恶化。
由于在专利文献1的电路结构中向图13和图16的输出晶体管Q2的漏极输入时钟信号，因此，通过时钟馈通在每个时钟产生输出振动。因此，为了抑制输出振动而需要将晶体管Q3的控制信号设为时钟信号。
与之相对，由于在移位寄存器1中向晶体管M5的漏极输入直流电压，因此不存在在每个时钟在端子OUT产生的噪声。因此，将来自后段的级的输出脉冲作为控制脉冲仅向晶体管M6的栅极输入一次，能够直至下一帧的栅极驱动器输出时为止使端子OUT保持Low的动作。
这样，通过向晶体管M6的栅极输入后段的级的输出，不用担心产生由于向栅极输入时钟信号而引起的时钟馈通和阈值电压的改变现象，由此，能够良好地防止接下来在从端子OUT到进行级的输出的期间端子OUT的电位的振动。
另外，若将多个图1的级Xi连续地级联连接的部分称为连续级组，则图2的例子中级联连接电路即为连续级组。但是，在本发明中不限于此，级联连接电路可以如由连续级组和上述的虚拟级构成那样，部分地含有连续级组。另外，若虚拟级关于级Xi与在本发明的各个方面中所述的结构相同，则可将该虚拟级与级Xi级联连接而成的结构看做连续级组。另外，也可以在彼此之间夹持与级Xi不同的一个以上的其它级的方式在一个级联连接电路中具备多个连续级组。例如，这些各连续级组可优选使用于如驱动构成对应的1单位的多个栅极总线GL…的情况。以上所述在另一实施例也同样。
另外，在各实施例中，对仅具备一个栅极驱动器的例子进行了说明，但显而易见的是，有时一个栅极驱动器由多个IC芯片组成，或者有时隔着显示区域12a具备多个栅极驱动器，从而可以在显示面板上具有一个以上上述级联连接电路。
另外，在移位寄存器1中，只要向第三开关元件(此处为晶体管M4)的导通切断的控制端子输入相位迟于本段的级Xi从端子OUT输出的移位脉冲(此处为输出信号OUTi)的脉冲信号即可。此处，针对除最末段之外的级Xi输入下一段的级Xi+1的输出信号OUTi。向最末段的级Xi输入来自上述虚拟级的输出信号等，可通过来自级联连接电路上的某级的供给等实现。
另外，在移位寄存器1中，只要对于第四开关元件(此处为晶体管M6)的导通切断的控制端子，针对除连续级组的最末段之外的级Xi输入下一段的级Xi+1从端子OUT输出的移位脉冲(此处为输出信号OUTi)，并且，针对连续级组的最末段的级Xi输入相位迟于上述最末段的级Xi从端子OUTi输出的移位脉冲的脉冲信号即可。向最末段的级Xi输入来自上述虚拟级的输出信号等可通过来自级联连接电路上的某级的供给等实现。
另外，也可以对晶体管M1的栅极施加与第一直流电压不同的第三直流电压。由此，节点N1的充电电位不受电源电压VDD的制约。
接着，对在级Xi中设置有电容C2而产生的效果进行说明。
图10是表示从图1的级Xi拆下电容C2的构成的级Xi。
在该结构中，通过电容C1升压的节点N1必须对需要较大的驱动力的晶体管M5、M7的输出晶体管施加向与端子OUT连接的负载和与端子Z连接的负载两者仅供给输出信号的电力。因此，需要对开关电容动作供给用于将电容C1的电容值增大、自举(boot)的较大的能量。
因此，电容C1的尺寸和与其充放电相关的TFT即晶体管M1、M2、M3、M4的尺寸增大。因此，导致以下结果，由于该尺寸的增大而在面板上的栅极驱动器部的面积的增大，以及与此相伴产生缺陷的概率增大导致成品率降低。另外，电容、晶体管、特别是TFT的尺寸的增大对于驱动器电路的工作电路来说负载增加，且成为对高速工作不利的条件。
但是，根据本实施例的移位寄存器1，通过利用电容C1、节点N1和端子Z的电容C2对与端子OUT连接的负载和与端子Z连接的负载两者进行升压驱动，因此，得到以下的优点。
(1)由于为了使与输出移位脉冲的端子Z连接的晶体管M7的栅极信号升压而在节点N1和端子Z之间设置有电容C2，因此，除确保原本晶体管M7具备的栅极-漏极间寄生电容的升压功能外，还能够进一步确保充足的升压电压。电容C2优选配置在晶体管M7的附近。由于电容C2的电容值只要是用于增补晶体管M7的寄生电容获得升压电压的值即可，因此，电容值和尺寸不需要很大。
(2)另外，通过追加电容C2，电容C1成为主要对于用于使晶体管M5的栅极信号升压足够充分的值即可，因此，与通过电容C1共同自举(boot)晶体管M5和晶体管M7的电路相比可设为较小的值。
(3)通过电容C1的电容值减小，从而与电容C1的充放电相关的晶体管M1、M2、M3、M4的尺寸减小。
通过上述(1)和(2)，可实现电容C1和电容C2的总电容值等于或小于改良前的电容C1的值，通过上述(3)，与改良前相比，能够使晶体管M1、M2、M3、M4的尺寸减小。由此，与改良前相比，能够使栅极驱动器的总面积减小。另外，能够缩小在栅极驱动器中晶体管、特别是TFT所占的整体的尺寸。
通过减小驱动器面积可实现显示面板尺寸的缩小和成本降低。另外，电容值、晶体管尺寸的缩小关系到抑制由于缺陷导致的成品率降低，有利于显示面板的成品率提高和成本降低。
图4是表示与电容C2的有无对应的来自端子OUT的输出信号的模拟电位波形，图5是表示与电容C2的有无对应的节点N1的模拟电位波形。模拟在由于TFT的工作老化而各TFT的阈值发生变化且驱动能力降低的条件下进行。
实线为关于具备电容C2的本发明的移位寄存器的波形，虚线为相对于本发明改良前意义上的、不具备电容C2的现有移位寄存器的波形。
在本发明中，将电容C1的电容值设为现有的电容C1的二分之一，将电容C2的电容值设为现有的电容C1的四分之一。另外，在本发明中，将晶体管M1、M2、M3、M4的尺寸设为现有的二分之一。
由图4可知，即使减小总电容和晶体管M1、M2、M3、M4的尺寸，也能够获得与现有技术中同等以上的输出。
另外，由图5可知，与现有例相比，如变化A所示，节点N1的升压电位通过来自电容C1和电容C2两方的自举(boot)效果而得以改良。
这样，通过由电容C1、C2分割和分散作为输出晶体管的栅极信号的节点N1的电位并进行升压，即使减小总电容和TFT的尺寸，也能够获得可承受负载的驱动的电路动作。
在此，对专利文献6中所述的结构进行说明。
图11表示专利文献6中记载的移位寄存器的级结构。
在该构成中，在源极为了连接有CK信号的晶体管Tdrive(与本实施例的晶体管M7相同的连接)的自举而连接有电容C2，并且，连接有使提供晶体管Tdrive的栅极信号的晶体管Tin1的栅极电压升压的电容C3。因此，使用两个自举电容。
但是，这样由于为使晶体管Tdrive的栅极信号升压而具备电容C2、C3两个自举电容，因此，为了通过电容C3使晶体管Tin1的栅极电压升压，需要向移位动作追加输入Rn-2。因此，用于移位寄存器动作的信号数、连接数增加。另外，通常在建立该电路的LCD面板中配线层被限定，不优选增加连接信号。
根据本实施例的移位寄存器1，不会产生该种不良情况。
实施例2
利用图6和7对移位寄存器的第二实施例进行说明。
图7是表示本实施例的移位寄存器2的结构。
移位寄存器2为对应栅极总线GL…的根数多个级Xi(i为自然数)被级联连接的结构。各级Xi具备端子V1、V2、S1、S2、S3、S4、OUT、Z1、Z2。
在第奇数个的各级Xi(i＝1、3、5、…)，向端子V1输入栅极驱动电压的High电平(即栅极脉冲的电平)的电源电压(第一直流电压)VDD，向端子V2输入栅极驱动电压的Low电平的电源电压(第二直流电压)VSS，向端子S1输入来自前段的级Xi-1的端子Z的输出信号，向端子S2输入时钟信号(第一时钟信号)CK1。向端子S3输入来自下一段的级Xi+1的端子Z1的输出信号，另外，向端子S4输入来自下一段的级Xi+1的端子Z2的输出信号。从端子OUT输出本级Xi的输出信号OUTi。但是，代替输出信号OUTi-1向级X1的端子S1输入栅极启动脉冲SP。
在第偶数个的各级Xi(i＝2、4、6、…)，向端子V1输入栅极驱动电压的High电平(即栅极脉冲的电平)的电源电压(第一直流电压)VDD，向端子V2输入栅极驱动电压的Low电平的电源电压(第二直流电压)VSS，向端子S1输入来自前段的级Xi-1的端子Z的输出信号，向端子S2输入时钟信号(第一时钟信号)CK2。向端子S3输入来自下一段的级Xi+1的端子Z1的输出信号，另外，向端子S4输入来自下一段的级Xi+1的端子Z2的输出信号。从端子OUT输出本段的级Xi的输出信号OUTi。
此处，将输入端子S3的信号称为第一脉冲信号，将输入端子S4的信号称为第二脉冲信号。向本段的级Xi输入的第一脉冲信号和第二脉冲信号为相位迟于本段的级Xi从端子Z1输出的移位脉冲的相位的脉冲信号。
另外，第二直流电压低于第一直流电压。
接着，图6是表示移位寄存器2具备的各级Xi的结构。
移位寄存器2的级Xi为对图1的移位寄存器1的级Xi追加晶体管M9、M10、和电容C3而构成。另外，将移位寄存器1的级Xi的端子Z称为端子Z1。
晶体管(第三输出晶体管)M9的栅极与节点N1连接、漏极与端子S2连接、源极与端子(第三输出端子)Z2连接。即，向晶体管M9的漏极输入第一时钟信号，晶体管M9的源极作为与第一输出端子和第二输出端子不同的级Xi的一输出端子即第三输出端子发挥作用。
晶体管(第六开关元件)M10的栅极与端子S4连接，因此与晶体管M6的栅极连接，晶体管M10的漏极与端子Z2连接，晶体管M10的源极与端子V2连接。
从端子Z1输出的脉冲作为移位脉冲向下一段的级Xi+1的端子S1输入，并且，向前一段的级Xi-1的端子S3输入，并使该级Xi-1的节点N1复位为Low电平。
从端子Z2输出的脉冲向前一段的级Xi-1的端子S4输入，并使该级Xi-1的端子OUT、Z1、Z2复位为Low电平。
这样，在移位寄存器1中，输出栅极脉冲的段、输出另一级Xi的置位信号(移位脉冲)和节点N1的复位信号(第一脉冲信号)的段、和输出另一级Xi的输出端子的复位信号(第二脉冲信号)的段以驱动各自的负载的方式彼此分开。因此，能够防止另一级Xi的置位信号(移位脉冲)和节点N1的复位信号(第一脉冲信号)、与另一级Xi的输出端子的复位信号(第二脉冲信号)彼此干涉。
另外，电容(第三电容)C3的一端与晶体管M9的栅极连接，电容C3的另一端与端子Z2连接。
除连续级组的初段之外的级Xi从端子Z1输出的信号用作移位脉冲和前一段的级Xi-1的节点N1的复位信号，除连续级组的初段之外的级Xi从端子Z2输出的信号用作移位脉冲和前一段的级Xi-1的输出端子的复位信号。用于连续级组的最末段的级Xi的节点N1的复位信号和输出端子的复位信号例如可分别通过使用来自上述虚拟级的输出信号来实现。
基于本实施例的移位寄存器2，进而在输出段设置有电容C2、C3，因此，与实施例1同样地，与未设置电容C2、C3的情况相比、另外与未设置电容C3的情况相比，能够减小电容C1、C2、C3的总电容和晶体管M1、M2、M3、M4的尺寸，即使减小总电容和晶体管尺寸，也能够获得可充分承受负载的驱动的电路动作。
以上对各实施例进行了说明。
另外，在各实施例中，作为电容C1、C2、C3能够使用例如图9的(a)所示的、在彼此相对的两个导体板间夹持绝缘体而成的平行平板电容器，或者，如图9的(b)所示的、使MOS晶体管的漏极和源极短路的MOS电容等。
为了解决上述课题，本发明的移位寄存器的特征在于：
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个所述级联连接电路中具备连续级组，各所述级联连接电路的全部级中相连续的多个所述级构成所述连续级组，各所述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的所述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个所述级对应的第一时钟信号，所述第一时钟信号的有源时钟脉冲的期间与对本段的所述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的所述级的所述第一输出端子不同的一输出端子的第二输出端子；
第一电容，其一端与所述第一输出晶体管的栅极和所述第二输出晶体管的栅极连接；
第二电容，其一端与所述第一电容的一端连接，另一端与所述第二输出端子连接；
输入栅极，其被输入对本段的所述级的移位脉冲，使在对本段的所述级的移位脉冲的脉冲期间向所述第一电容的一端供给的电位通过；
第一开关元件，其一端与所述第一电容的另一端连接，另一端被施加所述第一直流电压，导通切断的控制端子被输入所述第一时钟信号；
第二开关元件，其一端与所述第一电容的另一端连接，另一端被施加低于所述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的所述级的移位脉冲；
第三开关元件，其一端与所述第一电容的一端连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的脉冲信号；
第四开关元件，其一端与所述第一输出端子连接，另一端被施加所述第二直流电压，在该第四开关元件的导通切断的控制端子，关于除所述连续级组的最末段之外的所述级被输入下一段的所述级从所述第二输出端子输出的移位脉冲，并且，关于所述连续级组的最末段的所述级被输入相位迟于所述最末段的所述级从所述第二输出端子输出的移位脉冲的相位的脉冲信号；
第五开关元件，其一端与所述第二输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子与所述第四开关元件的导通切断的控制端子连接。
根据上述的发明，通过对第一输出晶体管的漏极施加第一直流电压，并且，进行使用第一开关元件、第二开关元件和第一电容的开关电容动作，能够避免通过第一输出晶体管的漏极寄生电容和源极寄生电容产生馈通现象。由此，能够防止在向第一输出晶体管的漏极输入时钟信号的情况下产生的输出电压的振动和由于输出电压的振动产生的来自像素电极的电荷泄露。因此，不需要用于使级的第一输出端子频繁地与Low电源连接的追加电路。
通过以上发明起到以下效果，能够实现不增大电路规模而能够良好地抑制各级输出的噪声的移位寄存器。
另外，起到以下效果，能够防止第一电容的一端的电位通过电容耦合而上升，在不需要第二输出端子的输出的期间上升而移位寄存器进行误动作。另外，起到能够削减对所需的移位寄存器的外部输入信号数的效果。
另外，由于上述第二输出晶体管用于在上述级间传递的移位脉冲的输出，因此，与用于向移位寄存器外的输出的上述第一输出晶体管相比，能够大幅地减小尺寸。因此，起到如下的效果，与上述第一输出晶体管的漏极寄生电容及源极寄生电容和上述第一电容相比上述第二输出晶体管的漏极寄生电容足够小，即使向上述第二输出晶体管的漏极输入上述第一时钟信号，也能够使上述第一电容的一端的电位通过电容耦合而上升的影响小到可以忽视的程度。
另外，起到如下效果，由于与第一输出端子驱动的负载相比上述第二输出端子驱动的负载足够小，因此，可以使生成移位寄存器的控制信号的外部电平转换器的负载的变化量小到可以忽视的程度。
另外，由于通过第一电容和连接在第一电容的一端与第二输出端子之间的第二电容将与第一输出端子连接的负载和与第二输出端子连接的负载两者升压驱动，因此，可实现第一电容和第二电容的总电容值等于或小于没有第二电容时的第一电容的值，能够使输入栅极、第一开关元件、第二开关元件和第三开关元件的尺寸比没有第二电容的情况下小。由此，起到如下效果，能够使使用移位寄存器的电路的总面积与没有第二电容的情况相比减少。另外，起到能够缩小在移位寄存器中晶体管、特别是TFT所占的整体的尺寸的效果。
另外，起到如下效果，通过减小使用移位寄存器的电路面积，能够实现将该电路用于驱动器的显示面板尺寸的缩小和成本降低。另外，电容值、晶体管等元件尺寸的缩小关系到抑制由缺陷导致的成品率降低，起到有利于显示面板的成品率提高和成本降低的效果。
另外，起到如下效果，通过对第一输出晶体管的漏极施加直流电压，能够用直流电源驱动栅极总线，与通过向第一输出晶体管的漏极输入时钟信号用时钟信号驱动栅极总线的情况相比，能够大幅地削减生成移位寄存器的控制信号的外部电平转换器的负载。
另外，通过对第一输出晶体管的漏极施加直流电压，对第一输出晶体管的栅极、漏极间施加负的偏压的时间增长，因此，起到能够降低阈值电压的上升，且能够抑制移位寄存器的性能劣化的效果。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于：
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个所述级联连接电路中具备连续级组，各所述级联连接电路的全部级中相连续的多个所述级构成所述连续级组，各所述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的所述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个所述级对应的第一时钟信号，所述第一时钟信号的有源时钟脉冲的期间与对本段的所述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的所述级的所述第一输出端子不同的一输出端子的第二输出端子；
第三输出晶体管，其漏极被输入所述第一时钟信号，并且，源极作为构成与本段的所述级的所述第一输出端子和所述第二输出端子不同的一输出端子的第三输出端子；
第一电容，其一端与所述第一输出晶体管的栅极、所述第二输出晶体管的栅极和所述第三输出晶体管连接；
第二电容，其一端与所述第一电容的一端连接，另一端与所述第二输出端子连接；
第二电容，其一端与所述第一电容的一端连接，另一端与所述第三输出端子连接；
输入栅极，其被输入对本段的所述级的移位脉冲，使在对本段的所述级的移位脉冲的脉冲期间对所述第一电容的一端供给的电位通过；
第一开关元件，其一端与所述第一电容的另一端连接，另一端被施加所述第一直流电压，导通切断的控制端子被输入所述第一时钟信号；
第二开关元件，其一端与所述第一电容的另一端连接，另一端被施加低于所述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的所述级的移位脉冲；
第三开关元件，其一端与所述第一电容的一端连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的第一脉冲信号；
第四开关元件，其一端与所述第一输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的第二脉冲信号；和
第五开关元件，其一端与所述第二输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子与所述第四开关元件的导通切断的控制端子连接，
除所述连续级组的初段之外的所述级从所述第二输出端子输出的信号用于移位脉冲和前段的所述级的所述第一脉冲信号，
除所述连续级组的初段之外的所述级从所述第三输出端子输出的信号用于前段的所述级的所述第二脉冲信号。
根据上述的发明，通过对第一输出晶体管的漏极施加第一直流电压，并且进行使用第一开关元件、第二开关元件和第一电容的开关电容动作，能够避免通过第一输出晶体管的漏极寄生电容和源极寄生电容产生馈通现象。由此，能够防止在向第一输出晶体管的漏极输入时钟信号时产生的输出电压的振动和由于输出电压的振动产生的来自像素电极的电荷泄露。因此不需要用于频繁地使级的第一输出端子与Low电源连接的追加电路。
通过以上发明起到以下效果，能够实现不增大电路规模而能够良好地抑制各级输出的噪声的移位寄存器。
另外，起到以下效果，能够防止第一电容的一端的电位通过电容耦合而提升，在不需要第二输出端子的输出的期间上升而移位寄存器进行误动作。另外，起到能够削减向所需的移位寄存器的外部输入信号数的效果。
另外，由于上述第二输出晶体管用于在上述级间传递的移位脉冲的输出，因此，与用于向移位寄存器外的输出的上述第一输出晶体管相比，能够大幅地减小尺寸。因此，起到如下的效果，与上述第一输出晶体管的漏极寄生电容和源极寄生电容和上述第一电容相比，上述第二输出晶体管的漏极寄生电容足够小，即使向上述第二输出晶体管的漏极输入上述第一时钟信号，也能够使上述第一电容的一端的电位通过电容耦合被提升的影响小到可以忽视的程度。
另外，起到如下效果，由于与第一输出端子驱动的负载相比，上述第二输出端子驱动的负载足够小，因此，使生成移位寄存器的控制信号的外部电平转换器的负载的变化量小到可以忽视的程度。
另外，从第二输出晶体管经由第二输出端子输出向其它级的移位脉冲和第一电容的一端的复位信号的段和从第三输出晶体管经由第三输出端子输出向其它级的输出端子的复位信号的段，以驱动各自的负载的方式彼此分开地设置。因此，能够防止向其它级的移位脉冲和第一电容的一端的复位信号和其它级的输出端子的复位信号互相干涉。
另外，由于通过第一电容、连接在第一电容的一端和第二输出端子之间的第二电容、和连接在第一电容的一端与第三输出端子之间的第三电容将与第一输出端子连接的负载、与第二输出端子连接的负载和与第三输出端子连接的负载全部进行升压驱动，因此，可实现第一电容、第二电容和第三电容的总电容值等于或小于未设置第二电容和第三电容时的第一电容的电容值，另外，可实现等于或小于没有第三电容时的第一电容和第二电容的总电容值。因此，与未设置第二电容和第三电容的情况相比，而且与未设置第三电容的情况相比，能够使输入栅极、第一开关元件、第二开关元件和第三开关元件的尺寸减小。由此，与没有第二电容和第三电容的情况相比，而且与未设置第三电容的情况相比，起到使用移位寄存器的电路的总面积降低的效果。另外，起到能够缩小在移位寄存器中晶体管特别是TFT所占的整体的尺寸的效果。
另外，起到如下效果，通过减小使用移位寄存器的电路面积，能够实现将该电路用于驱动器的显示面板尺寸的缩小和成本降低。另外，电容值、晶体管等元件尺寸的缩小关系到抑制由缺陷导致的成品率降低，起到有利于显示面板的成品率提高和成本降低的效果。
另外，起到如下效果，通过对第一输出晶体管的漏极施加直流电压，能够用直流电源驱动栅极总线，与通过向第一输出晶体管的漏极输入时钟信号用时钟信号驱动栅极总线的情况相比，能够大幅地削减生成移位寄存器的控制信号的外部电平转换器的负载。
另外，通过对第一输出晶体管的漏极施加直流电压，对第一输出晶体管的栅极、漏极间施加负的偏压的时间增长，因此，起到能够降低阈值电压的上升，且能够抑制移位寄存器的性能劣化的效果。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于，
所述第一时钟信号在所述连续级组的第奇数个所述级和第偶数个所述级中为彼此反相的关系，
向所述连续级组的初段的所述级输入的移位脉冲、与向所述第奇数个所述级输入的所述第一时钟信号相位偏离二分之一周期。
根据上述的发明，起到能够易于使移位寄存器进行正常动作的效果。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于，
所述输入栅极为第七开关元件，其一端被施加所述第一直流电压，另一端与所述第一电容的一端连接，导通切断的控制端子被输入对本段的所述级的移位脉冲。
根据上述的发明，起到如下效果，由于向第七开关元件的一端和导通切断的控制端子输入对本段的级的移位脉冲，因此，能够成为使通过输入栅极的向第一电容的一端的漏电减少的状态。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于，
所述第一输出晶体管、所述第二输出晶体管、所述第一开关元件、所述第二开关元件、所述第三开关元件、所述第四开关元件和所述第五开关元件为TFT。
根据上述的发明，起到如下效果，通过具备第二电容，能够使尺寸缩小的程度较大。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于，
上述第一输出晶体管、上述第二输出晶体管、上述第三输出晶体管、上述第一开关元件、上述第二开关元件、上述第三开关元件、上述第四开关元件、上述第五开关元件和上述第六开关元件为TFT。
根据上述的发明，起到如下效果，通过具备第二电容和第三电容，能够使尺寸缩小的程度较大。
为了解决上述课题，本发明提供一种移位寄存器，其特征在于，
上述第七开关元件为TFT。
根据上述的发明，起到如下效果，通过具备追加的电容，能够使尺寸缩小的程度较大。
为了解决上述课题，本发明提供一种显示装置，其特征在于，
其具备上述移位寄存器。
根据上述的发明，起到能够实现不增大电路规模就能够良好地抑制各级输出的噪声的显示装置的效果。
本发明不限于上述的各实施方式，可以将各实施方式进行组合，能够在权利要求所示的范围内进行各种变更。即，在权利要求所示的范围内将适当变更的技术装置进行组合获得的实施方式也包含在本发明的技术范围内。
工业上的可利用性
本发明能够优选用于有源矩阵型的显示装置。
符号说明
C1电容(第一电容)
C2电容(第二电容)
C3电容(第三电容)
M1晶体管(输入栅极、第七开关元件)
M2晶体管(第一开关元件)
M3晶体管(第二开关元件)
M4晶体管(第三开关元件)
M5晶体管(第一输出晶体管)
M6晶体管(第四开关元件)
M7晶体管(第二输出晶体管)
M8晶体管(第五开关元件)
M9晶体管(第三输出晶体管)
M10晶体管(第六开关元件)
OUT端子(一输出端子、第一输出端子)
Z端子(一输出端子、第二输出端子)
Z1端子(一输出端子、第二输出端子)
Z2端子(一输出端子、第三输出端子)
VDD电源电压(第一直流电压)
VSS电源电压(第二直流电压)
Xi级
CK1时钟信号(第奇数个级的第一时钟信号)
CK2时钟信号(第偶数个级的第一时钟信号)

Claims (11)

1.一种移位寄存器，其特征在于：
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个所述级联连接电路中具备连续级组，各所述级联连接电路的全部级中相连续的多个所述级构成所述连续级组，各所述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的所述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个所述级对应的第一时钟信号，所述第一时钟信号的有源时钟脉冲的期间与对本段的所述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的所述级的所述第一输出端子不同的一输出端子的第二输出端子；
第一电容，其一端与所述第一输出晶体管的栅极和所述第二输出晶体管的栅极连接；
第二电容，其一端与所述第一电容的一端连接，另一端与所述第二输出端子连接；
输入栅极，其被输入对本段的所述级的移位脉冲，使在对本段的所述级的移位脉冲的脉冲期间向所述第一电容的一端供给的电位通过；
第一开关元件，其一端与所述第一电容的另一端连接，另一端被施加所述第一直流电压，导通切断的控制端子被输入所述第一时钟信号；
第二开关元件，其一端与所述第一电容的另一端连接，另一端被施加低于所述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的所述级的移位脉冲；
第三开关元件，其一端与所述第一电容的一端连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的脉冲信号；
第四开关元件，其一端与所述第一输出端子连接，另一端被施加所述第二直流电压，在该第四开关元件的导通切断的控制端子，关于除所述连续级组的最末段之外的所述级被输入下一段的所述级从所述第二输出端子输出的移位脉冲，并且，关于所述连续级组的最末段的所述级被输入相位迟于所述最末段的所述级从所述第二输出端子输出的移位脉冲的相位的脉冲信号；
第五开关元件，其一端与所述第二输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子与所述第四开关元件的导通切断的控制端子连接。
2.如权利要求1所述的移位寄存器，其特征在于：
所述第一时钟信号在所述连续级组的第奇数个所述级和第偶数个所述级中为彼此反相的关系，
向所述连续级组的初段的所述级输入的移位脉冲、与向所述第奇数个所述级输入的所述第一时钟信号相位偏离二分之一周期。
3.如权利要求1或2所述的移位寄存器，其特征在于：
所述输入栅极为第七开关元件，其一端被施加所述第一直流电压，另一端与所述第一电容的一端连接，导通切断的控制端子被输入对本段的所述级的移位脉冲。
4.如权利要求1所述的移位寄存器，其特征在于：
所述第一输出晶体管、所述第二输出晶体管、所述第一开关元件、所述第二开关元件、所述第三开关元件、所述第四开关元件和所述第五开关元件为TFT。
5.如权利要求3所述的移位寄存器，其特征在于：
所述第七开关元件为TFT。
6.一种移位寄存器，其特征在于：
具备一个以上以进行移位脉冲的传递的方式级联连接级而成的级联连接电路，
在至少一个所述级联连接电路中具备连续级组，各所述级联连接电路的全部级中相连续的多个所述级构成所述连续级组，各所述级具备：
第一输出晶体管，该第一输出晶体管的漏极被施加第一直流电压，并且，该第一输出晶体管的源极作为构成本段的所述级的一输出端子的第一输出端子；
第二输出晶体管，该第二输出晶体管的漏极被输入与每个所述级对应的第一时钟信号，所述第一时钟信号的有源时钟脉冲的期间与对本段的所述级的移位脉冲的期间不重叠，并且，该第二输出晶体管的源极作为构成与本段的所述级的所述第一输出端子不同的一输出端子的第二输出端子；
第三输出晶体管，其漏极被输入所述第一时钟信号，并且，源极作为构成与本段的所述级的所述第一输出端子和所述第二输出端子不同的一输出端子的第三输出端子；
第一电容，其一端与所述第一输出晶体管的栅极、所述第二输出晶体管的栅极和所述第三输出晶体管的栅极连接；
第二电容，其一端与所述第一电容的一端连接，另一端与所述第二输出端子连接；
第三电容，其一端与所述第一电容的一端连接，另一端与所述第三输出端子连接；
输入栅极，其被输入对本段的所述级的移位脉冲，使在对本段的所述级的移位脉冲的脉冲期间对所述第一电容的一端供给的电位通过；
第一开关元件，其一端与所述第一电容的另一端连接，另一端被施加所述第一直流电压，导通切断的控制端子被输入所述第一时钟信号；
第二开关元件，其一端与所述第一电容的另一端连接，另一端被施加低于所述第一直流电压的第二直流电压，导通切断的控制端子被输入对本段的所述级的移位脉冲；
第三开关元件，其一端与所述第一电容的一端连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的第一脉冲信号；
第四开关元件，其一端与所述第一输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子被输入相位迟于本段的所述级从所述第二输出端子输出的移位脉冲的相位的第二脉冲信号；和
第五开关元件，其一端与所述第二输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子与所述第四开关元件的导通切断的控制端子连接，
第六开关元件，其一端与所述第三输出端子连接，另一端被施加所述第二直流电压，导通切断的控制端子与所述第四开关元件的导通切断的控制端子连接，
除所述连续级组的初段之外的所述级从所述第二输出端子输出的信号用于移位脉冲和前段的所述级的所述第一脉冲信号，
除所述连续级组的初段之外的所述级从所述第三输出端子输出的信号用于前段的所述级的所述第二脉冲信号。
7.如权利要求6所述的移位寄存器，其特征在于：
所述第一时钟信号在所述连续级组的第奇数个所述级和第偶数个所述级中为彼此反相的关系，
向所述连续级组的初段的所述级输入的移位脉冲、与向所述第奇数个所述级输入的所述第一时钟信号相位偏离二分之一周期。
8.如权利要求6或7所述的移位寄存器，其特征在于：
所述输入栅极为第七开关元件，其一端被施加所述第一直流电压，另一端与所述第一电容的一端连接，导通切断的控制端子被输入对本段的所述级的移位脉冲。
9.如权利要求6所述的移位寄存器，其特征在于：
所述第一输出晶体管、所述第二输出晶体管、所述第三输出晶体管、所述第一开关元件、所述第二开关元件、所述第三开关元件、所述第四开关元件、所述第五开关元件和所述第六开关元件为TFT。
10.如权利要求8所述的移位寄存器，其特征在于：
所述第七开关元件为TFT。
11.一种显示装置，其特征在于：
具备如权利要求1至10中任一项所述的移位寄存器。
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