KR20080099577A - 노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시장치 - Google Patents

노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시장치 Download PDF

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KR20080099577A
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Abstract

노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시 장치에서, 노이즈 제거회로는 제1 스위칭부, 제2 스위칭부 및 제3 스위칭부를 포함한다. 제1 스위칭부는 출력단을 통해 하이레벨의 출력 신호를 출력한다. 제2 스위칭부는 로우레벨의 입력 신호가 입력되는 입력단, 제1 스위칭부의 출력단과 연결된 출력단 및 복수의 제어 신호들이 순차적으로 입력되는 제어단들을 포함한다. 제3 스위칭부는 제1, 2 스위칭부의 출력단과 연결된 제어단에 입력된 신호에 기초하여 제1 단자와 제2 단자를 스위칭한다. 이에 따라, 제1 및 제2 단자를 전기적으로 쇼트시킴으로써 제1 및 제2 단자의 노이즈를 상쇄시킬 수 있다.
쉬프트 레지스터, 게이트 구동회로, 풀업부, 노이즈 제거

Description

노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시 장치{CIRCUIT FOR REMOVING NOISE, GATE DRIVING CIRCUIT HAVING THE SAME AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 상세한 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 상세한 회로도이다.
도 4는 도 2에 도시된 노이즈 제거회로에 대한 상세한 회로도이다.
도 5는 도 2에 도시된 게이트 구동회로의 입출력신호에 대한 타이밍도들이다.
도 6a는 도 3에 도시된 스테이지의 제1 노드의 신호 파형도이다.
도 6b는 도 6a에 도시된 "A" 부분의 확대도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200 : 게이트 구동회로
SRCm : 제m 스테이지 NRCk :제k 노이즈 제거회로
210 : 풀업부 220 : 풀다운부
242 : 제1 홀딩부 244 : 제2 홀딩부
246 : 제3 홀딩부 248 : 제4 홀딩부
310: 제1 스위칭부 330 : 제2 스위칭부
350 : 제3 스위칭부 400 : 소스 구동회로
500 : 인쇄회로기판
본 발명은 노이즈 제거회로와 이를 구비한 게이트 구동회로 및 표시 장치에 관한 것으로, 보다 상세하게는 고온에서 발생하는 노이즈 현상을 제거하기 위한 노이즈 제거회로와 이를 구비한 게이트 구동회로 및 표시 장치에 관한 것이다.
최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.
그러나 이러한 ASG 기술을 적용한 표시장치의 경우 장시간 동안의 구동으로 인하여 게이트 구동회로가 상온보다 높은 고온(예컨데, 60℃ 이상)으로 올라간 경우 게이트 신호에 노이즈가 발생하는 현상이 관찰된다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 이의 개선이 요구 된다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고온 노이즈를 제거하기 위한 노이즈 제거회로를 제공하는 것이다.
본 발명의 다른 목적은 고온에서 게이트 신호에 노이즈가 발생하는 현상을 최소화하기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 노이즈 제거회로는 제1 스위칭부, 제2 스위칭부 및 제3 스위칭부를 포함한다. 상기 제1 스위칭부는 출력단을 통해 하이레벨의 출력 신호를 출력한다. 상기 제2 스위칭부는 로우레벨의 입력 신호가 입력되는 입력단, 상기 제1 스위칭부의 출력단과 연결된 출력단 및 복수의 제어 신호들이 순차적으로 입력되는 제어단들을 포함한다. 상기 제3 스위칭부는 상기 제1, 2 스위칭부의 출력단과 연결된 제어단에 입력된 신호에 기초하여 제1 단자와 제2 단자를 스위칭한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 m(m은 자연수) 번째 스테이지, m+1번째 스테이지 및 노이즈 제거회로를 포함한다. 상기 m 번째 스테이지는 제1 클럭신호를 m(m은 자연수) 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함한다. 상기 m+1 번째 스테이지는 상기 m 번째 스테이지와 연결되고, 제2 클럭신호를 상기 m+1 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함한다. 상기 노이즈 제거회로는 상기 제1 및 제2 클럭신호에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번 째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시켜 상기 m 번째 스테이지의 풀업부의 제어단의 노이즈와 상기 m+1 번째 스테이지의 풀업부의 제어단의 노이즈를 상쇄시킨다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 소스 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 소스 구동회로는 상기 소스 배선들에 데이터 신호들을 출력한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함한다. 상기 게이트 구동회로는 제1 클럭신호를 m(m은 자연수) 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m 번째 스테이지와, 제2 클럭신호를 상기 m+1 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m+1 번째 스테이지 및 상기 제1 및 제2 클럭신호에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시켜 상기 m 번째 스테이지의 풀업부의 제어단의 노이즈와 상기 m+1 번째 스테이지의 풀업부의 제어단의 노이즈를 상쇄시킨다.
이러한 노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시 장치에 의하면, 고온 구동시 발생되는 노이즈를 제거함으로써 표시 품질을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한 다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 병렬 연결된 스토리지 캐패시터(CST)를 포함한다.
상기 게이트 구동회로(200)는 상기 게이트 배선들에 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터와 상기 게이트 신호들에 발생된 노이즈를 제거하는 복수의 노이즈 제거회로(NRCk)(k는 자연수)를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SCRm, SCRm+1)(m은 자연수)을 포함하고, 제k 노이즈 제거회로(NRCk)는 서로 인접한 제m 스테이지(SCRm)와 제m+1 스테이지(SCRm+1)의 출력신호인 제m 게이트 신호 및 제m+1 게이트 신호의 노이즈를 제거한다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.
상기 소스 구동회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 집적될 수도 있다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 상세한 블록도이다. 도 3은 도 2의 스테이지에 대한 상세한 회로도이고, 도 4는 도 2의 노이즈 제거회로에 대한 상세한 회로도이며, 도 5는 도 2에 도시된 게이트 구동회로의 입출력신호에 대한 타이밍도들이다.
도 2를 참조하면, 게이트 구동회로는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하는 쉬프트 레지스터(SRC)와, 서로 인접한 스테이지들과 연결된 제1 내지 제 n/2 노이즈 제거회로들(NRC1~NRCn/2)을 포함한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 n 개의 게이트 신호를 출력하는 제1 내지 제n 스테이지(SRC1 ~ SRCn)와 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 리셋 신호를 출력하는 제n+1 스테이지(SRCn+1)를 포함한다. 포치(Porch) 구간 동안 제n 스테이지(SCRn)의 출력에 포함될 수 있는 노이즈를 최소화하기 위하여 추가로 제n+2 스테이지(SRCn+2) 또는 그 이상의 스테이지를 포함할 수도 있다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 전압 단자(VSS), 리셋 단자(RE), 캐리 단자(CR), 출력 단자(OUT) 및 노드 단자(ND)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 상기 제1 클럭 단자(CK1)에는 상기 제2 클럭 신호(CKB)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제1 클럭 신호(CK)가 제공된다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 상기 제1 입력 단자(IN1)에는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC2 ~ SRCn+1)의 게이트 신호가 각각 제공되고, 상기 제n+1 스테이지(SRCn+1)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 전압 단자(VSS)에는 오프 전압(VOFF)이 제공되고, 상기 리셋 단자(RE)에는 상기 제n+1 스테이지(SRCn+1)의 캐리 신호가 리셋 신호로 제공된다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출 력한다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 홀수 번째 게이트 신호는 상기 제1 클럭 신호(CK)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 짝수 번째 게이트 신호는 상기 제2 클럭 신호(CKB)의 하이 구간에 출력된다. 따라서, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 순차적으로 게이트 신호들(G1,...,Gn)을 출력한다.
상기 노드 단자(ND)는 제1 내지 제n 스테이지(SRC1 ~ SRCn) 각각의 제1 노드(N1)와 전기적으로 연결되어, 상기 제1 노드(N1)의 신호를 출력한다. 상기 노드 단자(ND)로부터 출력된 상기 제1 노드(N1)의 신호는 상기 제1 내지 제n/2 노이즈 제거회로들(NRC1 ~ NRCn/2) 각각에 입력된다.
상기 제1 내지 제n/2 노이즈 제거회로들(NRC1 ~ NRCn/2)은 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)와 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn) 사이에 형성된다. 예컨대, 상기 제1 노이즈 제거회로(NRC1)는 제1 스테이지(SRC1)와 제2 스테이지(SRC2) 사이에 형성되고, 같은 방식으로 상기 제n/2 노이즈 제거회로(NRCn/2)는 제n-1 스테이지(SRCn-1)와 제n 스테이지(SRCn) 사이에 형성된다.
상기 제1 내지 제n/2 노이즈 제거회로들(NRC1 ~ NRCn/2) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력단자(IN3), 제4 입력 단자(IN4) 및 전압 단자(VSS)를 포함한다.
상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 상기 제1 입력 단자(IN1)는 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)와 전기적으로 연결되어 상기 홀수 번째 게이트 신호가 제공된다. 상기 제2 입력 단자(IN2)는 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)와 전기적으로 연결되어 상기 짝수 번째 게이트 신호가 제공된다.
상기 제3 입력 단자(IN3)는 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 노드 단자(ND)와 전기적으로 연결되어 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 풀업부(220) 제어단에 인가된 신호가 제공된다. 상기 제4 입력 단자(IN4)는 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 노드 단자(ND)와 전기적으로 연결되어 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 풀업부(220) 제어단에 인가된 신호가 제공된다.
상기 전압 단자(VSS)에는 상기 오프 전압(VOFF)이 제공된다.
도 3은 도 2의 스테이지에 대한 상세한 회로도이고, 도 4는 도 2의 노이즈 제거회로에 대한 상세한 회로도이며, 도 5는 도 2에 도시된 게이트 구동회로의 입출력신호에 대한 타이밍도들이다.
도 3 및 도 5를 참조하면, 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게이트 신호(Gm)를 상기 제1 클럭 신호(CK)로 풀-업(pull-up) 시키는 풀업부(210) 및 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 풀업된 제m 게이트 신호(Gm)를 상기 오프 전압(VOFF)으로 풀다운 시키는 풀다운부(220)를 포함한다.
상기 풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제5 트랜지스터(T5)를 포함한다. 따라서 상기 제5 트랜지스터(T5)의 상기 드레인 전극은 제1 클럭 단자(CK1)를 통해 상기 제1 클럭 신호(CK)를 제공받는다.
상기 풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제6 트랜지스터(T6)를 포함한다.
상기 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
상기 버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제13 트랜지스터로 이루어진다. 상기 충전부(270)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)를 포함한다. 상기 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제7 트랜지스터(T7)를 포함한다.
상기 풀업 구동부는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 되면, 상기 제m-1 스테이지(SRCm-1)의 캐리 신 호가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)가 하이레벨로 전환되고, 동시에 상기 제3 커패시터(C3)가 충전된다. 이 후, 상기 제5 트랜지스터(T5)의 문턱전압 이상의 전하가 상기 제3 커패시터(C3)에 충전되고 상기 제1 클럭 신호(CK)가 하이 구간이 되면, 상기 제5 트랜지스터(T5)가 부트스트랩(Bootstrap) 되어 상기 하이 레벨의 제1 클럭 신호(CK)가 출력 단자(OUT)로 출력된다.
즉, 상기 제5 트랜지스터(T5)가 부트스트랩 되어 상기 제m 스테이지(SRCm)의 출력신호인 제m 게이트 신호(Gm)를 출력한다. 이 후, 상기 제m+1 게이트 신호(Gm+1)에 응답하여 상기 제7 트랜지스터(T7)가 턴-온 되면, 상기 제3 커패시터(C3)에 충전된 전하는 전압 단자(VSS)의 오프 전압(VOFF)으로 방전되어 상기 제5 트랜지스터(T5)는 턴-오프 된다.
상기 제m 스테이지(SRCm)는 상기 제1 노드(N1)의 신호, 즉, 상기 풀업부(210)의 제어단에 인가되는 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다.
상기 제1 홀딩부(242)는 게이트 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 상기 소스 전극이 출력 단자(OUT)에 연결된 제8 트랜지스터(T8)를 포함한다. 상기 제2 홀딩부(244)는 게이트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력 단자(IN1)에 연결되며, 소스 전극은 상기 제1 노드(N1)에 연결되는 제9 트랜지스터(T9)를 포함한다.
상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 제m 게이트 신호(Gm)가 풀 다운부(220)에 의해 상기 오프 전압(VOFF)의 레벨로 천이된 후 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
즉, 제1 클럭 신호(CK)에 응답하여 상기 제8 트랜지스터(T8)가 턴-온 되면, 상기 제m 게이트 신호(Gm)는 상기 오프 전압(VOFF)의 레벨로 방전되고, 상기 오프 전압(VOFF)은 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다. 또한, 상기 제2 클럭 신호(CKB)에 응답하여 상기 제9 트랜지스터(T9)가 턴-온 되면, 상기 오프 전압(VOFF)은 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
이처럼, 상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
상기 제m 스테이지(SRCm)는 게이트 신호 출력 후 풀다운부(220)에 의해 제3 노드(N3)가 오프 전압(VOFF) 레벨로 전환된 이후 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)의 변동 등 외부 노이즈와 무관하게 다음 프레임의 게이트 신호 출력 전까지 제3 노드(N3)가 안정적으로 오프 전압(VOFF) 레벨을 유지하도록 하는 제3 홀딩부(246) 및 제4 홀딩부(248)와, 상기 제4 홀딩부(248)의 온 /오프 동작을 제어하는 스위칭부(250)를 더 포함한다.
상기 제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는 제10 트랜지스터(T10)를 포함한다. 상기 제4 홀 딩부(248)는 게이트 전극이 상기 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 제공받는 제11 트랜지스터(T11)를 포함한다.
상기 스위칭부(250)는 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 제1 및 제2 커패시터(C1, C2)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받고, 소스 전극은 상기 제2 트랜지스터(T2)의 드레인 전극과 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(V)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제3 트랜지스터(T3)의 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 상기 제1 커패시터(C1)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 상기 제2 노드(N2)에 연결된다.
따라서 상기 제3 트랜지스터(T3)의 드레인 전극 및 게이트 전극은 상기 제1 클럭 신호(CK)를 제공받으며, 상기 제3 트랜지스터(T3)의 게이트 전극과 소스 전극 사이에는 상기 제2 커패시터(C2)가 연결된다. 상기 제4 트랜지스터(T4)는 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다.
제m 스테이지(SRCm)가 상기 제1 클럭 신호(CK)를 하이 레벨의 게이트 신호(Gm)로 출력하는 경우 상기 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 되고, 이에 따라 제2 노드(N2)에 상기 오 프 전압(VOFF)이 인가된다. 이때, 상기 제1 클럭 신호(CK)가 하이 상태이므로 상기 제1 및 제3 트랜지스터(T1, T3) 역시 턴-온 상태를 유지하여 제2 노드(N2)에 하이 레벨의 제1 클럭 신호(CK)도 인가되므로 상기 제11 트랜지스터(T11)의 게이트 전극에는 엄밀하게 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 저항비에 비례하여 상기 제1 클럭 신호(CK)의 전압레벨과 상기 오프 전압(VOFF) 전압레벨 사이의 분배 전압이 인가된다. 이때 상기 분배 전압을 상기 제11 트랜지스터의 문턱전압 이하가 되도록 설계하면 상기 제11 트랜지스터는 턴-오프 상태를 유지하게 되고 이로 인해 제3 노드(N3)는 하이 레벨 상태를 유지할 수 있다.
1H 가 경과하여 상기 제2 입력단자(IN2)에 하이레벨의 제m+1 게이트 신호(Gm+1)가 입력되면 상기 제6 트랜지스터가 턴-온 되어 제3 노드(N3)는 상기 오프 전압(VOFF)으로 방전되며 이때 상기 제2 및 제4 트랜지스터(T2, T4)는 턴-오프 상태로 전환된다. 동시에 제2 클럭 신호(CK2)가 하이 상태가 되므로 제10 트랜지스터(T10)가 턴-온 되어 제3 노드(N3)는 더욱 빠르게 상기 오프 전압(VOFF)에 도달하게 된다.
한 프레임의 기간 중 상기 제m 게이트 신호 및 상기 제m+1 게이트 신호를 출력하는 기간 이외의 기간 동안은 상기 제2 클럭 신호(CKB) 및 상기 제1 클럭 신호(CK)에 교대로 응답하는 상기 제3 홀딩부(246) 및 상기 제4 홀딩부(248)에 의해 상기 제3 노드(N3)는 노이즈 없이 안정적으로 상기 오프 전압(VOFF)을 유지한다.
상기 게이트 구동회로(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함한다. 상기 리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레 인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압 단자(VSS)에 연결되어 상기 제1 노드(N1)에 상기 오프 전압(VOFF)을 제공하는 상기 제12 트랜지스터(T12)로 이루어진다. 상기 리셋부(160)는 맨 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호를 받아 한 프레임의 완료 후 모든 스테이지의 상기 제1 노드(N1)를 상기 오프 전압(VOFF)으로 리셋시킨다. 제N+1 스테이지(SRCn+1)의 제3 노드(N3)는 다음 프레임의 수직개시신호(STV)가 입력되기 전까지 리셋되지 않으므로 블랭크(blank) 구간 동안 제1 노드(N1)를 상기 오프 전압(VOFF)으로 안정적으로 유지시킬 수 있다.
상기 캐리부(290)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 상기 캐리 단자(CR)에 연결되는 상기 제14 트랜지스터(T14)를 포함한다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이레벨로 전환됨에 따라서 상기 캐리 단자(CR)로 상기 제1 클럭 신호(CK)의 하이 구간을 출력한다.
여기서는 상기 캐리부(290)로부터 출력된 캐리 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공하여 동작 개시를 제어하는 경우를 예로 하였으나, 상기 캐리부(290)를 제거하고 출력단자(OUT)로부터 출력되는 게이트 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공할 수 있다. 다만, XGA급 이상의 고해상도 패널 또는 대형 패널의 경우 게이트 라인에 걸리는 로드가 저해상도 모델 또는 소형 패널에 비해 상대적으로 크므로 게이트 신호를 캐리 신호로 이용하는 경우 신호 지연으로 인해 패널의 하단부가 구동되지 않는 현상이 발생할 수 있으므로 본 실시예와 같이 별도의 캐리부(290)를 두는 것이 바람직하다.
도 4 및 도 5를 참조하면, 제k 노이즈 제거회로(NRCk)는 제1 스위칭부(310), 제2 스위칭부(330) 및 제3 스위칭부(350)를 포함한다.
상기 제1 스위칭부(310)는 출력단을 통해 하이레벨의 출력 신호를 출력한다.예컨대, 상기 제1 스위칭부(310)는 상기 제1 클럭신호(CK)의 하이레벨에 응답하여 상기 제1 클럭신호(CK)의 하이레벨을 출력하는 제1 스위칭 소자(TR1) 및 상기 제2 클럭신호(CKB)의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 출력하는 제2 스위칭 소자(TR2)를 포함한다.
구체적으로 상기 제1 스위칭 소자(TR1)는 제1 클럭 단자(CK1)와 공통으로 연결된 게이트 전극 및 소스 전극과, 제4 노드(N4)와 연결된 드레인 전극을 포함한다. 상기 제2 스위칭 소자(TR2)는 상기 제2 클럭 단자(CK2)와 공통으로 연결된 게이트 전극 및 소스 전극과 상기 제4 노드(N4)와 연결된 드레인 전극을 포함한다.
상기 제2 스위칭부(330)는 로우레벨의 입력 신호가 입력되는 입력단, 상기 제1 스위칭부의 출력단과 연결된 출력단 및 복수의 제어 신호들이 순차적으로 입력되는 제어단들을 포함한다. 상기 제어단들은 이하 제1 입력단자(IN1) 및 제2 입력단자(IN2)로 명칭한다.
예컨대, 상기 제2 스위칭부(330)는 상기 제m 스테이지(SRCm)의 출력 신호인 제m 게이트 신호(Gm)의 하이레벨에 응답하여 상기 제1 클럭신호(CK)의 하이레벨을 상기 오프 전압(VOFF)의 레벨로 방전시키는 제3 스위칭 소자(TR3) 및 상기 제m+1 스테이지(SRCm+1)의 출력 신호인 제m+1 게이트 신호(Gm+1)의 하이레벨에 응답하여 상기 제2 클럭신호(CKB)의 하이레벨을 상기 오프 전압(VOFF)의 레벨로 방전시키는 제4 스위칭 소자(TR4)를 포함한다.
구체적으로 상기 제3 스위칭 소자(TR3)는 제1 입력단자(IN1)와 연결된 게이트 전극과, 상기 제4 노드(N4)와 연결된 소스 전극 및 전압 단자(VSS)와 연결된 드레인 전극을 포함한다. 상기 제4 스위칭 소자(TR4)는 제2 입력단자(IN2)와 연결된 게이트 전극과, 상기 제4 노드(N4)와 연결된 소스 전극 및 상기 전압 단자(VSS)와 연결된 드레인 전극을 포함한다.
상기 제3 스위칭부(350)는 상기 제1 및 제2 스위칭부(310, 330)의 출력단과 연결된 제어단에 입력된 신호에 기초하여 제1 단자와 제2 단자를 스위칭 한다. 상기 제1 단자는 상기 제m 스테이지(SRCm)의 풀업부의 제어단과 연결된 단자이고, 상기 제2 단자는 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단과 연결된 단자이다.
예컨대, 상기 제3 스위칭부(350)는 제5 스위칭 소자(TR5)를 포함한다. 상기 제5 스위칭 소자(TR5)는 상기 제3 또는 제4 스위칭 소자(TR3, TR4)가 턴-온 되면 상기 오프 전압(VOFF)의 레벨에 응답하여 상기 제m 스테이지(SRCm)의 풀업부의 제어단 및 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단을 전기적으로 오픈시킨다. 상기 제5 스위칭 소자(TR5)는 상기 제3 및 제4 스위칭 소자(TR3, TR4)가 턴-오프 되면 상기 제1 또는 제2 스위칭 소자(TR1, TR2)로부터 제공된 상기 제1 또는 제2 클럭신호(CK, CKB)의 하이레벨에 응답하여 상기 제m 스테이지(SRCm)의 풀업부의 제어단 및 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단을 전기적으로 쇼트시킨 다. 여기서, 상기 제m 스테이지(SRCm)의 풀업부의 제어단은 제m 스테이지(SRCm)의 제1 노드(N1)이며, 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단은 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)이다.
구체적으로 상기 제5 스위칭 소자(TR5)는 상기 제4 노드(N4)와 연결된 게이트 전극과, 상기 제m 스테이지(SRCm)의 제1 노드(N1)에 인가된 신호가 입력되는 제3 입력 단자(IN3)와 연결된 소스 전극 및 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)에 인가된 신호가 입력되는 제4 입력 단자(IN4)와 연결된 드레인 전극을 포함한다. 즉, 상기 제5 스위칭 소자(TR5)는 상기 제4 노드(N4)에 인가되는 제어신호에 기초하여 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)를 전기적으로 오픈 또는 쇼트 시킨다.
구체적인 상기 제k 노이즈 제거회로(NRCk)의 구동 방식은 다음과 같다.
상기 제1 입력 단자(IN1)로부터 상기 제m 게이트 신호(Gm)가 입력되면, 상기 제3 스위칭 소자(TR3)는 턴-온 되어 상기 전압 단자(VSS)에 인가된 상기 오프 전압(VOFF)이 상기 제4 노드(N4)에 인가된다. 상기 제4 노드(N4)가 상기 오프 전압(VOFF)의 레벨을 가지면, 상기 제5 스위칭 소자(TR5)는 턴-오프 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 오픈 상태가 된다.
한편, 상기 제2 입력 단자(IN2)로부터 상기 제m+1 게이트 신호(Gm+1)가 입력되면, 상기 제4 스위칭 소자(TR4)는 턴-온 되어 상기 전압 단자(VSS)에 인가된 상기 오프 전압(VOFF)이 상기 제4 노드(N4)에 인가된다. 상기 제4 노드(N4)가 상기 오프 전압(VOFF)의 레벨을 가지면, 상기 제5 스위칭 소자(TR5)는 턴-오프 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 오픈 상태가 된다.
즉, 상기 제1 및 제2 입력 단자(IN1, IN2)에 상기 제m 게이트 신호(Gm) 및 제m+1 게이트 신호(Gm+1)가 입력되는 동안에는 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 오픈 상태가 된다.
이후, 상기 제1 및 제2 입력 단자(IN1, IN2)에 상기 제m 게이트 신호(Gm) 및 제m+1 게이트 신호(Gm+1)가 입력되지 않는 동안 상기 제1 및 제2 클럭 단자(CK1, CK2)에는 상기 제1 및 제2 클럭 신호(CK, CKB)가 번갈아 입력된다.
상기 제1 클럭 단자(CK1)에 상기 제1 클럭 신호(CK)가 입력되면, 상기 제1 스위칭 소자(TR1)는 턴-온 되어 상기 제4 노드(N4)는 상기 제1 클럭 신호(CK)의 하이레벨을 가진다. 이에 따라 상기 제5 스위칭 소자(TR5)는 턴-온 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 쇼트 상태가 된다.
또한, 상기 제1 클럭 단자(CK1)에 상기 제1 클럭 신호(CK)가 입력되지 않고 상기 제2 클럭 단자(CK2)에 상기 제2 클럭 신호(CKB)가 입력되면, 상기 제2 스위칭 소자(TR2)는 턴-온 되어 상기 제4 노드(N4)는 상기 제2 클럭 신호(CKB)의 하이레벨을 가진다. 이에 따라 상기 제5 스위칭 소자(TR5)는 턴-온 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적 으로 쇼트 상태가 된다.
물론, 상기 제1 및 제2 입력 단자(IN1, IN2)에 상기 제m 게이트 신호(Gm) 및 제m+1 게이트 신호(Gm+1)가 입력되는 동안 상기 제1 및 제2 클럭 단자(CK1, CK2)에도 상기 제1 및 제2 클럭 신호(CK, CKB)가 입력된다. 상기 제1 및 제2 클럭 신호(CK, CKB)가 입력되어 상기 제1 및 제2 스위칭 소자(TR1, TR2)가 턴-온 되어도 상기 제3 및 제4 스위칭 소자(TR3, TR4)가 턴-온 상태이므로 상기 제4 노드(N4)는 상기 오프 전압(VOFF)의 레벨을 가진다. 이에 따라서 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 오픈 상태가 된다.
즉, 상기 제1 및 제2 입력 단자(IN1, IN2)에 상기 제m 게이트 신호(Gm) 및 제m+1 게이트 신호(Gm+1)의 로우레벨이 입력되는 동안에는 상기 제1 및 제2 클럭 신호(CK, CKB)에 의해 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 쇼트 상태가 된다.
따라서 상기 제m 스테이지(SRCm) 및 상기 제m+1 스테이지(SRCm+1)에서 상기 제m 게이트 신호와 제m+1 게이트 신호가 로우레벨을 가지는 프레임 구간 동안 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)를 전기적으로 쇼트시켜 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)에서 발생되는 노이즈를 서로 간섭하여 상쇄시킨다
도 6a는 도 3에 도시된 스테이지의 제1 노드(N1)의 신호 파형도이고, 도 6b 는 도 6a에 도시된 "A" 부분의 확대도이다.
도 6a를 참조하면, 연속되는 4개의 스테이지들의 제1 노드(N1)들로부터 각각 검출된 신호들(a, b, c, d)의 파형도들이 도시되어 있다. 예컨대, 제1 클럭신호( CK)에 기초하여 게이트 신호를 생성하는 제1 및 제3 스테이지의 제1 노드(N1)에서는 제1 신호(a) 및 제3 신호(c)가 검출되었고, 상기 제1 클럭신호(CK)와 위상이 반전된 제2 클럭신호(CKB)에 기초하여 게이트 신호를 생성하는 제2 및 제4 스테이지의 제1 노드(N1)에서는 제2 신호(b) 및 제4 신호(d)가 검출되었다.
이에 따라서 도 6b를 참조하면, 상기 제1 클럭신호(CK)에 기초하여 생성된 상기 제1 및 제3 신호(a, c)에 포함된 노이즈(a', c')와 상기 제2 클럭신호(CKB)에 기초하여 생성된 상기 제2 및 제4 신호(b, d)에 포함된 노이즈(b', d') 역시 180도의 위상차가 발생되었음을 확인할 수 있었다.
따라서 본 발명의 실시예에 따른 노이즈 제거회로를 통해 상기 180도의 위상차를 가지는 상기 제1 신호의 노이즈(a')와 상기 제2 신호의 노이즈(b')를 간섭 및 상쇄시켜 제거할 수 있었고, 상기 제3 신호의 노이즈(c')와 상기 제4 신호의 노이즈(d') 역시 간섭 및 상쇄시켜 제거할 수 있었다.
결과적으로 각 스테이지 제1 노드의 신호에 포함된 노이즈를 제거함으로써 상기 제1 노드의 신호에 기초하여 출력되는 게이트 신호의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 홀수 번째 스테이지의 풀업부 제어단과 짝수 번째 스테이지의 풀업부 제어단을 상기 홀수 번째 및 짝수 번째 스테이지의 제1 노드(N1)가 하이 레벨로 변환되는 구간에서는 전기적으로 차단시키고 상기 제1 노드(N1)가 로우 레벨을 유지하는 구간에서는 전기적으로 단락시킴으로써 상기 풀업부 제어단의 노이즈를 제거할 수 있다. 상기 스테이지의 풀업부 제어단에 발생하는 노이즈를 제거함으로써 상기 스테이지에서 출력되는 게이트 신호의 노이즈를 제거하여 표시 품질을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 출력단을 통해 하이레벨의 출력 신호를 출력하는 제1 스위칭부;
    로우레벨의 입력 신호가 입력되는 입력단, 상기 제1 스위칭부의 출력단과 연결된 출력단 및 복수의 제어 신호들이 순차적으로 입력되는 제어단들을 포함하는 제2 스위칭부; 및
    상기 제1 및 제2 스위칭부의 출력단과 연결된 제어단에 입력된 신호에 기초하여 제1 단자와 제2 단자를 스위칭하는 제3 스위칭부를 포함하는 노이즈 제거회로.
  2. 제1항에 있어서, 상기 제1 스위칭부는
    제1 클럭신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 출력하는 제1 스위칭 소자; 및
    상기 제1 클럭신호와 위상이 반전된 제2 클럭신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 출력하는 제2 스위칭 소자를 포함하는 노이즈 제거회로.
  3. 제2항에 있어서, 상기 제2 스위칭부는
    제1 제어단에 입력된 제어 신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 상기 로우레벨로 출력하는 제3 스위칭 소자; 및
    제2 제어단에 입력된 제어 신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 상기 로우레벨로 출력하는 제4 스위칭 소자를 포함하는 노이즈 제거회로.
  4. 제3항에 있어서, 상기 제3 스위칭부는
    상기 제3 또는 제4 스위칭 소자가 턴-온 되면 상기 제1 및 제2 단자를 전기적으로 오픈시키고,
    상기 제3 및 제4 스위칭 소자가 턴-오프 되면 상기 제1 또는 제2 스위칭 소자로부터 출력된 상기 제1 또는 제2 클럭신호의 하이레벨에 응답하여 상기 제1 및 제2 단자를 전기적으로 쇼트시키는 제5 스위칭 소자를 포함하는 노이즈 제거회로.
  5. 제1 클럭신호를 m(m은 자연수) 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m 번째 스테이지;
    상기 m 번째 스테이지와 연결되고, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 상기 m+1 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m+1 번째 스테이지; 및
    상기 제1 및 제2 클럭신호에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시켜 상기 m 번째 스테이지의 풀업부의 제어단의 노이즈와 상기 m+1 번째 스테이지의 풀업부의 제어단의 노이즈를 상쇄시키는 노이즈 제거회로를 포함하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 노이즈 제거회로는
    상기 제1 클럭신호 또는 제2 클럭신호에 응답하여 구동하는 제1 스위칭부;
    상기 m 번째 게이트 신호 또는 상기 m+1 번째 게이트 신호에 응답하여 구동하는 제2 스위칭부; 및
    상기 제1 및 제2 스위칭부의 출력신호에 응답하여, 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 스위칭하는 제3 스위칭부를 포함하는 게이트 구동회로.
  7. 제6항에 있어서, 상기 제1 스위칭부는
    상기 제1 클럭신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 출력하는 제1 스위칭 소자; 및
    상기 제2 클럭신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 출력하는 제2 스위칭 소자를 포함하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 제2 스위칭부는
    상기 m 번째 게이트 신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 오프 전압의 레벨로 출력하는 제3 스위칭 소자; 및
    상기 m+1 번째 게이트 신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 상기 오프 전압의 레벨로 출력하는 제4 스위칭 소자를 포함하는 게이트 구동회로.
  9. 제8항에 있어서, 상기 제3 스위칭부는
    상기 제3 또는 제4 스위칭 소자가 턴-온 되면 상기 오프 전압의 레벨에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 오픈시키고,
    상기 제3 및 제4 스위칭 소자가 턴-오프 되면 상기 제1 또는 제2 스위칭 소자로부터 제공된 상기 제1 또는 제2 클럭신호의 하이레벨에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시키는 제5 스위칭 소자를 포함하는 게이트 구동회로.
  10. 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로; 및
    상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하며,
    상기 게이트 구동회로는
    제1 클럭신호를 m(m은 자연수) 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m 번째 스테이지;
    상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 상기 m+1 번째 게이트 신호의 하이레벨로 풀업시켜 출력하는 풀업부를 포함하는 m+1 번째 스테이지; 및
    상기 제1 및 제2 클럭신호에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시켜 상기 m 번째 스테이지의 풀업부의 제어단의 노이즈와 상기 m+1 번째 스테이지의 풀업부의 제어단의 노이즈를 상쇄시키는 노이즈 제거회로를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 노이즈 제거회로는
    상기 제1 클럭신호 또는 상기 제2 클럭신호의 하이레벨에 응답하여 구동하는 제1 스위칭부;
    상기 m 번째 게이트 신호 또는 m+1 번째 게이트 신호의 하이레벨에 응답하여 구동하는 제2 스위칭부; 및
    상기 제1 및 제2 스위칭부의 출력신호에 응답하여, 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 스위칭하는 제3 스위칭부를 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 스위칭부는
    상기 제1 클럭신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 출력하는 제1 스위칭 소자; 및
    상기 제2 클럭신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 출력하는 제2 스위칭 소자를 포함하는 표시 장치.
  13. 제12항에 있어서, 상기 제2 스위칭부는
    상기 m 번째 게이트 신호의 하이레벨에 응답하여 상기 제1 클럭신호의 하이레벨을 오프 전압의 레벨로 출력하는 제3 스위칭 소자; 및
    상기 m+1 번째 게이트 신호의 하이레벨에 응답하여 상기 제2 클럭신호의 하이레벨을 상기 오프 전압의 레벨로 출력하는 제4 스위칭 소자를 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 제3 스위칭부는
    상기 제3 또는 제4 스위칭 소자가 턴-온 되면 상기 오프 전압의 레벨에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 오픈시키고,
    상기 제3 및 제4 스위칭 소자가 턴-오프 되면 상기 제1 또는 제2 스위칭 소자로부터 제공된 상기 제1 또는 제2 클럭신호의 하이레벨에 응답하여 상기 m 번째 스테이지의 풀업부의 제어단과 상기 m+1 번째 스테이지의 풀업부의 제어단을 전기적으로 쇼트시키는 제5 스위칭 소자를 포함하는 표시 장치.
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