JP2008003602A - ゲート駆動回路及びこれを有する表示装置 - Google Patents

Abstract

【課題】駆動不良を改善するためのゲート駆動回路及びこれを含む表示装置が開示される。
【解決手段】ゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタで構成され、任意の１つである第ｍステージは、第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力するプルアップ部と、第２入力信号に応答してゲート信号をオフ電圧に放電するプルダウン部と、第２入力信号に応答して第１ノード信号をオフ電圧に放電する放電部と、第１クロック信号に応答して第１ノード信号をオフ電圧に放電されたゲート信号に維持する第１ホールディング部と、第２クロック信号に応答して第１ノード信号を第１入力信号のオフ電圧に維持する第２ホールディング部とを備え、第２ホールディング部を構成するトランジスタの幅／長さの比は、第１ホールディング部を構成するトランジスタの幅／長さの比より大きい。
【選択図】図５

Description

本発明はゲート駆動回路及びこれを含む表示装置に係わり、より詳細には駆動不良を改善するためのゲート駆動回路及びこれを含む表示装置に関する。

一般的に、液晶表示装置はアレイ基板と対向基板との間に注入されている異方性誘電率を有する液晶に電界を印加し、電界の強さによる光透過率を調節することによって、希望する画像信号を得る表示装置である。
液晶表示装置は、ゲート配線及びゲート配線と交差するデータ配線によって複数の画素部が形成された表示パネルと、ゲート配線にゲート信号を出力するゲート駆動部及びデータ配線にデータ信号を出力するデータ駆動部を含む。一般的に、このようなゲート駆動部及びデータ駆動部をチップ形態で構成し、表示パネルに実装する場合が多い。

最近では、全体的な大きさを減少させつつ生産性を増大するために、ゲート駆動部を表示基板上に集積回路の形態で集積する方式が注目を浴びている。このように表示パネルに集積回路の形態で集積したゲート駆動回路は、高温で駆動する場合にゲートオフ信号区間でゲートオン信号の値が正常値を示さず、ノイズ不良を発生するという問題点がある。
具体的には、プルアップ素子寄生容量（Ｃｇｄ）によるクロック信号とのカップリングがゲート電極のオフ電圧を増加させ、同時に高温になるにつれて漏洩電流量が上昇してプルアップ素子をターンオンさせる。これによってゲートオフ信号区間に間歇的にゲートオン信号が発生して、画質不良が発生するという問題点がある。

本発明の技術的な課題はこのような従来の問題点を解決するためのものであって、本発明の目的は、表示装置の駆動不良を改善するためのゲート駆動回路及びこれを有する表示装置を提供することにある。

前記本発明の目的を実現するための実施例によるゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタで構成される、複数のステージの任意の１つを第ｍステージとする時、この第ｍステージは、プルアップ部、プルダウン部、放電部、第１ホールディング部、及び第２ホールディング部を含む。プルアップ部は、第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力する。プルダウン部は、第２入力信号に応答してゲート信号をオフ電圧に放電する。放電部は、第２入力信号に応答して第１ノード信号をオフ電圧に放電する。第１ホールディング部は、第１クロック信号に応答して第１ノード信号をオフ電圧に放電されたゲート信号に維持し、第２ホールディング部は、第２クロック信号に応答して第１ノード信号を第１入力信号のオフ電圧に維持する。第２ホールディング部を構成するトランジスタの幅／長さの比は、第１ホールディング部を構成するトランジスタの幅／長さの比より大きいことを特徴とする。

本発明の他の実施例によるゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタで構成され、ｍ番目のステージは、プルアップ部、プルダウン部、放電部、第１ホールディング部、及び第２ホルディング部を含む。プルアップ部は、第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力する。プルダウン部は、第２入力信号に応答してゲート信号をオフ電圧に放電する。放電部は、第２入力信号に応答して第１ノード信号をオフ電圧に放電する。第１ホールディング部は、第１クロック信号に応答して第１ノード信号をオフ電圧に放電されたゲート信号に維持する。第２ホールディング部は、非対称構造の寄生容量を有し、第２クロック信号に応答して第１ノード信号を第１入力信号のオフ電圧に維持するトランジスタを含む。

前述した本発明の目的を実現するための実施例による表示装置は、ゲート配線、及びゲート配線と交差するデータ配線によって複数の画素部が形成され画像を表示する表示領域と、表示領域を囲む周辺領域を含む表示パネル、データ配線にデータ信号を出力するデータ駆動部及び従属的に接続された複数のステージで構成され、周辺領域に直接形成され、各ステージはゲート配線にゲート信号を出力するゲート駆動回路を含む。ここで、複数のステージの任意の１つを第ｍステージとする時、この第ｍステージは、プルアップ部、プルダウン部、放電部、第１ホールディング部、及び第２ホールディング部を含む。プルアップ部は、第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力する。プルダウン部は第２入力信号に応答してゲート信号をオフ電圧に放電する。放電部は第２入力信号に応答して、第１ノード信号をオフ電圧に放電する。第１ホールディング部は、第１クロック信号に応答して第１ノードをゲート信号のオフ電圧に維持する。第２ホールディング部は、第２クロック信号に応答して第１ノード信号を第１入力信号のオフ電圧に維持する第２ホールディング部を含み、第２ホールディング部を構成するトランジスタが第１ホールディング部を構成するトランジスタより幅／長さの比が大きいことを特徴とする。

本発明の他の実施例による表示装置は、表示パネル、データ駆動部、及びゲート駆動回路を含む。表示パネルは、ゲート配線及びデータ配線が形成された表示領域と、表示領域を囲む周辺領域を含む。データ駆動部は、データ配線にデータ信号を出力する。ゲート駆動回路は、従属的に接続された複数のステージで構成され、周辺領域に直接形成され、ゲート配線にゲート信号を出力する。ゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタで構成される。この複数のステージの任意の１つを第ｍステージとする時、第ｍステージは、プルアップ部、プルダウン部、放電部、第１ホールディング部、及び第２ホールディング部を含む。プルアップ部は、第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力する。プルダウン部は、第２入力信号に応答してゲート信号をオフ電圧に放電する。放電部は第２入力信号に応答して第１ノード信号をオフ電圧に放電する。第１ホールディング部は第１クロック信号に応答して第１ノード信号をオフ電圧に放電されたゲート信号に維持する。第２ホールディング部は、非対称構造の寄生容量を有し、第２クロック信号に応答して第１ノード信号を第１入力信号のオフ電圧に維持するトランジスタを含む。

このようなゲート駆動回路及びこれを有する表示装置によると、プルアップ部の制御電極に発生するリップルを減少させ、ゲートオフ信号区間に生じるゲートオン信号の発生を防止することで、表示装置の駆動不良を改善することができる。

以下、添付する図面を参照して本発明をより詳細に説明する。
図１は、本発明の実施例による表示装置を示す平面図である。
図１に示すように、本発明の実施例による表示装置は、表示パネル１００と、表示パネル１００を駆動するためのゲート駆動回路２００及びデータ駆動部１３０を含む。
表示パネル１００は、所定間隔で離間して対向するアレイ基板及び対向基板（例えば、カラーフィルタ基板）と、アレイ基板と対向基板との間に介在する液晶層を含み、表示領域（ＤＡ）と、表示領域（ＤＡ）を囲む周辺領域（ＰＡ）で構成される。表示領域（ＤＡ）には、一方向に形成されたゲート配線（ＧＬ）及びゲート配線（ＧＬ）と交差する方向に形成されたデータ配線（ＤＬ）によって複数の画素部が形成され画像を表示する。

各画素部には、スイッチング素子である薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）と電気的に接続された液晶キャパシタ（ＣＬＣ）及びストレージキャパシタ（ＣＳＴ）が形成される。具体的に、薄膜トランジスタ（ＴＦＴ）のゲート電極及びソース電極は、それぞれゲート配線（ＧＬ）及びデータ配線（ＤＬ）と電気的に接続され、ドレイン電極には液晶キャパシタ（ＣＬＣ）及びストレージキャパシタ（ＣＳＴ）と電気的に接続される。

ここで、周辺領域（ＰＡ）はデータ配線（ＤＬ）の一端部に位置する第１周辺領域（ＰＡ１）とゲート配線（ＧＬ）の一端部に位置する第２周辺領域（ＰＡ２）とを含む。
データ駆動部１３０は、ゲート配線（ＧＬ）に印加されるゲート信号に同期してデータ配線（ＤＬ）にデータ信号を出力し、少なくとも１つ以上のデータ駆動チップ１３２で構成される。データ駆動チップ１３２は、一端部が表示パネル１００の第１周辺領域（ＰＡ１）に連結され、他端部が印刷回路基板１４０に連結された可撓性回路基板１３４上に実装され、可撓性回路基板１３４を通じて印刷回路基板１４０及び表示パネル１００と電気的に接続される。

ゲート駆動回路２００は、複数のステージが従属的に接続されたシフトレジスタを含み、ゲート配線（ＧＬ）に対して順にゲート信号を出力する。このようなゲート駆動回路２００は、表示パネル１００の第２周辺領域（ＰＡ２）に集積される集積回路の形態で形成される。ここで、表示パネル１００に集積回路の形態で形成されるゲート駆動回路２００の場合には、駆動マージンを向上させるために低抵抗メタルであるＭｏ／Ａｌ／Ｍｏ（モリブデン／アルミニウム／モリブデンの３積層メタル）を用いることが望ましい。

図２は、図１に示したゲート駆動回路の第１実施例による詳細ブロック図である。
図２に示すように、本発明の第１実施例によるゲート駆動回路２００ａは互いに従属的に接続された第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）で構成され、ゲート信号（ＧＯＵＴ）を順に出力する回路部（ＣＳ）及び回路部（ＣＳ）に各種制御信号を提供する配線部（ＬＳ）を含む。

第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）は、ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）と１つのダミーステージ（ＳＲＣｎ＋１）で構成され、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）はそれぞれ第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、第１入力端子（ＩＮ１）、第２入力端子（ＩＮ２）、電圧端子（Ｖ）、リセット端子（ＲＥ）、キャリー端子（ＣＲ）、及び出力端子（ＯＵＴ）を含む。

各ステージ（ＳＲＣ）の第１クロック端子（ＣＫ１）及び第２クロック端子（ＣＫ２）には、互いに逆位相のクロック信号が提供される。具体的に、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のうち、奇数番目のステージ（ＳＲＣ１、ＳＲＣ３、…）の第１クロック端子（ＣＫ１）には第１クロック信号（ＣＫ）が提供され、第２クロック端子（ＣＫ２）には第１クロック信号（ＣＫ）と逆位相の第２クロック信号（ＣＫＢ）が提供される。第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のうち、偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、...）の第１クロック端子（ＣＫ１）には第２クロック信号（ＣＫＢ）が提供され、第２クロック端子（ＣＫ２）には第２クロック信号（ＣＫＢ）と逆位相である第１クロック信号（ＣＫ）が提供される。

すなわち、奇数番目のステージ（ＳＲＣ１、ＳＲＣ３、…）の第１クロック端子（ＣＫ１）及び第２クロック端子（ＣＫ２）には逆位相である第１クロック信号（ＣＫ）及び第２クロック信号（ＣＫＢ）がそれぞれ提供され、これと反対に偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、…）の第１クロック端子（ＣＫ１）及び 第２クロック端子（ＣＫ２）にはそれぞれ第２クロック信号（ＣＫＢ）及び第１クロック信号（ＣＫ）が提供される。

各ステージの第１入力端子（ＩＮ１）には、垂直開始信号（ＳＴＶ）または前段ステージのキャリー信号が提供される。即ち、一番目のステージである第１ステージ（ＳＲＣ１）の第１入力端子（ＩＮ１）には垂直開始信号（ＳＴＶ）が提供され、第２〜第ｎ＋１ステージ（ＳＲＣ２〜ＳＲＣｎ＋１）の第１入力端子（ＩＮ１）には、それぞれ前段ステージ（ＳＲＣ１〜ＳＲＣｎ）のキャリー信号が提供される。

各ステージの第２入力端子（ＩＮ２）には、後段ステージのゲート信号または垂直開始信号（ＳＴＶ）が提供される。即ち、第１〜第ｎステージ（ＳＲＣ１〜ＳＲＣｎ）の第２入力端子（ＩＮ２）には、後段ステージ（ＳＲＣ２〜ＳＲＣｎ＋１）のゲート信号が提供され、最後のステージ（ＳＲＣｎ＋１）である第ｎ＋１ステージ（ＳＲＣｎ＋１）の第２入力端子（ＩＮ２）には垂直開始信号（ＳＴＶ）が提供される。

各ステージの電圧端子（Ｖ）にはオフ電圧（ＶＯＦＦ）が提供され、一例としてオフ電圧（Ｖｏｆｆ）は−５〜−７Ｖの電圧レベルを有する。
各ステージのリセット端子（ＲＥ）には最後ステージである第ｎ＋１ステージ（ＳＲＣｎ＋１）のキャリー信号が共通に提供される。
第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の出力端子（ＯＵＴ）は、第１クロック端子（ＣＫ１）に提供されるクロック信号のハイ区間においてハイになるような出力信号を出力する。即ち、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のうち、奇数番目のステージ（ＳＲＣ１、ＳＲＣ３、...）の出力端子（ＯＵＴ）は、第１クロック信号（ＣＫ）のハイ区間においてハイになる出力信号を出力し、偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、...）の出力端子（ＯＵＴ）は第２クロック信号（ＣＫＢ）のハイ区間においてハイになる出力信号を出力する。したがって、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）は、順にゲート信号（ＧＯＵＴ）を出力する。

一方、ゲート駆動回路２００は、回路部（ＣＳ）の一側に形成され、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）に同期信号及び駆動電圧を提供するための複数の配線で構成された配線部（ＬＳ）を含む。配線部（ＬＳ）は開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）、電圧配線（ＳＬ４）、及びリセット配線（ＳＬ５）を含む。

開始信号配線（ＳＬ１）は、外部から提供される垂直開始信号（ＳＴＶ）を受けて、この垂直開始信号（ＳＴＶ）を一番目のステージの第１入力端子（ＩＮ１）及び最後ステージの第２入力端子（ＩＮ２）に提供する。即ち、垂直開始信号（ＳＴＶ）を第１ステージ（ＳＲＣ１）の第１入力端子（ＩＮ１）及び第ｎ＋１ステージ（ＳＲＣｎ＋１）の第２入力端子（ＩＮ２）に提供する。

第１クロック配線（ＳＬ２）は、外部から提供される第１クロック信号（ＣＫ）を受けて、この第１クロック信号（ＣＫ）を奇数番目のステージ（ＳＲＣ１、ＳＲＣ３、...）の第１クロック端子（ＣＫ１）及び偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、…）の第２クロック端子（ＣＫ２）に提供する。
第２クロック配線（ＳＬ３）は、第１クロック信号（ＣＬ）と逆位相である第２クロック信号（ＣＫＢ）の提供を外部から受けて、この第２クロック信号（ＣＫＢ）を奇数番目のステージ（ＳＲＣ１、ＳＲＣ３、...）の第２クロック端子（ＣＫ２）及び偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、...）の第１クロック端子（ＣＫ１）に提供する。

電圧配線（ＳＬ４）は、外部からオフ電圧（Ｖｏｆｆ）の提供を受けて第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の電圧端子（Ｖ）に提供する。リセット配線（ＳＬ５）は、最後段ステージ（ＳＲＣｎ＋１）のキャリー信号を受けて、これを第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のリセット端子（ＲＥ）に提供する。
前述のゲート駆動回路２００では、第ｍステージ（ＳＲＣｍ）において第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号を第１入力信号として受け、第ｍ＋１ステージ（ＳＲＣｍ＋１）のゲート信号を第２入力信号として受けて駆動する場合を説明した。しかし、ゲート信号（ＧＯＵＴ）の特性（例えば、信号区間の長さなど）によって、第ｍ−２、第ｍ−３、第ｍ−４、・・・ステージなどのキャリー信号を第１入力信号として受け、第ｍ＋２、第ｍ＋３、第ｍ＋４、・・・ステージなどのゲート信号を第２入力信号として受けて駆動するような構成とすることも可能である。

図３は、図２に示したステージの詳細回路図であり、図４は、図３に示したステージの信号波形図である。
図３及び図４に示すように、本発明の第１実施例によるゲート駆動回路２００において、第ｍステージ（ＳＲＣｍ）は、第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号に応答して第ｍゲート信号（ＧＯＵＴｍ）を第１クロック信号（ＣＫ）にプルアップするプルアップ部２１０及び第ｍ＋１ステージ（ＳＲＣｍ＋１）のゲート信号（ＧＯＵＴｍ＋１）に応答して、プルアップされた第ｍゲート信号（ＧＯＵＴｍ）をオフ電圧（Ｖｏｆｆ）にプルダウンするプルダウン部２２０を含む。

プルアップ部２１０は、ゲート電極が第１ノード（Ｎ１）に接続され、ドレイン電極が第１クロック端子（ＣＫ１）に接続され、ソース電極が出力端子（ＯＵＴ）に接続された第５トランジスタ（Ｔ５）で構成される。したがって、第５トランジスタ（Ｔ５）のドレイン電極は、第１クロック端子（ＣＫ１）を通じて第１クロック信号（ＣＫ）の提供を受ける。

プルダウン部２２０は、ゲート電極が第２入力端子（ＩＮ２）に接続され、ドレイン電極が出力端子（ＯＵＴ）に接続され、ソース電極が電圧端子（Ｖ）に接続されてオフ電圧が提供される第６トランジスタ（Ｔ６）で構成される。
第ｍステージ（ＳＲＣｍ）は、第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号に応答してプルアップ部２１０をターンオンし、第ｍ＋１ステージ（ＳＲＣｍ＋１）のゲート信号（ＧＯＵＴｍ＋１）に応答してプルアップ部２１０をターンオフするプルアップ駆動部を更に含む。プルアップ駆動部はバッファ部２８０、充電部２７０、及び放電部２３０を含む。

バッファ部２８０は、ゲート電極及びドレイン電極が第１入力端子（ＩＮ１）に共通に接続され、ソース電極が第１ノード（Ｎ１）に接続された第１３トランジスタ（Ｔ１３）で構成される。充電部２７０は、第１電極が第１ノード（Ｎ１）に接続され、第２電極が出力端子（ＯＵＴ）に接続された第３キャパシタ（Ｃ３）で構成される。放電部２３０は、ゲート電極が第２入力端子（ＩＮ２）に接続され、ドレイン電極が第１ノード（Ｎ１）に接続され、ソース電極が電圧端子（Ｖ）に接続されオフ電圧（ｏｆｆ）が提供される第７トランジスタ（Ｔ７）で構成される。

このようなプルアップ駆動部は、第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号に応答して第１３トランジスタ（Ｔ１３）がターンオンすると、第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号が第１ノード（Ｎ１）に印加され、第１ノード（Ｎ１）の信号をハイレベルに転換させ、これと同時に第３キャパシタ（Ｃ３）を充電する。その後、第５トランジスタ（Ｔ５）のしきい電圧以上の電荷が、第３キャパシタ（Ｃ３）に充電され、第１クロック信号（ＣＫ）がハイ区間になると、第５トランジスタ（Ｔ５）がブートストラップされ、第１クロック信号（ＣＫ）のハイ区間に相当する出力信号を出力端子（ＯＵＴ）に出力する。

即ち、第５トランジスタ（Ｔ５）がブーストトラップされることで、第ｍステージ（ＳＲＣｍ）のゲートオン信号を出力する。その後、第ｍ＋１ゲート信号（ＧＯＵＴｍ＋１）に応答して第７トランジスタ（Ｔ７）がターンオンすると、第３キャパシタ（Ｃ３）に充電された電荷は電圧端子（Ｖ）のオフ電圧（Ｖｏｆｆ）に放電され、第５トランジスタ（Ｔ５）はターンオンする。

第ｍステージ（ＳＲＣｍ＿１）は第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）状態に維持させる第１ホールディング部２４２及び第２ホールディング部２４４を更に含む。
第１ホールディング部２４２は、ゲート電極が第１クロック端子（ＣＫ１）に接続され、ドレイン電極が第１ノード（Ｎ１）に接続され、ソース電極が出力端子（ＯＵＴ）に接続された第８トランジスタ（Ｔ８）で構成される。第２ホールディング部２４４は、ゲート電極が第２クロック端子（ＣＫ２）に接続され、ドレイン電極が第１入力端子（ＩＮ１）に接続され、ソース電極が第１ノード（Ｎ１）に接続される第９トランジスタ（Ｔ９）で構成される。

第１ホールディング部２４２及び第２ホールディング部２４４は、第ｍゲート信号（ＧＯＵＴｍ）がプルダウン部２２０によってオフ電圧（Ｖｏｆｆ）に放電された後に第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）に維持する。即ち、第１クロック信号（ＣＫ）に応答して第８トランジスタ（Ｔ８）がターンオンすると、オフ電圧（Ｖｏｆｆ）に放電された第ｍゲート信号（ＧＯＵＴｍ）が第１ノード（Ｎ１）に印加され、第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）に維持する。また、第１クロック信号（ＣＫ）と逆位相である第２クロック信号（ＣＫＢ）に応答して第９トランジスタ（Ｔ９）がターンオンすると、オフ電圧（Ｖｏｆｆ）状態の第１入力信号を第１ノード（Ｎ１）に印加して第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）に維持する。

このように、第１ホールディング部２４２及び第２ホールディング部２４４はそれぞれ第１クロック信号（ＣＫ）及び第２クロック信号（ＣＫＢ）に応答して、交互にターンオン駆動して第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）に維持する。
第ｍステージ（ＳＲＣｍ）は、出力される第ｍゲート信号（ＧＯＵＴｍ）をオフ電圧（Ｖｏｆｆ）状態に維持する第３ホールディング部２４６及び第４ホールディング部２４８と第４ホールディング部２４８のオン／オフ動作を制御するスイッチング部２５０を更に含む。

第３ホールディング部２４６は、ゲート電極が第２クロック端子（ＣＫ２）に接続され、ドレイン電極が出力端子（ＯＵＴ）に接続され、ソース電極が電圧端子（Ｖ）に接続されてオフ電圧（Ｖｏｆｆ）の提供を受ける第１０トランジスタ（Ｔ１０）で構成される。第４ホールディング部２４８は、ゲート電極がスイッチング部２５０の第２ノード（Ｎ２）に接続され、ドレイン電極が出力端子（ＯＵＴ）に接続され、ソース電極が電圧端子（Ｖ）に接続されてオフ電圧（Ｖｏｆｆ）の提供を受ける第１１トランジスタ（Ｔ１１）で構成される。

スイッチング部２５０は、第１〜第４トランジスタ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と第１及び第２キャパシタ（Ｃ１、Ｃ２）で構成される。
第１トランジスタ（Ｔ１）のゲート電極とドレイン電極は共通に第１クロック端子（ＣＫ１）に接続され、第１クロック信号（ＣＫ）の提供を受け、ソース電極は第２トランジスタ（Ｔ２）のドレイン電極と接続される。第２トランジスタ（Ｔ２）のゲート電極は出力端子（ＯＵＴ）に接続され、ソース電極は電圧端子（Ｖ）に接続されオフ電圧（Ｖｏｆｆ）の提供を受ける。第３トランジスタ（Ｔ３）のドレイン電極は第１クロック端子（ＣＫ１）に接続され、ゲート電極は第１キャパシタ（Ｃ１）を通じて第１クロック端子（ＣＫ１）に接続され、ソース電極は第２ノード（Ｎ２）に接続される。

したがって、第３トランジスタ（Ｔ３）のドレイン電極及びゲート電極は第１クロック信号（ＣＫ）の提供を受け、第３トランジスタ（Ｔ３）のゲート電極とソース電極との間には第２キャパシタ（Ｃ２）が接続される。第４トランジスタ（Ｔ４）は、ゲート電極が出力端子（ＯＵＴ）に接続され、ドレイン電極が第２ノード（Ｎ２）に接続され、ソース電極が電圧端子（Ｖ）に接続されてオフ電圧（Ｖｏｆｆ）の提供を受ける。

第１クロック信号（ＣＫ）によって第１及び第３トランジスタ（Ｔ３）がターンオンした状態で、出力端子（ＯＵＴ）に第１クロック信号（ＣＫ）が出力されると、出力端子（ＯＵＴ）の電位はハイレベルに転換する。出力端子（ＯＵＴ）がハイレベルに転換することによって、第２及び第４トランジスタ（Ｔ２、Ｔ４）がターンオンし、第１及び第２トランジスタ（Ｔ１、Ｔ２）から出力された電圧は第２及び第４トランジスタ（Ｔ２、Ｔ４）を通じてオフ電圧（Ｖｏｆｆ）に放電する。したがって、第２ノード（Ｎ２）信号はローレベルに維持され、第１１トランジスタ（Ｔ１１）はターンオフする。

その後、第ｍゲート信号（ＧＯＵＴｍ）が、第ｍ＋１ゲート信号（ＧＯＵＴｍ＋１）に応答してオフ電圧（Ｖｏｆｆ）に放電すると、出力端子（ＯＵＴ）の電位はロー状態に次第に下落する。したがって、第２及び第４トランジスタ（Ｔ２、Ｔ４）はターンオフ状態に転換し、第１及び第３トランジスタ（Ｔ１、Ｔ３）から出力された電圧によって第２ノード（Ｎ２）の電位はハイレベルに転換する。第２ノード（Ｎ２）の電位がハイレベルに転換することによって、第１１トランジスタ（Ｔ１１）がターンオンし、ターンオンした第１１トランジスタ（Ｔ１１）によって出力端子（ＯＵＴ）の電位はオフ電圧（Ｖｏｆｆ）にさらに急速に放電する。

その後、第１クロック信号（ＣＫ）がローレベルに転換すると、第２ノード（Ｎ２）の電位もローレベルに転換し、第１１トランジスタ（Ｔ１１）はターンオフする。反面、第１クロック信号（ＣＫ）と逆位相である第２クロック信号（ＣＫＢ）によって第１０トランジスタ（Ｔ１０）がターンオンし、出力端子（ＯＵＴ）の電位をオフ電圧（Ｖｏｆｆ）に放電させる。

このように、第３ホールディング部２４６及び第４ホールディング部２４８はそれぞれ第２クロック信号（ＣＫＢ）及び第１クロック信号（ＣＫ）に応答して、交互に出力端子（ＯＵＴ）の電位をオフ電圧（Ｖｏｆｆ）に放電させる。
ゲート駆動回路２００の第ｍステージはリセット部２６０及びキャリー部２９０を更に含む。

リセット部２６０は、ゲート電極がリセット端子（ＲＥ）に接続され、ドレイン電極が第１ノード（Ｎ１）に接続され、ソース電極が電圧端子（Ｖ）に接続されてオフ電圧（Ｖｏｆｆ）が提供される第１２トランジスタ（Ｔ１２）で構成される。リセット端子（ＲＥ）に、最後段ステージである第ｎ＋１ステージ（ＳＲＣｎ＋１）のキャリー信号が提供されると、第１２トランジスタ（Ｔ１２）がターンオンし、第１ノード（Ｎ１）の電位はオフ電圧（Ｖｏｆｆ）に放電される。したがって、第ｍゲート信号（ＧＯＵＴｍ）は第ｎ＋１ステージ（ＳＲＣｎ＋１）のキャリー信号によってオフ電圧（Ｖｏｆｆ）に放電される。

キャリー部２９０は、ゲート電極が第１ノード（Ｎ１）に接続され、ドレイン電極が第１クロック端子（ＣＫ１）に接続されて第１クロック信号（ＣＫ）の提供を受け、ソース電極がキャリー端子（ＣＲ）に接続される第１４トランジスタ（Ｔ１４）で構成される。キャリー部２９０は、第１ノード（Ｎ１）の電位がハイレベルに転換することによって、キャリー端子（ＣＲ）に第１クロック信号（ＣＫ）のハイ区間を出力する。

このような、本発明の第１実施例によるゲート駆動回路は、第ｍステージで第１ホールディング部の特性係数より第２ホールディング部の特性係数が更に大きいことを特徴とする。即ち、第８トランジスタ（Ｔ８）のチャンネルの幅／長さ比（Ｗ／Ｌ比）より第９トランジスタ（Ｔ９）のチャンネルの幅／長さ比（Ｗ／Ｌ比）が更に大きいことを特徴とし、これによって第１ノードに発生するリップルを改善することができる。

以下、添付する図面を参照して第９トランジスタ（Ｔ９）による第１ノード（Ｎ１）のリップル改善について説明する。
図５は、本発明による第１ノードのリップル改善を説明するための図面である。
図５に示したように、プルアップ部２１０の制御電極と接続された第１ノード（Ｎ１）には、プルアップ部２１０、第１ホールディング部２４２、及びキャリー部２９０の寄生容量（Ｃｇｄ１、Ｃｇｄ２、Ｃｇｄ３）による第１クロック信号（ＣＫ）とのカップリングでリップルが発生する。具体的に、第５トランジスタ（Ｔ５）のドレイン電極とゲート電極との間の第１寄生容量（Ｃｇｄ１）、第８トランジスタ（Ｔ８）のドレイン電極とゲート電極との間の第２寄生容量（Ｃｇｄ２）、及び第１４トランジスタ（Ｔ１４）のドレイン電極とゲート電極との間の第３寄生容量（Ｃｇｄ３）による第１クロック信号（ＣＫ）とのカップリングでリップルが発生する。

このような、リップルは第５トランジスタ（Ｔ５）をターンオン駆動するものであり、これによってゲートオフ信号区間に正常ではないゲートオン信号が発生して駆動不良を生じることとなる。即ち、第１クロック信号（ＣＫ）の上昇クロックの時に発生するリップルによって、異常なゲートオン信号が発生して駆動不良を発生する。
なお、第１ノード（Ｎ１）には、第２ホールディング部２４４の寄生容量（Ｃｇｓ）による第２クロック信号（ＣＫＢ）とのカップリングによってもリップルが発生する。即ち、第９トランジスタ（Ｔ９）のゲート電極とソース電極との間の寄生容量（Ｃｇｓ）による第２クロック信号（ＣＫＢ）とのカップリングでリップルが発生する。ここで、第２クロック信号（ＣＫＢ）は、第１クロック信号（ＣＫ）と逆位相であるので、第２クロック信号（ＣＫＢ）のカップリングで発生したリップル（以下、「逆リップル」という）は第１クロック信号（ＣＫ）のカップリングで発生したリップルと逆位相を有する。

これによって、第２クロック信号（ＣＫＢ）のカップリングで発生した逆リップルは、第１クロック信号（ＣＫ）のカップリングで発生したリップルを相殺し、第１ノード（Ｎ１）に発生するリップルを減少させる。即ち、第１ノード（Ｎ１）には第５、第８、及び第１４トランジスタ（Ｔ５、Ｔ８、Ｔ１４）の寄生容量（Ｃｇｄ１、Ｃｇｄ２、Ｃｇｄ３）によって発生したリップルにて第９トランジスタ（Ｔ９）の寄生容量（Ｃｇｓ）によって発生した逆リップルだけ減少したリップルが発生する。

即ち、第９トランジスタ（Ｔ９）の幅／長さ比（Ｗ／Ｌ比）を大きく形成して寄生容量（Ｃｇｓ）を増加すると、逆リップルが増加して第１ノード（Ｎ１）に発生するリップルは減少する。
図６は、図５に示した第１ノードのシミュレーションリップル波形図である。
図６に示すように、一例としてゲートオフ信号区間、第１ノード（Ｎ１）には−７ｖのオフ電圧が提供される。しかし、寄生容量によるクロック信号とのカップリングでオフ電圧を基準にしてリップルが発生し、図面のように第９トランジスタ（Ｔ９）の幅が２５μｍである場合に発生するリップルより９００μｍである場合に発生するリップルが少なく示される。

下記の表１は、図６を参照して第９トランジスタ（Ｔ９）の幅／長さ比（Ｗ／Ｒ比）による第１ノード（Ｎ１）のリップルをシミュレーションしたデータであって、長さ（Ｌ）を一定に維持し、幅（Ｗ）をそれぞれ２５μｍ、３５４μｍ、５００μｍ、及び９００μｍに設定した場合に得たデータである。また、高温で駆動する場合と、トランジスタが劣化した後に高温で駆動する場合をともに示した。

この表１に示したように、高温駆動の同一の条件下で第９トランジスタ（Ｔ９）の幅が２５μｍの場合には２．５３［ｖ］のリップルが発生し、３５４μｍである場合には２．２１［ｖ］のリップルが発生し、５００μｍ及び９００μｍである場合にはそれぞれ２．０５［ｖ］及び［１．６１］のリップルが発生する。即ち、第９トランジスタ（Ｔ９）の幅が大きくなることに応じて第１ノード（Ｎ１）のリップルが減少することがわかる。

なお、トランジスタの劣化の後にも、第９トランジスタ（Ｔ９）の幅が２５μｍである場合と９００μｍである場合のリップルが、それぞれ２．７１［ｖ］と２．２４［ｖ］である。即ち、劣化の後にも第９トランジスタ（Ｔ９）の幅／長さ比が大きくなることに応じて第１ノード（Ｎ１）に発生するリップルは減少することがわかる。
一方、第９トランジスタ（Ｔ９）は第３キャパシタ（Ｃ３）の充電時に、第１３トランジスタ（Ｔ１３）と同一の機能を果たす。したがって、第９トランジスタ（Ｔ９）の幅／長さ比（Ｗ／Ｌ比）が大きくなることに応じて、Ｉ−Ｖ（電流−電圧）特性も向上し、第１入力信号の第３キャパシタ（Ｃ３）充電率を向上することができ、第５トランジスタ（Ｔ５）の低温駆動マージンを向上することができる。

下記の表２は第９トランジスタ（Ｔ９）の幅／長さ比による低温駆動マージン及び常温周波数の駆動マージンを評価したデータであって、第９トランジスタ（Ｔ９）の長さは一定であり、幅は２５μｍである場合と９３６μｍである場合に区分して実施した。

この表２で示したように、第９トランジスタ（Ｔ９）の幅／長さ比（Ｗ／Ｌ比）が大きくなることによって、低い駆動電圧（ｄＶ）でも−２０℃以下の温度で駆動できることがわかり、常温周波数の駆動マージンも１２４Ｈｚ以上に更に大きくなることがわかる。
このように、本発明の第１実施例によるゲート駆動回路は、第９トランジスタ（Ｔ９）の幅／長さ比（Ｗ／Ｌ比）が、第８トランジスタの幅／長さ比より大きい。これによって、逆リップルが増加して第１ノード（Ｎ１）のリップルを減少させる。また、第１３トランジスタ（Ｔ１３）を補助して第１入力信号の第３キャパシタ（Ｃ３）充電率を向上させて低温駆動マージンを向上させることができる。

一方、第９トランジスタ（Ｔ９）の幅／長さ比を過度に大きく形成すると、第９トランジスタ（Ｔ９）の劣化により、しきい電圧のシフトが生じ、充電能力が低下して寄生容量（Ｃｇｓ）のみで作用することとなって、かえって第５トランジスタ（Ｔ５）の駆動能力を阻害するおそれがある。したがって、第９トランジスタ（Ｔ９）の幅／長さ比は、第８トランジスタ（Ｔ８）の幅／長さ比よりは大きい値を有し、第８及び第１４トランジスタ（Ｔ８、Ｔ１４）の幅／長さ比の和よりは小さい値を有することが望ましい。

図７は、図１に示したゲート駆動回路の第２実施例による詳細ブロック図である。
ここで、本発明の第２実施例によるゲート駆動回路は第１実施例によるゲート駆動回路と類似であるので差異点を主に略に説明する。
図７を参照すると、本発明の第２実施例によるゲート駆動回路２００ｂは、従属的に接続された第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）で構成され、ゲート信号（ＧＯＵＴ）を順に出力する回路部（ＣＳ）及び回路部（ＣＳ）に各種制御信号を提供する配線部（ＬＳ）を含む。

第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）は、それぞれ第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、第１入力端子（ＩＮ１）、第２入力端子（ＩＮ２）、電圧端子（Ｖ）、リセット端子（ＲＥ）、及び出力端子（ＯＵＴ）を含む。
第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の第１クロック端子（ＣＫ１）及び第２クロック端子（ＣＫ２）には互いに逆位相であるクロック信号が提供される。

第１ステージ（ＳＲＣ１）の第１入力端子（Ｎ１）には、垂直開始信号（ＳＴＶ）が提供され、第２〜第ｎ＋１ステージ（ＳＲＣ２〜ＳＲＣｎ＋１）の第１入力端子（ＩＮ１）には前段ステージのゲート信号（ＧＯＵＴ１〜ＧＯＵＴｎ＋１）が提供される。第１〜第ｎステージ（ＳＲＣ１〜ＳＲＣｎ）の第２入力端子（ＩＮ２）には、後段ステージのゲート信号（ＧＯＵＴ２〜ＧＯＵＴｎ＋１）が提供され、第ｎ＋１ステージ（ＳＲＣｎ＋１）の第２入力端子（ＩＮ２）には垂直開始信号（ＳＴＶ）が提供される。

第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のリセット端子（ＲＥ）には、第ｎ＋１ステージ（ＳＲＣｎ＋１）のゲート信号（ＧＯＵＴｎ＋１）が提供され、電圧端子（Ｖ）にはオフ電圧（Ｖｏｆｆ）が提供され、出力端子（ＯＵＴ）は第１クロック端子（ＣＫ１）に提供されるクロック信号のハイ区間に対応してハイであるような出力信号を出力する。

配線部（ＬＳ）は、開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）、電圧配線（ＳＬ４）、及びリセット配線（ＳＬ５）を含む。
開始信号配線（ＳＬ１）は、外部から垂直開始信号（ＳＴＶ）の提供を受け、第１ステージ（ＳＲＣ１）の第１入力端子（ＩＮ１）及び第ｎ＋１ステージ（ＳＲＣｎ＋１）の第２入力端子（ＩＮ２）に提供する。

第１クロック配線（ＳＬ２）は、第１クロック信号（ＣＫ）の提供を受け、第２クロック配線（ＳＬ３）は第１クロック信号（ＣＫ）と逆位相である第２クロック信号（ＣＫＢ）の提供を受け第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）に提供する。
電圧配線（ＳＬ４）はオフ電圧（Ｖｏｆｆ）の提供を受け、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の電圧端子に提供する。

リセット配線（ＳＬ５）は、最後段ステージである第ｎ＋１ステージ（ＳＲＣｎ＋１）のゲート信号（ＧＯＵＴｎ＋１）の提供を受け、第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）のリセット端子（ＲＥ）に提供する。
このように、本発明の第２実施例によるゲート駆動回路の第ｍステージ（ＳＲＣｍ＿２）は開始信号として第ｍ−１ステージ（ＳＲＣｍ−１）のゲート信号（ＧＯＵＴｍ−１）の提供を受けて駆動する。

図８は、図７に示したステージの詳細回路図である。
ここで、本発明の第２実施例によるステージは第１実施例によるステージと類似であるので、略に説明する。
図８に示すように、第２実施例による第ｍステージ（ＳＲＣｍ）は、第ｍゲート信号（ＧＯＵＴｍ）を第ｍ−１ゲート信号（ＧＯＵＴｍ−１）に応答して第１クロック信号（ＣＫ）にプルアップするプルアップ部２１０及び第ｍ＋１ゲート信号（ＧＯＵＴｍ＋１）に応答してオフ電圧（Ｖｏｆｆ）にプルダウンするプルダウン部２２０を含む。

第ｍステージ（ＳＲＣｍ）は、プルアップ部２１０を第ｍ−１ゲート信号（ＧＯＵＴｍ−１）に応答してターンオンし、第ｍ＋１ゲート信号（ＧＯＵＴｍ＋１）に応答してターンオフするプルアップ駆動部を更に含み、プルアップ駆動部は、バッファ部２８０、充電部２７０、及び放電部２３０を含む。
第ｍステージ（ＳＲＣｍ）は、それぞれ第１クロック信号（ＣＫ）及び第２クロック信号（ＣＫＢ）に応答して第１ノード（Ｎ１）の信号をオフ電圧（Ｖｏｆｆ）状態に維持する第１ホールディング部２４２及び第２ホールディング部２４４を更に含む。また、出力される第ｍゲート信号（ＧＯＵＴｍ）をオフ電圧（Ｖｏｆｆ）状態に維持する第３ホールディング部２４６及び第４ホールディング部２４８と、第４ホールディング部２４８のオン／オフ動作を制御するスイッチング部２５０とを更に含む。ここで、第３ホールディング部２４６は、第２クロック信号（ＣＫＢ）に応答してオン／オフ動作し、第３ホールディング部２４６と第４ホールディング部２４８は交互に出力端子の電位をオフ電圧（Ｖｏｆｆ）に放電させる。

第ｍステージ（ＳＲＣｍ）は、第ｍ＋１ゲート信号（ＧＯＵＴｍ＋１）に応答して第１〜第ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の第１ノード（Ｎ１）を同時にオフ電圧（Ｖｏｆｆ）に放電させるリセット部２６０を更に含む。
このような、本発明の第２実施例によるゲート駆動回路の第ｍステージ（ＳＲＣｍ）は第１ホールディング部２４２の特性係数より第２ホールディング部２４４の特性係数が大きい。即ち、第８トランジスタ（Ｔ８）のチャンネルの幅／長さ比（Ｗ／Ｌ比）より第９トランジスタ（Ｔ９）のチャンネルの幅／長さ比が更に大きい。

これによって、第２クロック信号（ＣＫＢ）のカップリングとして発生する第１ノード（Ｎ１）の逆リップルが増加して、第１クロック信号（ＣＫ）のカップリングで発生する第１ノードのリップルが減少するので、駆動不良を改善することができる。なお、第９トランジスタ（Ｔ９）が第３キャパシタ（Ｃ３）の充電時に第１３トランジスタ（Ｔ１３）を補助するので、第９トランジスタ（Ｔ９）の幅／長さ比が大きくなることによって第３キャパシタ（Ｃ３）の充電率が向上して低温駆動マージンを向上することができる。

図９は、図２に示したステージに対する第３実施例による詳細な回路図である。第３実施例のステージ（ＳＲＣｍ）は前述の第１実施例によるステージ（ＳＲＣｍ）と回路図は類似するが、第９トランジスタ及び第１３トランジスタの構造が互いに異なる。したがって、第１実施例と重複する詳細な説明は省略し、第９及び第１３トランジスタを中心に詳細に説明する。

図９に示すように、第２ホールディング部２４４は、ゲート電極が第２クロック端子（ＣＫ２）に接続され、ドレイン電極が第１入力端子（ＩＮ１）に接続され、ソース電極が第１ノード（Ｎ１）に接続される第９トランジスタ（Ｔ９）を含む。
第９トランジスタ（Ｔ９）は、ゲート電極とソース電極との間の第１寄生容量（Ｃｇｓ）とゲート電極とドレイン電極との間の第２寄生容量（Ｃｇｄ）を非対称構造に設計する。即ち、第１寄生容量（Ｃｇｓ）を第２寄生容量（Ｃｇｄ）より大きく形成する。第９トランジスタ（Ｔ９）のゲート電極に入力される第２クロック信号（ＣＫＢ）のフォーリング（Ｆａｌｌｉｎｇ）時に、相対的に第２寄生容量（Ｃｇｄ）より大きい第１寄生容量（Ｃｇｓ）によって、ソース電極と接続された第１ノード（Ｎ１）のリップル成分が抑制される。第１寄生容量（Ｃｇｓ）が大きくなるほど、リップル抑制効果もまた向上する。これについては図１０及び図１１で詳細に説明する。

第ｍステージ（ＳＲＣｍ）は、第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号に応答してプルアップ部２１０をターンオンし、第ｍ＋１ステージ（ＳＲＣｍ＋１）のゲート信号（Ｇｍ＋１）に応答してプルアップ部２１０をターンオフするプルアップ駆動部を含む。プルアップ駆動部は、バッファ部２８０、充電部２７０、及び放電部２３０を含む。
バッファ部２８０は、ゲート電極及びドレイン電極が第１入力端子（ＩＮ１）に共通に接続され、ソース電極が第１ノード（Ｎ１）に接続された第１３トランジスタ（Ｔ１３）で構成される。

プルアップ駆動部は、第ｍ−１ステージ（ＳＲＣｍ−１）の第ｍ−１ステージ（ＳＲＣｍ−１）のキャリー信号に応答して第１３トランジスタ（Ｔ１３）がターンオンすると、キャリー信号が第１ノード（Ｎ１）に印加され、第１ノード（Ｎ１）がハイレベルに転換し、同時に第３キャパシタ（Ｃ３）が充電される。その後、第５トランジスタ（Ｔ５）のしきい電圧以上の電荷が第３キャパシタ（Ｃ３）に充電され、第１クロック信号（ＣＫ）がハイ区間になると、第５トランジスタ（Ｔ５）がブートストラップされ、ハイレベルの第１クロック信号（ＣＫ）が出力端子（ＯＵＴ）に出力される。第５トランジスタ（Ｔ５）がブートストラップされ、第ｍステージ（ＳＲＣｍ）の出力端子である第ｍゲート信号（Ｇｍ）を出力する。

第１３トランジスタ（Ｔ１３）はチャンネル幅を大きく形成することで、第３トランジスタ（Ｔ１３）がターンオンするときに、第１ノード（Ｎ１）に接続された第３キャパシタ（Ｃ３）に十分な電荷量を充電することができる。第３キャパシタ（Ｃ３）が電荷量を十分に充電することにより、長時間駆動する場合に駆動特性を向上することができる。第１３トランジスタ（Ｔ１３）のチャンネル幅の変動については詳細に後述する。

図１０及び図１１は、図９に示した第９トランジスタ（Ｔ９）に対する設計図である。
図１０に示すように、第９トランジスタ（Ｔ９）は一例として、チャンネルの形状がＩ字形状を有する。具体的に、第９トランジスタ（Ｔ９）はゲート電極１１１上に形成されたチャンネル層１１３と、チャンネル層１１３上に形成された複数のソース電極１１５及び複数のドレイン電極１１７を含む。

各ソース電極１１５及びドレイン電極１１７は、Ｉ字形状に形成され、一定間隔に離間して形成される。これによってソース電極１３５及びドレイン電極１３７によって定義されるチャンネルはＩ字形状を有し、チャンネルの長さ（Ｌ）とチャンネル幅（Ｗ）を有する。
第９トランジスタ（Ｔ９）は、ソース電極１１５の幅（ｓ）がドレイン電極１１７の幅（ｄ）より大きく設計される。これによってゲート電極１１１とソース電極１１５との間の寄生容量（Ｃｇｓ）は、ゲート電極１１１とドレイン電極１１７との間の第２寄生容量（Ｃｇｄ）より大きくなる。

図１１に示すように、第９トランジスタ（Ｔ９）は他の例として、チャンネルの形状がＵ字形状を有する。具体的に、第９トランジスタ（Ｔ９）はゲート電極１３１上に形成されたチャンネル層１３３と、チャンネル層１３３上に形成された複数のソース電極１３５及び複数のドレイン電極１３７を含む。
各ソース電極１３５はＵ字形状に形成され、各ドレイン電極１３７はソース電極１３５のＵ字形状に沿って一定間隔に挿入される形状を有する。これによって、ソース電極１３５及びドレイン電極１３７によって定義されるチャンネルはＵ字形状を有し、チャンネル長さ（Ｌ）とチャンネル幅（Ｗ）を有する。

第９トランジスタ（Ｔ９）は、ソース電極１３５の幅（ｓ）がドレイン電極１３７の幅（ｄ）より大きく設計される。これによってゲート電極１３１とソース電極１３５との間の第１寄生容量（Ｃｇｓ）は、ゲート電極１３１とドレイン電極１３７との間の第２寄生容量（Ｃｇｄ）より大きくなる。
図１０及び図１１に示したように、第１寄生容量（Ｃｇｓ）を第２寄生容量（Ｃｇｄ）より大きく形成することで、第９トランジスタ（１１０、１３０）のソース端と電気的に接続された第１ノード（Ｎ１）に発生するリップル成分を抑制することができる。望ましくは、第１寄生容量（Ｃｇｓ）と第２寄生容量（Ｃｓｄ）との比はＫ：１（Ｋ＞１）、例えば、２：１、３：１、または４：１である。

図１２は、図９に示した第１ノードのリップル電圧のシミュレーション波形図である。
図１２は、図９に示した第５トランジスタ（Ｔ５）のチャンネル幅（Ｗ）が３５００μｍであり、第９トランジスタ（Ｔ９）のチャンネル幅（Ｗ）が４００μｍであり、第５及び第９トランジスタ（Ｔ５、Ｔ９）のチャンネル長さ（Ｌ）は約５μｍ〜６μｍとして同一である場合、常温基準にて測定した第１ノード（Ｎ１）のリップル電圧を示したものである。

図１２に示すように、第１リップル電圧波形図（Ｒ１）は第１寄生容量（Ｃｇｄ）と第２寄生容量（Ｃｇｄ）との割合が１：１である場合の第１ノード（Ｎ１）で測定されたリップル電圧であり、第２リップル電圧波形図（Ｒ２）は第１寄生容量（Ｃｇｓ）と第２寄生容量（Ｃｇｄ）との割合が２：１である場合の第１ノード（Ｎ１）で測定されたリップル電圧である。第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）は第９トランジスタ（Ｔ９）の寄生容量である。

第１リップル電圧波形図（Ｒ１）に示すように、第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の割合が１：１である場合、図３の第５トランジスタ（Ｔ５）のゲート電極とソース電極との間の電圧（Ｖｇｓ）、即ち、第１ノードは、１．４１［Ｖ］まで上昇した。反面、第２リップル電圧波形図（Ｒ２）を参照すると、第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の割合が２：１である場合、第５トランジスタ（Ｔ５）のゲート電極とソース電極との間の電圧（Ｖｇｓ）、即ち、第１ノード（Ｎ１）は１．２９［Ｖ］まで上昇した。第１リップル電圧のピークより第２リップル電圧のピークが０．１２［Ｖ］程度減少した。

結果的に、第１と第２寄生容量（Ｃｇｓ、Ｃｇｄ）との割合が２：１である場合、第１ノード（Ｎ１）に発生するリップル電圧のピークが小さくなることがわかる。
一方、下記の［表３］は、図９に示したトランジスタに対して３０００時間長期評価したデータである。

この表３に示すように、クロック信号（ＣＫ／ＣＫＢ）が連続的に印加される第９、第１０、及び第１８トランジスタ（Ｔ９、Ｔ１０、Ｔ１８）は、ゲートバイアスストレスによって劣化し、しきい電圧（Ｖｔｈ）が相対的に他のトランジスタに比べて多くシフトされて電流駆動能力が低下した。
即ち、第９トランジスタ（Ｔ９）のトランジスタのチャンネル幅（Ｗ）が増加する場合、第５トランジスタ（Ｔ５）の駆動能力を阻害する効果が大きい。

このような前記第９トランジスタ（Ｔ９）の駆動特性を考えて、本発明の実施例では、第９トランジスタ（Ｔ９）の第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の割合を高くし、第９トランジスタのチャンネル幅を増加せず、これによる第５トランジスタ（Ｔ５）の充電量不足を補償するために長期駆動時、しきい電圧（Ｖｔｈ）の変動が低い第１３トランジスタ（Ｔ１３）のチャンネル幅を増加させ、第５トランジスタ（Ｔ５）の充電量を十分確保するように設計した。

第１３トランジスタ（Ｔ１３）は、第９トランジスタ（Ｔ９）と同様に、ターンオン状態において第１ノード（Ｎ１）に接続された第３キャパシタ（Ｃ３）に電荷を充電する役割を果たす。これによって、第１３トランジスタ（Ｔ１３）のチャンネル幅を増加することで、第５トランジスタ（Ｔ５）の充電量を十分確保して長期評価のとき、駆動信頼性を改善することができる。

一般的に、第１３トランジスタ（Ｔ１３）のチャンネル幅は約１２００μｍである。これによって、第１３トランジスタ（Ｔ１３）のチャンネル幅は許容される形成面積の範囲内で１２００μｍより大きく設計する。
望ましくは、第１実施例（図３参照）及び第２実施例（図８参照）で説明したように、第９トランジスタのチャンネル幅が増加する変動分（△Ｗ_Ｔ９）だけ第１３トランジスタ（Ｔ１３）のチャンネル幅を増加させる。

変動分（△Ｗ_Ｔ９）は、下記の数式１のように定義される。ここで、第９トランジスタ（Ｔ９）の第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の比が１：１の対称形である場合の第９トランジスタのチャンネル幅をＷ_Ｔ９、対称形の第９トランジスタ（Ｔ９）のＣｇｓは変更せず、Ｃｇｄを減少させ第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の比をＫ：１（Ｋ＞１）の非対称に変更することによって第９トランジスタのチャンネル幅が△Ｗ_Ｔ９で減少した変動分を△Ｗ_Ｔ９に定義する。
（数式１）
△Ｗ_Ｔ９＝△Ｗ_Ｔ９（１−１／Ｋ）
例えば、Ｃｇｓ：Ｃｇｄ＝１：１の対称形である第９トランジスタ（Ｔ９）のチャンネル幅（△Ｗ_Ｔ９）が９００μｍである場合、第３実施例によって第９トランジスタ（Ｔ９）のチャンネル幅を増加させないかわりに、第９トランジスタ（Ｔ９）の第１及び第２寄生容量の割合をＣｇｓ：Ｃｇｄ＝３：１に設計して、第１ノード（Ｎ１）のリップル成分を減少させることができる。この場合、駆動特性を向上するために第１３トランジスタ（Ｔ１３）のチャンネル幅を変化分（△Ｗ_Ｔ９＝９００μｍ×（１−１／３）＝６００μｍ）に対応して６００μｍだけ増加させる。

変化分（△Ｗ_Ｔ９）の範囲は、望ましくは第１実施例で説明した望ましい第９トランジスタのチャンネル幅の算出式（Ｗ_Ｔ８＜Ｗ_Ｔ９＜Ｗ_Ｔ８＋Ｗ_Ｔ１４）によって下記の数式２のように定義される。
（数式２）
Ｗ_Ｔ８×（１−１／Ｋ）＜ Ｗ_Ｔ９＝Ｗ_Ｔ９×（１−１／Ｋ）＜（Ｗ_Ｔ８＋Ｗ_Ｔ１４）×（１−１／Ｋ）
ここで、Ｗ_Ｔ８は、第８トランジスタ（Ｔ８）のチャンネル幅であり、Ｗ_Ｔ１４は第１４トランジスタ（Ｔ１４）のチャンネル幅である。

図１３は、長期駆動時、ゲート駆動回路の周波数特性を示したグラフである。
図１３に示すように、比較例（Ａ）の条件は、第９トランジスタ（Ｔ９）の第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の容量比を１：２または１：３にし、第１３トランジスタ（Ｔ１３）のチャンネル幅を既存と同一である１２００μｍに設計した場合である。実施例（Ｂ）の条件は、第９トランジスタ（Ｔ９）の第１及び第２寄生容量（Ｃｇｓ、Ｃｇｄ）の容量比を１：２または１：３にし、第１３トランジスタ（Ｔ１３）のチャンネル幅を１６００μｍに拡張して設計した場合である。

図示したように、比較例（Ａ）の場合、初期において駆動周波数は１３０Ｈｚで駆動し、長時間（２０００時間以上）使用時には約２０Ｈｚだけ減少した。反面、実施例（Ｂ）の場合、初期において駆動周波数は１３０Ｈｚで駆動し、長時間（２０００時間以上）使用時には約１０Ｈｚ減少した。実施例（Ｂ）が比較例（Ａ）より長時間の使用時、駆動周波数の減少幅が小さいことがわかる。

結果的に、第１３トランジスタのチャンネル幅を増加させてプルアップ部を駆動させる制御端（Ｎ１）の充電量を十分増加させることで長期駆動のとき、駆動信頼性を向上させることができる。

以上説明したように、本発明の一実施例によると、第２ホールディディング部トランジスタの幅／長さの比を大きくすることで、逆位相のリップルが増加してプルアップ部の制御電極に発生するリップルが減少する。これによって、ゲートオフ信号区間に発生するゲートオン信号を防止することができ、表示装置の駆動不良を改善することができる。なお、第２ホールディング部トランジスタの幅／長さ比が大きくなることによって充電部の充電率が向上し、低温駆動マージンを向上させることができる。
本発明の他の実施例によると、第９トランジスタのゲート電極とソース電極との間の第１寄生容量を増加することで、第９トランジスタのソース電極と接続された第１ノードのリップル電圧を減少させることができる。
なお、第１ノードに接続されたキャパシタに電荷を充電する第１３トランジスタのチャンネル幅を増加することで、キャパシタに十分な電荷量を充電させることができる。これによって、キャパシタに充電された電荷量によってブートストラップさせてゲート信号を出力するゲート駆動回路の長期使用時、駆動信頼性を向上させることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

本発明の実施例による表示装置を示す平面図である。 図１に示したゲート駆動回路の第１実施例による詳細ブロック図である。 図２に示したステージの詳細回路図である。 図３に示したステージの信号波形図である。 本発明による第１ノードのリップル改善を説明するための図面ある。 図５に示した第１ノードのシミュレーションリップル波形図である。 図１に示したゲート駆動回路の第２実施例による詳細ブロック図である。 図７に示したステージの詳細回路図である。 図２に示したステージに対する第３実施例による詳細な回路図である。 図９に示した第９トランジスタに対する設計図である。 図９に示した第９トランジスタに対する設計図である。 図９に示した第１ノードのリップル電圧のシミュレーション波形図である。 長期駆動時、ゲート駆動回路の周波数特性を示したグラフである。

符号の説明

２１０ プルアップ部
２２０ プルダウン部
２３０ 放電部
２４２ 第１ホールディング部
２４４ 第２ホールディング部
２４６ 第３ホールディング部
２４８ 第４ホールディング部
２５０ スイッチング部
２６０ リセット部
２７０ 充電部
２８０ バッファ部
２９０ キャリー部

Claims (32)

1. 複数のステージが従属的に接続されたシフトレジスタで構成され、
   前記複数のステージの任意の１つを第ｍステージとする時、前記第ｍステージは、
   第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して前記第１クロック信号をゲート信号として出力するプルアップ部と、
   第２入力信号に応答して前記ゲート信号をオフ電圧に放電させるプルダウン部と、
   前記第２入力信号に応答して前記第１ノード信号を前記オフ電圧に放電させる放電部と、
   前記第１クロック信号に応答して前記第１ノード信号を前記オフ電圧に放電された前記ゲート信号に維持させる第１ホールディング部と、
   第２クロック信号に応答して前記第１ノード信号を第１入力信号のオフ電圧に維持させる第２ホールディング部と、
   を含み、前記第２ホールディング部を構成するトランジスタの幅／長さ比は、前記第１ホールディング部を構成するトランジスタの幅／長さ比より大きいことを特徴とするゲート駆動回路。
2. 前記第１ノード信号に応答して前記第１クロック信号をキャリー信号に出力するキャリー部を更に含み、
   前記第２ホールディング部を構成するトランジスタの幅／長さの比は、前記第１ホールディング部を構成するトランジスタ及び前記キャリー部を構成するトランジスタの幅／長さ比の和より小さいことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記第２クロック信号に応答して前記ゲート信号をオフ電圧に維持する第３ホールディング部と、
   前記第３ホールディング部と交互に前記ゲート信号をオフ電圧に維持する第４ホールディング部と、
   前記第４ホールディング部のオン／オフをスイッチングするスイッチング部と、
   をさらに含むことを特徴とする請求項２に記載のゲート駆動回路。
4. 前記スイッチング部は、
   ドレイン電極とゲート電極が共通に前記第１クロック信号の提供を受ける第１トランジスタと、
   ドレイン電極は、前記第１トランジスタのソース電極と接続され、ゲート電極には前記ゲート信号が提供され、ソース電極にはオフ電圧が提供される第２トランジスタと、
   ドレイン電極は第１クロック信号の提供を受け、ゲート電極は前記第１トランジスタのソース電極と接続される第３トランジスタと、
   ドレイン電極は第３トランジスタのソース電極と接続され第２ノードを構成し、ゲート電極には前記第２トランジスタのゲート電極と共通に前記ゲート信号が提供され、ソース電極にはオフ電圧が提供される第４トランジスタと、
   前記第３トランジスタのドレイン電極とゲート電極とを接続する第１キャパシタと、
   前記第３トランジスタのゲート電極とソース電極とを接続する第２キャパシタと、を含み、前記第２ノードの信号によって前記第４ホールディング部のオン／オフがスイッチングされることを特徴とする請求項３に記載のゲート駆動回路。
5. 前記第１入力信号は垂直開始信号または第ｍ−１ステージのキャリー信号であり、
   前記第２入力信号は、第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項４に記載のゲート駆動回路。
6. 前記第１クロック信号と前記第２クロック信号は互いに位相が反対であることを特徴とする請求項４に記載のゲート駆動回路。
7. 前記第１入力信号は垂直開始信号または第ｍ−１ステージのゲート信号であり、
   前記第２入力信号は第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項１に記載のゲート駆動回路。
8. ゲート配線及び前記ゲート配線と交差するデータ配線によって複数の画素部が形成され、画像をディスプレイする表示領域と前記表示領域を囲む周辺領域とを含む表示パネルと、
   前記データ配線にデータ信号を出力するデータ駆動部と、
   従属的に接続された複数のステージで構成されて前記周辺領域に直接形成され、前記各ステージは前記ゲート配線にゲート信号を出力するゲート駆動回路を含み、
   前記複数のステージの任意の１つを第ｍステージとする時、前記第ｍステージは、
   第１入力信号によってハイレベルに転換する第１ノード信号に応答して第１クロック信号をゲート信号として出力するプルアップ部と、
   第２入力信号に応答して、前記ゲート信号をオフ電圧に放電するプルダウン部と、
   前記第２入力信号に応答して、前記第１ノード信号をオフ電圧に放電させる放電部と、
   前記第１クロック信号に応答して、前記第１ノードを前記ゲート信号のオフ電圧に維持する第１ホールディング部と、
   第２クロック信号に応答して前記第１ノード信号を前記第１入力信号のオフ電圧に維持する第２ホールディング部と、
   を含み、前記第２ホールディング部を構成するトランジスタが前記第１ホールディング部を構成するトランジスタより幅／長さの比が大きいことを特徴とする表示装置。
9. 前記第１クロック信号を前記第１ノード信号に応答してキャリー信号に出力するキャリー部を更に含み、
   前記第１ホールディング部を構成するトランジスタ及び前記キャリー部を構成するトランジスタの幅／長さ比の和より前記第２ホールディング部を構成するトランジスタの幅／長さ比が小さいことを特徴とする請求項８に記載の表示装置。
10. 前記第２クロック信号に応答して前記ゲート信号を前記オフ電圧に維持する第３ホールディング部と、
    前記第３ホールディング部と交互に前記ゲート信号を前記オフ電圧に維持する第４ホールディング部と、
    前記第４ホールディング部のオン／オフ動作をスイッチング部と、
    を更に含むことを特徴とする請求項９に記載の表示装置。
11. 前記スイッチング部は、
    ドレイン電極及びゲート電極が第１クロック信号の提供を受ける第１トランジスタと、
    ドレイン電極が前記第１トランジスタのソース電極と接続され、ゲート電極が前記ゲート信号の提供を受け、ソース電極がオフ電圧の提供を受ける第２トランジスタと、
    ドレイン電極が第１クロック信号の提供を受け、ゲート電極が前記第１トランジスタのソース電極と接続される第３トランジスタと、
    ドレイン電極が前記第３トランジスタのソース電極と接続されて第２ノードを構成し、ゲート電極が前記第２トランジスタのゲート電極と共通に前記ゲート信号の提供を受け、ソース電極がオフ電圧の提供を受ける第４トランジスタと、
    前記第３トランジスタのドレイン電極とゲート電極とを接続する第１キャパシタと、
    前記第３トランジスタのゲート電極とソース電極とを接続する第２キャパシタと、
    を含み、前記第４ホールディング部は、前記第２ノードの信号によってオン／オフ動作がスイッチングされることを特徴とする請求項１０に記載の表示装置。
12. 前記第１入力信号は、垂直開始信号または第ｍ−１ステージのキャリー信号であり、
    前記第２入力信号は、第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項１１に記載の表示装置。
13. 前記第１クロック信号及び第２クロック信号は、互いに位相が反対であることを特徴とする請求項１２に記載の表示装置。
14. 前記第１入力信号は垂直開始信号または第ｍ−１ステージのゲート信号であり、
    前記第２入力信号は第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項８に記載の表示装置。
15. 複数のステージが従属的に接続されたシフトレジスタを含むゲート駆動回路であって、前記各ステージは、
    第１クロック信号端子に接続され第１クロック信号の伝達を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して前記第１クロック信号をゲート信号として出力端子に出力するプルアップ部と、
    第２入力信号に応答して前記出力端子の前記ゲート信号をオフ電圧に放電するプールダウン部と、
    前記第２入力信号に応答して前記第１ノード信号を前記オフ電圧に放電する放電部と、
    前記第１クロック信号に応答して前記第１ノード信号をオフ電圧に放電された前記ゲート信号に維持する第１ホールディング部と、
    第２クロック信号に応答して前記第１ノード信号を第１入力信号のオフ電圧に維持する第２ホールディング部と、
    を含み、前記第２ホールディング部を構成するトランジスタの幅／長さ比は前記第１ホールディング部を構成するトランジスタの幅／長さ比より大きいことを特徴とするゲート駆動回路。
16. 前記請求項１５の構成要素に、
    それぞれが前記出力端子に接続された複数のゲートラインと、
    前記ゲートラインと交差する方向に延長されたデータラインと、
    前記データラインにデータ信号を印加するデータ駆動回路と、を更に含む表示装置。
17. 複数のステージが従属的に接続されたシフトレジストで構成され、
    前記複数のステージの任意の１つを第ｍステージとする時、前記第ｍステージは、
    第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して前記第１クロック信号をゲート信号に出力するプルアップと、
    第２入力信号に応答して前記ゲート信号をオフ電圧に放電するプルダウン部と、
    前記第２入力信号に応答して前記第１ノード信号を前記オフ電圧に放電する放電部と、
    前記第１クロック信号に応答して前記第１ノード信号をオフ電圧に放電された前記ゲート信号に維持する第１ホールディング部と、
    非対称構造の寄生容量を有し、第２クロック信号に応答して前記第１ノード信号を第１入力信号のオフ電圧に維持するトランジスタを含む第２ホールディング部と、
    を含むゲート駆動回路。
18. 前記第２ホールディング部のトランジスタは、前記第２クロック信号が入力されるゲート電極、前記第１入力信号が入力されるドレイン電極、及び前記第１ノードと接続されるソース電極を含み、
    前記ゲート電極とソース電極との間の第１寄生容量は前記ゲート電極とドレイン電極との間の第２寄生容量より大きいことを特徴とする請求項１７に記載のゲート駆動回路。
19. 前記第１ノードと接続され前記第１入力信号のハイレベルを前記第１ノードに充電させるトランジスタを含むバッファ部を更に含むことを特徴とする請求項１８に記載のゲート駆動回路。
20. 前記バッファ部のトランジスタの幅は、
    Ｗ_Ｔ８×（１−１／Ｋ）＜△Ｗ_Ｔ
    （ここで、 Ｗ_Ｔ８は第１ホールディング部のトランジスタチャンネル幅であり、第２ホールディング部のトランジスタの第１寄生容量（Ｃｇｓ）と第２寄生容量（Ｃｇｄ）との割合はＣｇｓ：Ｃｇｄ＝Ｋ：１（Ｋ＞１）である）
    の数式で示される△Ｗ_Ｔだけ増加することを特徴とする請求項１９に記載のゲート駆動回路。
21. 前記第１クロック信号を前記第１ノード信号に応答してキャリー信号に出力するキャリー部を更に含むことを特徴とする請求項１９に記載のゲート駆動回路。
22. 前記バッファ部のトランジスタの幅は、
    Ｗ_Ｔ８×（１−１／Ｋ）＜△Ｗ_Ｔ＜（Ｗ_Ｔ８＋Ｗ_Ｔ１４）×（１−１／Ｋ）
    （ここで、Ｗ_Ｔ８は第１ホールディング部のトランジスタチャンネル幅であり、Ｗ_Ｔ１４はキャリー部のトランジスタチャンネル幅であり、第２ホールディング部のトランジスタの第１寄生容量（Ｃｇｓ）と第２寄生容量（Ｃｇｄ）との割合はＣｇｓ：Ｃｇｄ＝Ｋ：１（Ｋ＞１）である）
    の数式で示される△Ｗ_Ｔだけ増加することを特徴とする請求項２１に記載のゲート駆動回路。
23. 前記第１入力信号は、垂直開始信号または第ｍ−１ステージのキャリー信号であり、
    前記第２入力信号は、第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項２２に記載のゲート駆動回路。
24. 前記第１入力信号は垂直開始信号または第ｍ−１ステージのゲート信号であり、
    前記第２入力信号は第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項１７に記載のゲート駆動回路。
25. ゲート配線及び前記ゲート配線と交差するデータ配線によって複数の画素部が形成された領域と、前記表示領域を囲む周辺領域を含む表示パネルと、
    前記データ配線にデータ信号を出力するデータ駆動部と、
    従属的に接続された複数のステージで構成され、前記周辺領域に直接形成され前記ゲート配線にゲート信号を出力し、
    前記複数のステージの任意の１つを第ｍステージとする時、前記第ｍステージは、
    第１クロック信号の入力を受け、第１入力信号によってハイレベルに転換する第１ノード信号に応答して前記第１クロック信号をゲート信号に出力するプルアップ部と、
    第２入力信号に応答して前記ゲート信号をオフ電圧に放電するプルダウン部と、
    前記第２入力信号に応答して前記第１ノード信号を前記オフ電圧に放電する放電部と、
    前記第１クロック信号に応答して前記第１ノード信号をオフ電圧に放電された前記ゲート信号に維持する第１ホールディング部と、
    非対称構造の寄生容量を有し、第２クロック信号に応答して前記第１ノード信号を第１入力信号のオフ電圧に維持するトランジスタを含む第２ホールディング部と、
    を含むゲート駆動回路を含む表示装置。
26. 前記第２ホールディング部のトランジスタは、前記第２クロック信号が入力されるゲート電極と、前記第１入力信号が入力されるドレイン電極及び前記第１ノードと接続されるソース電極を含み、
    前記ゲート電極とソース電極との間の第１寄生容量は前記ゲート電極とドレイン電極との間の第２寄生容量より大きいことを特徴とする請求項２５に記載の表示装置。
27. 前記第１ノードと接続され、前記第１入力信号のハイレベルを前記第１ノードに充電するトランジスタを含むバッファ部を更に含むことを特徴とする請求項２６に記載の表示装置。
28. 前記バッファ部のトランジスタの幅は、
    Ｗ_Ｔ８×（１−１／Ｋ）＜△Ｗ_Ｔ
    （ここで、Ｗ_Ｔ８は、第１ホールディング部のトランジスタチャンネル幅であり、第２ホールディング部のトランジスタの第１寄生容量（Ｃｇｓ）と第２寄生容量（Ｃｇｄ）の割合はＣｇｓ：Ｇｇｄ＝Ｋ：１（Ｋ＞１）である）
    の数式で示される△Ｗ_Ｔだけ増加することを特徴とする請求項２７に記載の表示装置。
29. 前記第１クロック信号を前記第１ノード信号に応答してキャリー信号として出力するキャリー部を更に含むことを特徴とする請求項２７に記載の表示装置。
30. 前記バッファ部のトランジスタの幅は、
    Ｗ_Ｔ８×（１−１／Ｋ）＜△Ｗ_Ｔ ＜（Ｗ_Ｔ８＋Ｗ_Ｔ１４）×（１−１／Ｋ）
    （ここで、ＷＴ８は第１ホールディング部のトランジスタチャンネル幅であり、ＷＴ１４はキャリー部のトランジスタチャンネル幅であり、前記第１寄生容量（Ｃｇｓ）と前記第２寄生容量（Ｃｇｄ）の割合はＣｇｓ：Ｃｇｄ＝Ｋ：１（Ｋ＞１）である）
    数式で示される△Ｗ_Ｔだけ増加することを特徴とする請求項２９に記載の表示装置。
31. 前記第１入力信号は、垂直開始信号または第ｍ−１ステージのキャリー信号であり、
    前記第２入力信号は、第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項３０に記載の表示装置。
32. 前記第１入力信号は、垂直開始信号または第ｍ−１ステージのゲート信号であり、
    前記第２入力信号は、第ｍ＋１ステージのゲート信号または垂直開始信号であることを特徴とする請求項２５に記載の表示装置。