KR101026807B1 - 표시 장치용 구동 장치 및 표시판 - Google Patents

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Abstract

본 발명은 표시 장치용 구동 장치 및 표시판에 관한 것이다.
서로 연결되어 있으며 차례대로 출력 신호를 각각 생성하는 복수의 스테이지(stage)를 포함하는 표시 장치의 구동 장치로서, 상기 각 스테이지는 입력 신호에 응답하여 전압을 충전하고, 상기 전압의 충전에 따라 입력 클록 신호에 기초하여 상기 출력 신호를 생성하여 내보내는 구동부, 그리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 구동부에 충전된 전압을 방전하는 방전부를 포함하며, 상기 입력 신호는 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호이고, 상기 구동부는, 제어 전극, 상기 제어 전극 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 적어도 일부분 형성되어 있는 입력 전극부, 상기 반도체층 위에 적어도 일부분 형성되어 있으며 상기 제어 전극과 중첩하는 출력 전극부, 상기 입력 전극부 및 출력 전극부 위에 형성되어 있는 제2 절연막, 그리고 상기 제2 절연막 위에 형성되어 있으며 상기 제어 전극과 연결되어 있고 상기 출력 전극부와 중첩하는 보조 전극을 포함한다. 이런 방식으로, 적은 면적으로도 필요로 하는 정전 용량을 확보할 수 있다.
Figure R1020040042232
정전용량, 게이트, 소스, 드레인, 입력전극, 출력전극, 보조전극, ITO, 투명도전체

Description

표시 장치용 구동 장치 및 표시판 {DRIVING APPARATUS FOR DISPLAY DEVICE AND DISPLAY PANEL}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.
도 4는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이다.
도 5는 도 3에 도시한 게이트 구동부의 신호 파형도이다.
도 6은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 7은 도 6에 도시한 박막 트랜지스터 표시판을 도 6의 VII-VII' 선을 따라 잘라 도시한 단면도이다.
도 8은 도 4에 도시한 게이트 구동부의 스테이지의 트랜지스터(M10)와 축전기(C3)의 배치도이다.
도 9는 도 8에 도시한 트랜지스터(M10) 및 축전기(C3)를 IX-IX' 선을 따라 잘라 도시한 단면도이다.
본 발명은 표시 장치에 관한 것이다.
최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.
PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, OLED는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 EL 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 즉 시프트 레지스터를 포함한다.
시프트 레지스터는 서로 연결되어 있는 복수의 스테이지를 포함하며, 각 스테이지는 복수의 트랜지스터를 포함한다.
각 스테이지는 입력부, 출력부, 방전부 등을 포함하고, 전단 및 후단 스테이 지의 출력에 기초하고 복수의 클록 신호 중 어느 하나에 동기하여 출력을 내보낸다.
이러한 스테이지의 출력부는 게이트선 및 다른 스테이지에 각각 연결되어 있는 복수의 트랜지스터를 포함한다. 이 중에서, 게이트 출력을 내보내는 트랜지스터는 스테이지 전체 면적의 약 40% 내지 50%를 차지한다. 이러한 출력 트랜지스터는 게이트선으로 나가는 출력 및 전단 스테이지로 나가는 출력을 확보하기 위하여 다른 트랜지스터에 비하여 상대적으로 매우 크게 만들기 때문이다. 이 때, 예를 들어, NMOS 트랜지스터의 경우 게이트 드레인간 정전 용량보다 게이트 소스간 정전 용량을 크게 만드는데, 이는 게이트 출력을 리플(ripple)없이 원활하게 생성할 수 있기 때문이다. 따라서, 게이트 소스간 정전 용량을 증대시키기 위하여 게이트와 소스가 중첩하는 면적을 크게 하다 보면 출력 트랜지스터는 스테이지 내에서 차지하는 면적이 더욱 커지게 된다. 이로 인해 게이트 구동부를 설계하고 집적하는 데 설계 마진(margin)이 부족한 경우가 있다. 또한, 중첩하는 영역이 넓어짐으로 인해서 게이트와 소스가 단락될 확률이 높아져 게이트 출력을 발생시키지 못하는 경우도 생길 수 있다.
특히, 표시 영역을 둘러싸는 블랙 매트릭스(black matrix) 영역이 작은 노트북용 표시판부에는 상부 표시판과 하부 표시판을 접합하기 위한 밀봉재 공정(seal process)에서 밀봉재를 바르기 위한 공간이 부족할 수도 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결 할 수 있는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치의 구동 장치는, 서로 연결되어 있으며 차례대로 출력 신호를 각각 생성하는 복수의 스테이지(stage)를 포함하며, 상기 각 스테이지는, 입력 신호에 응답하여 전압을 충전하고, 상기 전압의 충전에 따라 입력 클록 신호에 기초하여 상기 출력 신호를 생성하여 내보내는 구동부, 그리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 구동부에 충전된 전압을 방전하는 방전부를 포함하며, 상기 입력 신호는 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호이고, 상기 구동부는, 제어 전극, 상기 제어 전극 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 적어도 일부분 형성되어 있는 입력 전극부, 상기 반도체층 위에 적어도 일부분 형성되어 있으며 상기 제어 전극과 중첩하는 출력 전극부, 상기 입력 전극부 및 출력 전극부 위에 형성되어 있는 제2 절연막, 그리고 상기 제2 절연막 위에 형성되어 있으며 상기 제어 전극과 연결되어 있고 상기 출력 전극부와 중첩하는 보조 전극을 포함한다.
이 때, 상기 입력 전극부와 상기 출력 전극부는 빗살 모양으로 교대로 배열된 복수의 가지를 포함하고, 상기 출력 전극부는 상기 가지들이 연결되며 상기 제어 전극 및 상기 보조 전극과 중첩하는 확장부를 더 포함하는 것이 바람직하다.
또한, 상기 제1 및 제2 절연막은 상기 제어 전극을 일부 드러내는 접촉 구멍을 포함하며, 상기 보조 전극은 상기 접촉 구멍을 통하여 상기 제어 전극과 연결되 어 있는 것이 바람직하다. 이 때, 상기 보조 전극은 투명 도전체로 이루어질 수 있으며, 특히 ITO 또는 IZO로 이루어지는 것이 바람직하다.
상기 제어 전극과 상기 출력 전극부 사이의 정전 용량이 상기 제어 전극과 상기 입력 전극부 사이의 정전 용량보다 큰 것이 바람직하다.
한편, 상기 반도체층은 비정질 규소로 이루어질 수 있으며, 상기 구동부는 상기 표시 장치에 집적되어 있을 수 있다.
본 발명의 한 특징에 따른 표시 장치용 표시판은 기판, 상기 기판 위에 형성되어 있으며 복수의 제1 제어 전극을 포함하는 게이트선, 상기 기판 위에 형성되어 있으며 상기 게이트선과 분리되어 있는 제2 제어 전극, 상기 게이트선 및 상기 제2 제어 전극 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 및 제2 제어 전극 위에 각각 위치하는 제1 및 제2 반도체, 상기 제1 절연막 위에 형성되어 있으며, 상기 제1 반도체와 적어도 일부분 접하는 복수의 제1 입력 전극부를 포함하는 복수의 데이터선, 상기 제1 반도체와 적어도 일부분 접하며 상기 데이터선과 분리되어 있는 복수의 제1 출력 전극부, 상기 제2 반도체와 적어도 일부분 접하는 제2 입력 전극부, 상기 제2 반도체와 적어도 일부분 접하고, 상기 제2 입력 전극부와 분리되어 있고, 상기 제2 제어 전극과 중첩하며, 상기 게이트선과 전기적으로 연결되어 있는 제2 출력 전극부, 상기 데이터선, 상기 제2 입력 전극부, 상기 제1 및 제2 출력 전극부 위에 형성되어 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며, 상기 제1 출력 전극부와 연결되어 있는 복수의 화소 전극, 그리고 상기 제2 절연막 위에 형성되어 있고, 상기 제2 제어 전극과 연결되 어 있으며, 상기 제2 출력 전극부와 중첩하는 보조 전극을 포함한다.
이 때, 상기 제2 입력 전극부와 상기 제2 출력 전극부는 빗살 모양으로 교대로 배열된 복수의 가지를 포함하고, 상기 제2 출력 전극부는 상기 가지들이 연결되며 상기 제2 제어 전극 및 상기 보조 전극과 중첩하는 확장부를 더 포함하는 것이 바람직하다. 또한, 상기 제1 및 제2 절연막은 상기 제2 제어 전극을 일부 드러내는 접촉 구멍을 포함하며, 상기 보조 전극은 상기 접촉 구멍을 통하여 상기 제2 제어 전극과 연결되어 있는 것이 바람직하다.
한편, 상기 보조 전극은 투명 도전체로 이루어질 수 있으며, 특히 ITO 또는 IZO로 이루어지는 것이 바람직하다.
또한, 상기 제2 제어 전극과 상기 제2 출력 전극부 사이의 정전 용량이 상기 제2 제어 전극과 상기 제2 입력 전극부 사이의 정전 용량보다 큰 것이 바람직하다.
한편, 상기 반도체층은 비정질 규소로 이루어질 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-D m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호(주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-D m)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D 1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(Px)는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(pixel circuit)를 포함한다.
스위칭 소자(Q)는 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이 트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며, 출력 단자는 화소 회로에 연결되어 있다. 또한, 스위칭 소자(Q)는 박막 트랜지스터인 것이 바람직하며, 특히 비정질 규소를 포함하는 것이 좋다.
평판 표시 장치의 대표 격인 액정 표시 장치의 경우, 도 2에 도시한 바와 같이, 표시판부(300)가 하부 표시판(100)과 상부 표시판(200) 및 그 사이의 액정층(3)을 포함하며, 표시 신호선(G1-Gn, D1-Dm)과 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있다. 액정 표시 장치의 화소 회로는 스위칭 소자(Q)에 병렬로 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기 (storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 삼원색, 예를 들면 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시 장치의 표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
다시 도 1을 참조하면, 계조 전압 생성부(800)는 화소의 휘도와 관련된 한 벌 또는 두 벌의 복수 계조 전압을 생성한다. 두 벌이 있는 경우 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 표시판부(300)에 집적되어 있으며 게이트선(G1-Gn)과 연결되어 스위칭 소자(Q)를 턴온시킬 수 있는 게이트 온 전압(Von)과 스위칭 소자(Q)를 턴오프시킬 수 있는 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 계조 전 압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
그러면 이러한 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호 및 입력 영상 신호(R, G, B)를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 전압(Von)의 출력 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(Von)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 도 2에 도시한 액정 표시 장치 등의 경우, 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 공통 전압에 대한 데이터 전압의 극성을 줄여 데이터 전압의 극성이라 함)을 반전시키는 반전 신호(RVS)도 포함될 수 있다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(DAT)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환하고 이를 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 데이터선(D1-Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.
도 2에 도시한 액정 표시 장치의 경우, 화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기(또는 1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von )을 인가하여 모든 화소에 데이터 전압을 인가한다. 도 2에 도시한 액정 표시 장치 등의 경우, 특히 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(컬럼 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(도트 반전)
그러면 본 발명의 실시예에 따른 표시 장치의 게이트 구동부에 대하여 도 3 내지 도 9를 참조하여 좀더 상세히 설명한다.
도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다. 도 4는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이며, 도 5는 도 3에 도시한 게이트 구동부의 신호 파형도이다.
도 3에 도시한 게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G1-Gn)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터로서, 주사 시작 신호(STV), 복수의 클록 신호(CLK1, CLK2) 및 게이트 오프 전압(Voff)이 입력된다.
각 스테이지(410)는 세트 단자(S), 게이트 전압 단자(GV), 한 쌍의 클록 단자(CK1, CK2), 리세트 단자(R), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지, 예를 들면 j 번째 스테이지(STj)의 세트 단자(S)에는 전단 스테이지(STj-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(STj+1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLK2)가 입력되며, 게이트 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보낸다.
단, 시프트 레지스터(400)의 첫 번째 스테이지에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(STj)의 클록 단자(CK1)에 클록 신호(CLK1)가, 클록 단자(CK2)에 클록 신호(CLK2)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(STj-1, STj+1)의 클록 단자(CK1)에는 클록 신호(CLK2)가, 클록 단자(CK2)에는 클록 신호(CLK1)가 입력된다.
각 클록 신호(CLK1, CLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전 압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같은 것이 바람직하다. 도 5에 도시한 바와 같이 각 클록 신호(CLK1, CLK2)는 듀티비가 50%이고 두 클록 신호(CLK1, CLK2)의 위상차는 180°일 수 있다.
도 4를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는, 도 4에 도시한 바와 같이, 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터(M1-M13)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.
입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(M1, M3, M2)를 포함한다. 트랜지스터(M1, M2)의 게이트는 클록 단자(CK2)에 연결되어 있으며 트랜지스터(M2)의 게이트는 클록 단자(CK1)에 연결되어 있다. 트랜지스터(M1)와 트랜지스터(M3) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(M3)와 트랜지스터(M1) 사이의 접점은 접점(J2)에 연결되어 있다.
풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(M4)와 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(M6), 그리고 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(M7)를 포함한 다. 트랜지스터(M4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(M6)의 게이트와 드레인은 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(M7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 클록 단자(CK1)에 연결되어 있고, 드레인은 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.
풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(Voff)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(M5, M8, M9, M12, M13)를 포함한다. 트랜지스터(M5)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(M8, M9)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(M12)의 게이트는 접점(J4)에, 트랜지스터(M13)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(M12, M13)의 드레인은 접점(J2)에 연결되어 있다.
출력부(450)는 드레인과 소스가 각각 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(M10, M11)와 트랜지스터(M10)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함한다. 트랜지스터(M10)의 소스는 또한 접점(J2)에 연결되어 있다.
그러면 이러한 스테이지의 동작에 대하여 설명한다.
설명의 편의를 위하여 클록 신호(CLK1, CLK2)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 클록 신호(CLK1, CLK2)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(Voff)과 동일하고 이를 저전압이라 한다.
먼저, 클록 신호(CLK2) 및 전단 캐리 출력[Cout(j-1)]이 하이가 되면, 트랜지스터(M1, M2)와 트랜지스터(M4)가 턴온된다. 그러면 두 트랜지스터(M1, M4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(M2)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(M10, M11)가 턴온되어 클록 신호(CLK1)가 출력단(OUT1, OUT2)으로 출력되는데, 이 때 접점(J2)의 전압과 클록 신호(CLK1)가 모두 저전압이므로, 출력 전압[Gout(j), Cout(j)]은 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.
이 때, 클록 신호(CLK1) 및 후단 게이트 출력[Gout(j+1)]은 로우이고 접점(J2) 또한 로우이므로, 이에 게이트가 연결되어 있는 트랜지스터(M3, M5, M6, M8, M9, M13)는 모두 오프 상태이다.
이어, 클록 신호(CLK2)가 로우가 되면 트랜지스터(M1, M2)가 턴오프되고, 이와 동시에 클록 신호(CLK1)가 하이가 되면 트랜지스터(M10)의 출력 전압 및 접점(J2)의 전압이 고전압이 된다. 이 때, 트랜지스터(M3)의 게이트에는 고전압이 인가되지만 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므로, 게이트 소스간 전위차가 0이 되어 트랜지스터(M3)는 턴오프 상태를 유지한다. 따라서, 접점(J1)은 부유 상태가 되고 이에 따라 축전기(C3)에 의하여 고전압만큼 전 위가 더 상승한다.
한편, 클록 신호(CLK1) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(M6, M8, M9)가 턴온된다. 이 상태에서 트랜지스터(M6)와 트랜지스터(M8)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3)의 전위는 두 트랜지스터(M6, M8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 두 트랜지스터(M8)의 턴온시 저항 상태의 저항값이 트랜지스터(M6)의 턴온시 저항 상태의 저항값에 비하여 매우 크게, 이를테면 약 10,000배 정도로 설정되어 있다고 하면 접점(J3)의 전압은 고전압과 거의 동일하다. 따라서, 트랜지스터(M7)가 턴온되어 트랜지스터(M9)와 직렬로 연결되고, 이에 따라 접점(J4)의 전위는 두 트랜지스터(M7, M9)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이 때, 두 트랜지스터(M7, M9)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 접점(J4)의 전위는 고전압과 저전압의 중간값을 가지고 이에 따라 트랜지스터(M12)는 턴오프 상태를 유지한다. 이 때, 후단 게이트 출력 [Gout(j+1)]이 여전히 로우이므로 트랜지스터(M5, M13) 또한 턴오프 상태를 유지한다. 따라서, 출력단(OUT1, OUT2)은 클록 신호(CLK1)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.
한편, 축전기(C1)와 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3)의 전압이 접점(J5)의 전압보다 낮다.
이어, 후단 게이트 출력[Gout(j+1)] 및 클록 신호(CLK2)가 하이가 되고 클록 신호(CLK1)가 로우가 되면, 트랜지스터(M5, M13)가 턴온되어 접점(J1, J2)으로 저 전압을 전달한다. 이 때, 접점(J1)의 전압은 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(M10, M11)는 후단 게이트 출력[Gout(j+1)]이 하이가 되고도 잠시동안 턴온 상태를 유지하게 되고 이에 따라 출력단(OUT1, OUT2)이 클록 신호(CLK1)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3)가 완전히 방전되어 접점(J1)의 전위가 저전압에 이르면 트랜지스터(M11)가 턴오프되어 출력단(OUT2)이 클록 신호(CLK1)와 차단되므로, 캐리 출력[Cout(j)]은 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력단(OUT1)은 트랜지스터(M10)가 턴오프되더라도 트랜지스터(M13)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.
한편, 트랜지스터(M6, M8)가 턴오프되므로, 접점(J3)이 부유 상태가 된다. 또한 접점(J5)의 전압이 접점(J4)의 전압보다 낮아지는데 축전기(C1)에 의하여 접점(J3)의 전압이 접점(J5)의 전압보다 낮은 상태를 유지하므로 트랜지스터(M7)는 턴오프된다. 이와 동시에 트랜지스터(M9)도 턴오프 상태가 되므로 접점(J4)의 전압도 그만큼 낮아져 트랜지스터(M12) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(M3)는 게이트가 클록 신호(CLK1)의 저전압에 연결되고 접점(J2)의 전압도 로우이므로 턴오프 상태를 유지한다.
다음, 클록 신호(CLK1)가 하이가 되면, 트랜지스터(M6, M7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(M12)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력단(OUT1)은 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 출 력[Gout(j+1)]이 출력이 로우라 하더라도 접점(J2)의 전압이 저전압이 될 수 있도록 한다.
한편, 트랜지스터(M3)의 게이트가 클록 신호(CLK1)의 고전압에 연결되고 접점(J2)의 전압이 저전압이므로 턴온되어 접점(J2)의 저전압을 접점(J1)으로 전달한다. 한편, 두 트랜지스터(M10, M11)의 드레인에는 클록 단자(CK1)가 연결되어 있어 클록 신호(CLK1)가 계속해서 인가된다. 특히, 트랜지스터(M10)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 클록 신호(CLK1)가 하이가 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(M10)가 턴온될 수도 있다. 따라서, 접점(J2)의 저전압을 접점(J1)으로 전달함으로써 트랜지스터(M10)의 게이트 전압을 저전압으로 유지하여 트랜지스터(M10)가 턴온되는 것을 방지한다.
이후에는 전단 캐리 출력[Cout(j-1)]이 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 클록 신호(CLK1)가 하이이고 클록 신호 (CLK2)가 로우일 때는 트랜지스터(M12)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(M2)를 통하여 저전압을 유지한다.
이러한 방식으로, 스테이지(410)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 클록 신호(CLK1, CLK2)에 동기하여 캐리 신호 [Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다.
한편, 게이트 구동부(400)는 표시판부(300)의 한쪽 가장자리에 집적되어 있 는데 이러한 표시 장치의 표시판부(300)에 대하여 도 6 내지 도 9를 참고로 하여 상세하게 설명한다.
도 6은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 한 화소의 배치도이고, 도 7은 도 6에 도시한 박막 트랜지스터 표시판을 도 6의 VII-VII' 선을 따라 잘라 도시한 단면도이다. 도 8은 도 4에 도시한 게이트 구동부의 스테이지의 트랜지스터(M10)와 축전기(C3)의 배치도이고, 도 9는 도 8에 도시한 트랜지스터(M10)와 축전기(C3)를 IX-IX' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 복수의 게이트선(121) 및 게이트 구동부(400)의 제어 신호선(126)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 게이트 구동부(400)쪽으로 뻗어 있다. 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이루고, 다른 일부는 아래 방향으로 돌출하여 복수의 돌출부(projection)(127)를 이룬다. 또한, 각 게이트선(G1-Gn)은 게이트 구동부 (400)에 인접한 끝 부분에 면적이 넓은 연결부(129)를 가진다. 제어 신호선(126)의 일부는 확장되어 서로 연결된 복수의 제어 전극(125)을 이룬다.
게이트선(121) 및 제어 신호선(126)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐 (MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트선(121) 및 제어 신호선(126)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 경사각은 약 30-80°범위이다.
게이트선(121) 및 제어 신호선(126) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151) 및 섬형 반도체(54)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한, 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. 섬형 반도체(54)는 제어 전극(125) 위에 위치한다.
반도체(151, 54)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165, 63, 65)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 섬형 접촉 부재(63, 65)도 쌍을 이루어 반도체(54) 위에 위치한다.
반도체(151, 54)와 저항성 접촉 부재(161, 165, 63, 65)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165, 63, 65) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171), 복수의 출력 전극(175), 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)와 입력 신호선(70a) 및 출력 신호선(70b)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 출력 전극(175)을 향하여 뻗은 복수의 가지가 입력 전극(173)을 이룬다. 한 쌍의 입력 전극(173)과 출력 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.
입력 신호선(70a)은 제어 전극(125) 부근에서 가로 방향으로 복수의 세 개의 주 가지로 갈라져 입력 신호선 연결부(72)를 이룬다. 이 입력 신호선 연결부(72)에서 세로 방향으로 복수의 가지가 빗살 형상으로 일정 간격을 두고 뻗어 나와 입력 전극(73)을 이룬다. 입력 신호선 연결부(72)는 제어 전극(125)과 거의 중첩하지 않으며, 입력 전극(73)은 일부만이 제어 전극(125)과 중첩한다. 이하 입력 신호선 연결부(72)와 입력 전극(73)을 합하여 입력 전극부라 한다.
또한 출력 신호선(70b)은 입력 신호선(70a)의 분기점 맞은편에서 확장되어 출력 전극 확장부(79)를 이루며, 이 출력 전극 확장부(79)는 제어 전극(125)과 일정 면적 중첩되어 있다. 출력 전극 확장부(79)로부터 입력 신호선 연결부(72) 사이로 출력 신호선 연결부(76)가 각각 뻗어 있고, 출력 신호선 연결부(76) 사이로 복수의 가지가 뻗어 나와 출력 전극(75)을 이루며 출력 신호선 연결부(76)와 출력 전극(75) 또한 제어 전극(125)과 중첩되어 있다. 이하 출력 신호선 연결부(76)와 출력 전극(75) 및 출력 전극 확장부(79)를 합하여 출력 전극부라 한다.
게이트 전극(124), 입력 전극(173) 및 출력 전극(175)은 반도체(151)의 돌출부(154)와 함께 화소의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 각각 입력 전극(173)과 출력 전극(175) 사이의 돌출부(154)에 형성된다. 또한, 제어 전극(125), 입력 전극부(72, 73) 및 출력 전극부(75, 76, 79)도 반도체(54)와 함께 구동부의 트랜지스터(M10)인 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 입력 전극(73)과 출력 전극(75) 사이의 반도체(54)에 형성된다. 출력 전극(75)이 입력 전극(73)과 교대로 배열되어 있으므로, 입력 전극(73)과 출력 전극(75) 사이에 형성되는 채널부는 말굽 형상을 갖는다.
또한 앞서 설명한 것처럼, 출력 전극부(75, 76, 79)와 제어 전극(125)이 그 사이의 게이트 절연막(140)을 끼고 중첩되는데 이 부분이 게이트 구동부의 축전기(C3)의 한 성분이 된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있 다.
데이터선(171), 출력 전극(175), 입력 신호선(70a) 및 출력 신호선(70b), 그리고 유지 축전기용 도전체(177) 또한 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
데이터선(171), 출력 전극(175), 입력 신호선(70a) 및 출력 신호선(70b), 그리고 유지 축전기용 도전체(177)의 측면 또한 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165, 63, 65)는 그 하부의 반도체(151, 54)와 그 상부의 데이터선(171) 및 출력 전극(175)과 입력 신호선(70a) 및 출력 신호선(70b) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
데이터선(171)과 출력 전극(175), 입력 신호선(70a)과 출력 신호선(70b), 그리고 유지 축전기용 도전체(177)와 노출된 반도체(151, 54) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a- Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 출력 전극(175), 유지 축전기용 도전체(177) 및 출력 전극 확장부(79)의 일부분을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187, 186)이 형성되어 있으며, 게이트 절연막(140)과 함께 제어 전극(125)의 일부분 및 게이트선(121)의 연결부(129)를 드러내는 접촉 구멍(183, 188)이 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(82)와 보조 전극(83) 및 연결 보조 부재(connection assistant)(84)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 출력 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 출력 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
도 2를 다시 참고하면, 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190, 270) 사이의 액정층(3)의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극(270)은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 “유지 축전기(storage electrode)”(CST)라 한다. 유지 축전기(CST)는 도 2에서와는 달리 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 “전단 게이트선 (previous gate line)”이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선의 끝 부분(179)과 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
보조 전극(83)은 접촉 구멍(183)을 통하여 제어 전극(125)과 연결되어 있으며, 출력 전극 확장부(79)와 중첩되어 게이트 구동부의 축전기(C3)의 또 한 성분이 된다. 이와 같이, 제어 전극(125)에 연결된 보조 전극(83)이 보호막(180)을 사이에 두고 출력 전극 확장부(79)와 중첩하므로 트랜지스터(M10)의 게이트 소스간 정전 용량, 즉 축전기(C3)의 정전 용량이 늘어난다. 늘어나는 정전 용량은 보호막(180)의 유전율과 중첩 면적에 비례하고 보호막(180)의 두께에 반비례한다. 예를 들어, 출력 전극 확장부(79)를 제외한 나머지 부분에서의 정전 용량을 무시한다면, 게이트 절연막(140)의 두께가 대략 4500Å이며, 보호막(180)의 두께가 약 2000Å인 경우, 출력 전극 확장부(79)와 제어 전극(125)간 거리에 비해 출력 전극 확장부(79)와 보조 전극(83)의 거리가 약 1/2이다. 게이트 절연막(140)과 보호막(180)의 유전율이 같다면 출력 전극 확장부(79)와 보조 전극(83) 사이의 정전 용량은 대략 출력 전극 확장부(79)와 제어 전극(125) 사이의 정전 용량의 2배이다. 따라서, 보조 전극(83)이 없는 경우에 비하여 정전 용량이 3배 정도가 된다.
따라서, 작은 면적으로도 필요한 정전 용량을 확보할 수 있으므로 게이트 구동부(400)가 차지하는 면적을 줄여 화소들이 존재하는 표시 영역을 넓게 가져갈 수 있다.
한편, 앞서 설명한 것처럼, 트랜지스터(M10)의 입력 전극부(72, 73)와 제어 전극(125)과 중첩하는 면적은 출력 전극부(75, 76, 79)가 제어 전극(125)과 중첩하여 이루는 면적에 비하여 매우 작으므로, 트랜지스터(M10)의 게이트 드레인간 기생 용량은 게이트 소스간 기생 용량에 비하여 매우 작다고 할 수 있다.
연결 보조 부재(84)는 접촉 구멍(186, 188)을 통하여 출력 전극 확장부(79) 및 게이트선(121)의 연결부(129)와 각각 물리적·전기적으로 연결되어 출력 전극 확장부(79)로부터 게이트 전압을 인가 받아 게이트선(121)에 게이트 전압을 전달한다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
이러한 방식으로, 스테이지(410)의 전체 면적 중 약 40 내지 50%를 차지하는 트랜지스터(M10)의 크기를 줄임으로써, 스테이지가 하나가 차지하는 면적을 동시에 줄일 수 있다. 이로 인해, 게이트와 소스가 단락되는 위험을 줄일 수 있어 신뢰도가 높은 게이트 구동부를 제공할 수 있음은 물론, 트랜지스터를 배치하는 데에도 여유를 가지고 설계할 수 있다.
따라서, 트랜지스터(M10)가 차지하는 면적을 줄임으로써, 신뢰성과 설계 마진을 확보할 수 있는 표시 장치를 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (15)

  1. 서로 연결되어 있으며 차례대로 출력 신호를 각각 생성하는 복수의 스테이지(stage)를 포함하는 표시 장치의 구동 장치로서,
    상기 각 스테이지는
    입력 신호에 응답하여 전압을 충전하고, 상기 전압의 충전에 따라 입력 클록 신호에 기초하여 상기 출력 신호를 생성하여 내보내는 구동부, 그리고
    후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 구동부에 충전된 전압을 방전하는 방전부
    를 포함하며,
    상기 입력 신호는 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호이고,
    상기 구동부는
    제어 전극,
    상기 제어 전극 위에 형성되어 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 적어도 일부분 형성되어 있는 입력 전극부,
    상기 반도체층 위에 적어도 일부분 형성되어 있으며 상기 제어 전극과 중첩하는 출력 전극부,
    상기 입력 전극부 및 출력 전극부 위에 형성되어 있는 제2 절연막, 그리고
    상기 제2 절연막 위에 형성되어 있으며 상기 제어 전극과 연결되어 있고 상기 출력 전극부와 중첩하는 보조 전극
    을 포함하는
    표시 장치용 구동 장치.
  2. 제1항에서,
    상기 입력 전극부와 상기 출력 전극부는 빗살 모양으로 교대로 배열된 복수의 가지를 포함하고,
    상기 출력 전극부는 상기 가지들이 연결되며 상기 제어 전극 및 상기 보조 전극과 중첩하는 확장부를 더 포함하는
    표시 장치용 구동 장치.
  3. 제2항에서,
    상기 제1 및 제2 절연막은 상기 제어 전극을 일부 드러내는 접촉 구멍을 포함하며,
    상기 보조 전극은 상기 접촉 구멍을 통하여 상기 제어 전극과 연결되어 있는
    표시 장치용 구동 장치.
  4. 제3항에서,
    상기 보조 전극은 투명 도전체로 이루어진 표시 장치용 구동 장치.
  5. 제4항에서,
    상기 보조 전극은 ITO 또는 IZO로 이루어진 표시 장치용 구동 장치.
  6. 제5항에서,
    상기 제어 전극과 상기 출력 전극부 사이의 정전 용량이 상기 제어 전극과 상기 입력 전극부 사이의 정전 용량보다 큰 표시 장치용 구동 장치.
  7. 제1항에서,
    상기 반도체층은 비정질 규소로 이루어지는 표시 장치용 구동 장치.
  8. 제7항에서,
    상기 구동부는 상기 표시 장치에 집적되어 있는 표시 장치용 구동 장치.
  9. 기판,
    상기 기판 위에 형성되어 있으며 복수의 제1 제어 전극을 포함하는 게이트선,
    상기 기판 위에 형성되어 있으며 상기 게이트선과 분리되어 있는 제2 제어 전극,
    상기 게이트선 및 상기 제2 제어 전극 위에 형성되어 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 및 제2 제어 전극 위에 각각 위치하는 제1 및 제2 반도체층,
    상기 제1 절연막 위에 형성되어 있으며, 상기 제1 반도체층과 적어도 일부분 접하는 복수의 제1 입력 전극부를 포함하는 복수의 데이터선,
    상기 제1 반도체층과 적어도 일부분 접하며 상기 데이터선과 분리되어 있는 복수의 제1 출력 전극부,
    상기 제2 반도체층과 적어도 일부분 접하는 제2 입력 전극부,
    상기 제2 반도체층과 적어도 일부분 접하고, 상기 제2 입력 전극부와 분리되어 있고, 상기 제2 제어 전극과 중첩하며, 상기 게이트선과 전기적으로 연결되어 있는 제2 출력 전극부,
    상기 데이터선, 상기 제2 입력 전극부, 상기 제1 및 제2 출력 전극부 위에 형성되어 있는 제2 절연막,
    상기 제2 절연막 위에 형성되어 있으며, 상기 제1 출력 전극부와 연결되어 있는 복수의 화소 전극, 그리고
    상기 제2 절연막 위에 형성되어 있고, 상기 제2 제어 전극과 연결되어 있으며, 상기 제2 출력 전극부와 중첩하는 보조 전극
    을 포함하는 표시 장치용 표시판.
  10. 제9항에서,
    상기 제2 입력 전극부와 상기 제2 출력 전극부는 빗살 모양으로 교대로 배열 된 복수의 가지를 포함하고,
    상기 제2 출력 전극부는 상기 가지들이 연결되며 상기 제2 제어 전극 및 상기 보조 전극과 중첩하는 확장부를 더 포함하는
    표시 장치용 표시판.
  11. 제10항에서,
    상기 제1 및 제2 절연막은 상기 제2 제어 전극을 일부 드러내는 접촉 구멍을 포함하며,
    상기 보조 전극은 상기 접촉 구멍을 통하여 상기 제2 제어 전극과 연결되어 있는
    표시 장치용 표시판.
  12. 제11항에서,
    상기 보조 전극은 투명 도전체로 이루어진 표시 장치용 표시판.
  13. 제12항에서,
    상기 보조 전극은 ITO 또는 IZO로 이루어진 표시 장치용 표시판.
  14. 제13항에서,
    상기 제2 제어 전극과 상기 제2 출력 전극부 사이의 정전 용량이 상기 제2 제어 전극과 상기 제2 입력 전극부 사이의 정전 용량보다 큰 표시 장치용 표시판.
  15. 제9항에서,
    상기 제1 및 제2 반도체층은 비정질 규소로 이루어지는 표시 장치용 표시판.
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