JP2903990B2 - 走査回路 - Google Patents
走査回路Info
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- JP2903990B2 JP2903990B2 JP6030658A JP3065894A JP2903990B2 JP 2903990 B2 JP2903990 B2 JP 2903990B2 JP 6030658 A JP6030658 A JP 6030658A JP 3065894 A JP3065894 A JP 3065894A JP 2903990 B2 JP2903990 B2 JP 2903990B2
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- pulse
- phase clock
- clock signal
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ、密
着イメージセンサ、液晶シャッタ等の周辺駆動回路に用
いられる走査回路に関する。
着イメージセンサ、液晶シャッタ等の周辺駆動回路に用
いられる走査回路に関する。
【０００２】
【従来の技術】液晶ディスプレイ、密着型イメージセン
サ、液晶シャッタ、蛍光表示管等の小型化、低コスト化
および高信頼性等を目的として、薄膜駆動回路を一体化
して作製する技術がある。これは画素電極と同一基板上
に周辺駆動回路を設置することにより、接続端子の数お
よび外部駆動ＩＣの数の大幅な削減が可能なこと、また
大面積、高密度のボンディング工程の限界から生ずる信
頼性の問題を解決できるというコンセプトに基づくもの
である。
サ、液晶シャッタ、蛍光表示管等の小型化、低コスト化
および高信頼性等を目的として、薄膜駆動回路を一体化
して作製する技術がある。これは画素電極と同一基板上
に周辺駆動回路を設置することにより、接続端子の数お
よび外部駆動ＩＣの数の大幅な削減が可能なこと、また
大面積、高密度のボンディング工程の限界から生ずる信
頼性の問題を解決できるというコンセプトに基づくもの
である。
【０００３】シフトレジスタおよび出力バッファで構成
される走査回路は、たとえばアクティブマトリクス液晶
ディスプレイにおける垂直駆動回路として、あるいは水
平駆動回路内のサンプルホールドスイッチを走査する回
路として上記薄膜駆動回路の重要な構成要素となってい
る。
される走査回路は、たとえばアクティブマトリクス液晶
ディスプレイにおける垂直駆動回路として、あるいは水
平駆動回路内のサンプルホールドスイッチを走査する回
路として上記薄膜駆動回路の重要な構成要素となってい
る。
【０００４】この種の走査回路に用いられるシフトレジ
スタの一例が「ＭＯＳ集積回路の基礎」（１０１〜１０
２頁，１９９２年、近代科学社）に記載されている。こ
の刊行物に所載の走査回路の主要部の回路構成を示す図
１０を参照すると、この走査回路は、駆動される表示回
路の規模に応じて所定数段カスケード接続されるが、こ
こでは説明を容易にするため（２Ｎ−１）および（２
Ｎ）の２段のみ抽出してある。
スタの一例が「ＭＯＳ集積回路の基礎」（１０１〜１０
２頁，１９９２年、近代科学社）に記載されている。こ
の刊行物に所載の走査回路の主要部の回路構成を示す図
１０を参照すると、この走査回路は、駆動される表示回
路の規模に応じて所定数段カスケード接続されるが、こ
こでは説明を容易にするため（２Ｎ−１）および（２
Ｎ）の２段のみ抽出してある。
【０００５】パルス信号をクロック信号に同期させて遅
延転送するシフトレジスタ２０および２１と、出力バッ
ファ回路３０および３１とを備えている。ここで示した
シフトレジスタ２０は、逆相の関係にある２個のクロッ
ク信号φおよびφＢ（φの反転信号）で制御される両相
クロック制御型ＣＭＯＳインバータ２０１および２０２
が２個カスケード接続され、シフトレジスタ２１も同様
に構成され、符号２０１および２１１と２０２および２
１２とが対応する。
延転送するシフトレジスタ２０および２１と、出力バッ
ファ回路３０および３１とを備えている。ここで示した
シフトレジスタ２０は、逆相の関係にある２個のクロッ
ク信号φおよびφＢ（φの反転信号）で制御される両相
クロック制御型ＣＭＯＳインバータ２０１および２０２
が２個カスケード接続され、シフトレジスタ２１も同様
に構成され、符号２０１および２１１と２０２および２
１２とが対応する。
【０００６】図１１に両相クロック制御型ＣＭＯＳイン
バータ回路２０１の構成を示す。両相クロック制御型Ｃ
ＭＯＳインバータ２０１は、クロックドＣＭＯＳインバ
ータと称されており、同図を参照するとＰチャネル型絶
縁ゲート電界効果トランジスタ（以下、Ｐ型ＭＯＳトラ
ンジスタと称す）Ｐ３およびＰ４とＮチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｎ型ＭＯＳトランジ
スタと称す）Ｎ３およびＮ４とをカスコード接続して構
成される。
バータ回路２０１の構成を示す。両相クロック制御型Ｃ
ＭＯＳインバータ２０１は、クロックドＣＭＯＳインバ
ータと称されており、同図を参照するとＰチャネル型絶
縁ゲート電界効果トランジスタ（以下、Ｐ型ＭＯＳトラ
ンジスタと称す）Ｐ３およびＰ４とＮチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｎ型ＭＯＳトランジ
スタと称す）Ｎ３およびＮ４とをカスコード接続して構
成される。
【０００７】クロック信号φがハイレベル、クロック信
号φＢがローレベルになった時に入力信号の反転信号が
出力される。逆にクロック信号φがローレベル、クロッ
ク信号φＢがハイレベルとなった時には、出力はハイイ
ンピーダンスとなる。
号φＢがローレベルになった時に入力信号の反転信号が
出力される。逆にクロック信号φがローレベル、クロッ
ク信号φＢがハイレベルとなった時には、出力はハイイ
ンピーダンスとなる。
【０００８】従来の走査回路の動作説明用タイミングチ
ャートを示した図１２を参照すると、この走査回路は、
パルス幅Ｔ（Ｔはクロック信号周期）のパルス信号を入
力信号としてクロック信号φのロウレベルからハイレベ
ルへの立ち上がりのタイミングで入力することにより、
ノードＡには、クロック信号φＢの立ち上がりのタイミ
ングでパルス信号が出力される。この信号が次段のシフ
トレジスタ２１の入力信号となり、ノードＢにはノード
Ａの信号よりもＴ周期だけ遅れてクロック信号φＢの立
ち上がりのタイミングでパルス信号が出力される。
ャートを示した図１２を参照すると、この走査回路は、
パルス幅Ｔ（Ｔはクロック信号周期）のパルス信号を入
力信号としてクロック信号φのロウレベルからハイレベ
ルへの立ち上がりのタイミングで入力することにより、
ノードＡには、クロック信号φＢの立ち上がりのタイミ
ングでパルス信号が出力される。この信号が次段のシフ
トレジスタ２１の入力信号となり、ノードＢにはノード
Ａの信号よりもＴ周期だけ遅れてクロック信号φＢの立
ち上がりのタイミングでパルス信号が出力される。
【０００９】その結果、出力バッファ回路３０および３
１を通してパルス幅Ｔのパルス信号が（２Ｎ−１）段目
（Ｎは正の整数）および（２Ｎ）段目の出力として順次
出力される。
１を通してパルス幅Ｔのパルス信号が（２Ｎ−１）段目
（Ｎは正の整数）および（２Ｎ）段目の出力として順次
出力される。
【００１０】
【発明が解決しようとする課題】液晶ディスプレイ、密
着型イメージセンサ等の大面積化、長尺化、高解像度化
に伴い、周辺駆動回路として１０００段〜６０００段の
走査回路が要求されるようになってきている。図１０に
示した従来の走査回路をそれらデバイスに適用した場
合、クロック信号線負荷容量の増大によるクロック信号
遅延が大きな問題となってくる。
着型イメージセンサ等の大面積化、長尺化、高解像度化
に伴い、周辺駆動回路として１０００段〜６０００段の
走査回路が要求されるようになってきている。図１０に
示した従来の走査回路をそれらデバイスに適用した場
合、クロック信号線負荷容量の増大によるクロック信号
遅延が大きな問題となってくる。
【００１１】例えば、５０μｍピッチの２０００段走査
回路のクロック信号線の負荷容量は５００ｐＦとなり、
クロック信号遅延は２２０ｎｓｅｃに達する。負荷容量
の約８０％は２本のクロック信号線のクロス配線部の容
量が占め、残り２０％はＭＯＳトランジスタのゲート容
量および回路内部の配線容量で占められる。
回路のクロック信号線の負荷容量は５００ｐＦとなり、
クロック信号遅延は２２０ｎｓｅｃに達する。負荷容量
の約８０％は２本のクロック信号線のクロス配線部の容
量が占め、残り２０％はＭＯＳトランジスタのゲート容
量および回路内部の配線容量で占められる。
【００１２】このため、従来の走査回路を用いて４ＭＨ
ｚを超えるスピードで信号を書き込んだり、読み出した
りすることは困難であり、さらに、クロックスキューの
影響で回路が誤動作するといった不具合も生じる。従っ
て、今後ますます普及されることが予想される高速・高
解像度の液晶ディスプレイや、密着型イメージセンサ等
に従来の走査回路では対応できなくなることが予想され
る。
ｚを超えるスピードで信号を書き込んだり、読み出した
りすることは困難であり、さらに、クロックスキューの
影響で回路が誤動作するといった不具合も生じる。従っ
て、今後ますます普及されることが予想される高速・高
解像度の液晶ディスプレイや、密着型イメージセンサ等
に従来の走査回路では対応できなくなることが予想され
る。
【００１３】本発明の目的は、上記問題点を解決するた
めに、クロック信号遅延を大幅に軽減することにより、
高速・高解像度のディスプレイ、密着型イメージセンサ
に対応できる走査回路を提供することにある。
めに、クロック信号遅延を大幅に軽減することにより、
高速・高解像度のディスプレイ、密着型イメージセンサ
に対応できる走査回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の走査回路の特徴
は、前段から供給されるパルス信号を予め定める所定周
期のクロック信号に同期させて次段に遅延転送するパル
ス遅延転送回路を複数個カスケード接続するとともに、
前記パルス遅延転送回路から出力される前記パルス信号
から走査パルス信号を生成し、出力バッファ回路を介し
て順次出力する走査回路において、前記クロック信号は
単相クロック信号とし、かつ前記パルス信号は、前記単
相クロック信号の３／２周期分のパルス幅を有する信号
とし、全ての前記パルス遅延転送回路は、同一の前記単
相クロック信号のみに応答し、前段から供給される前記
パルス信号の入力タイミングから前記単相クロックの１
／２周期遅れで、前記単相クロック信号の１／２周期の
間、入力された前記パルス信号の反転動作を行い、続く
前記単相クロック信号の１周期の間、ハイインピーダン
ス状態となる単相クロック制御型ＣＭＯＳインバータ
と、該単相クロック制御型ＣＭＯＳインバータによりシ
フト出力された前記パルス信号と前記単相クロック信号
との論理合成により、前記単相クロック信号の１／２周
期分のパルス幅を有する前記走査パルス信号を順次並列
出力する第１の論理ゲートとから構成されることにあ
る。
は、前段から供給されるパルス信号を予め定める所定周
期のクロック信号に同期させて次段に遅延転送するパル
ス遅延転送回路を複数個カスケード接続するとともに、
前記パルス遅延転送回路から出力される前記パルス信号
から走査パルス信号を生成し、出力バッファ回路を介し
て順次出力する走査回路において、前記クロック信号は
単相クロック信号とし、かつ前記パルス信号は、前記単
相クロック信号の３／２周期分のパルス幅を有する信号
とし、全ての前記パルス遅延転送回路は、同一の前記単
相クロック信号のみに応答し、前段から供給される前記
パルス信号の入力タイミングから前記単相クロックの１
／２周期遅れで、前記単相クロック信号の１／２周期の
間、入力された前記パルス信号の反転動作を行い、続く
前記単相クロック信号の１周期の間、ハイインピーダン
ス状態となる単相クロック制御型ＣＭＯＳインバータ
と、該単相クロック制御型ＣＭＯＳインバータによりシ
フト出力された前記パルス信号と前記単相クロック信号
との論理合成により、前記単相クロック信号の１／２周
期分のパルス幅を有する前記走査パルス信号を順次並列
出力する第１の論理ゲートとから構成されることにあ
る。
【００１５】また、前記パルス遅延転送回路が、前記パ
ルス信号と前記単相クロック信号との論理合成に代え
て、当該段の前記単相クロック制御型ＣＭＯＳインバー
タから出力される前記パルス信号と、その後段の前記単
相クロック制御型ＣＭＯＳインバータから出力される前
記パルス信号との論理合成により、前記単相クロック信
号の１／２周期分のパルス幅で、かつ前記当該段の前記
パルス遅延転送回路への前記パルス信号の入力タイミン
グから前記単相クロック信号の１／２周期遅れで、互い
に前記単相クロック信号の１／２周期の位相差を有する
前記走査パルス信号を順次並列出力する第２の論理ゲー
ト、または前記単相クロック信号の１周期分のパルス幅
で、かつ前記当該段の前記パルス遅延転送回路への前記
パルス信号の入力タイミングから前記単相クロック信号
の１／２周期遅れで、互いに前記単相クロック信号の１
／２周期の位相差を有する前記走査パルス信号を順次並
列出力する第３の論理ゲートとから構成することができ
る。
ルス信号と前記単相クロック信号との論理合成に代え
て、当該段の前記単相クロック制御型ＣＭＯＳインバー
タから出力される前記パルス信号と、その後段の前記単
相クロック制御型ＣＭＯＳインバータから出力される前
記パルス信号との論理合成により、前記単相クロック信
号の１／２周期分のパルス幅で、かつ前記当該段の前記
パルス遅延転送回路への前記パルス信号の入力タイミン
グから前記単相クロック信号の１／２周期遅れで、互い
に前記単相クロック信号の１／２周期の位相差を有する
前記走査パルス信号を順次並列出力する第２の論理ゲー
ト、または前記単相クロック信号の１周期分のパルス幅
で、かつ前記当該段の前記パルス遅延転送回路への前記
パルス信号の入力タイミングから前記単相クロック信号
の１／２周期遅れで、互いに前記単相クロック信号の１
／２周期の位相差を有する前記走査パルス信号を順次並
列出力する第３の論理ゲートとから構成することができ
る。
【００１６】
【００１７】
【００１８】
【実施例】次に本発明の走査回路の実施例を図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
【００１９】この走査回路は、駆動される表示回路の規
模に応じて所定の段数がカスケード接続されるが、説明
を容易にするため以下の実施例では２〜３段を抽出して
説明する。
模に応じて所定の段数がカスケード接続されるが、説明
を容易にするため以下の実施例では２〜３段を抽出して
説明する。
【００２０】図１は本発明の走査回路の第１の実施例を
示す図である。図１を参照すると、この走査回路はパル
ス遅延転送回路１０および１１と、それぞれの出力バッ
ファ回路２０および２１を備え、前段からの信号をクロ
ック信号φにより次段へ遅延転送する単相クロック制御
型インバータ１０１と、その単相クロック制御型インバ
ータ１０１の出力信号およびクロック信号φを入力信号
とする２入力論理ゲート回路（奇数段目はＮＯＲゲート
回路１０２、偶数段目はＮＡＮＤゲート回路１１２から
なる）と、これらの論理ゲート回路の出力信号を入力信
号として走査パルス信号を出力する出力バッファ回路
（奇数段目は正転出力バッファ回路２０、偶数段目は反
転出力バッファ回路２１からなる）とで構成されてい
る。
示す図である。図１を参照すると、この走査回路はパル
ス遅延転送回路１０および１１と、それぞれの出力バッ
ファ回路２０および２１を備え、前段からの信号をクロ
ック信号φにより次段へ遅延転送する単相クロック制御
型インバータ１０１と、その単相クロック制御型インバ
ータ１０１の出力信号およびクロック信号φを入力信号
とする２入力論理ゲート回路（奇数段目はＮＯＲゲート
回路１０２、偶数段目はＮＡＮＤゲート回路１１２から
なる）と、これらの論理ゲート回路の出力信号を入力信
号として走査パルス信号を出力する出力バッファ回路
（奇数段目は正転出力バッファ回路２０、偶数段目は反
転出力バッファ回路２１からなる）とで構成されてい
る。
【００２１】単相クロック制御型インバータ１０１およ
び１１１の回路構成を示した図２を参照すると、電源Ｖ
ｄｄおよび接地電位ＧＮＤ間に２個のＰ型ＭＯＳトラン
ジスタＰ１およびＰ２と２個のＮ型ＭＯＳトランジスタ
Ｎ１およびＮ２とがカスコード接続され、トランジスタ
Ｐ２およびＮ１のゲートが接続されて入力信号が供給さ
れ、出力信号はこれらトランジスタＰ２およびＮ１のド
レインを接続してとり出される。また、トランジスタＰ
１およびＮ２のゲートにはクロックφがそれぞれ供給さ
れる構成となっている。
び１１１の回路構成を示した図２を参照すると、電源Ｖ
ｄｄおよび接地電位ＧＮＤ間に２個のＰ型ＭＯＳトラン
ジスタＰ１およびＰ２と２個のＮ型ＭＯＳトランジスタ
Ｎ１およびＮ２とがカスコード接続され、トランジスタ
Ｐ２およびＮ１のゲートが接続されて入力信号が供給さ
れ、出力信号はこれらトランジスタＰ２およびＮ１のド
レインを接続してとり出される。また、トランジスタＰ
１およびＮ２のゲートにはクロックφがそれぞれ供給さ
れる構成となっている。
【００２２】前述した従来例の両相クロック制御型イン
バータと異なる点は、Ｐ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ２に入力するクロック信号を同
じクロック信号φとし、両相クロック制御型インバータ
２０２および２１２が削除され、クロックφ同期の２入
力論理ゲート回路１０２および１１２が出力バッファ回
路２０および２１間にそれぞれ挿入され、偶数段目の出
力バッファ回路を反転出力型とすることによって、１個
のクロック信号φのみで出力タイミングが制御されるこ
とである。
バータと異なる点は、Ｐ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ２に入力するクロック信号を同
じクロック信号φとし、両相クロック制御型インバータ
２０２および２１２が削除され、クロックφ同期の２入
力論理ゲート回路１０２および１１２が出力バッファ回
路２０および２１間にそれぞれ挿入され、偶数段目の出
力バッファ回路を反転出力型とすることによって、１個
のクロック信号φのみで出力タイミングが制御されるこ
とである。
【００２３】クロック信号がハイレベルの時、電源電位
Ｖｄｄにソース電極が接続されたＰ型ＭＯＳトランジス
タＰ１は非導通（ＯＦＦ）状態、ソース電極が接地され
たＮ型ＭＯＳトランジスタＮ２は導通（ＯＮ）状態とな
る。この時入力信号がハイレベルであれは、この単相ク
ロック制御型インバータ１０１の出力信号はローレベル
となり、入力信号がローレベルであれば、出力はハイイ
ンピーダンスとなる。
Ｖｄｄにソース電極が接続されたＰ型ＭＯＳトランジス
タＰ１は非導通（ＯＦＦ）状態、ソース電極が接地され
たＮ型ＭＯＳトランジスタＮ２は導通（ＯＮ）状態とな
る。この時入力信号がハイレベルであれは、この単相ク
ロック制御型インバータ１０１の出力信号はローレベル
となり、入力信号がローレベルであれば、出力はハイイ
ンピーダンスとなる。
【００２４】逆にクロック信号φがローレベルの時、電
源電位Ｖｄｄにソース電極が接続されたＰ型ＭＯＳトラ
ンジスタＰ１はＯＮ状態、ソース電極が接地されたＮ型
ＭＯＳトランジスタＮ２はＯＦＦ状態となる。この時入
力信号がハイレベルであれば、単相クロック制御型イン
バータ１０１出力はハイインピーダンスの状態となり、
入力信号がローレベルであれば、出力信号はハイレベル
となる。次段の単相クロック制御型インバータ１１１も
同様な動作をする。
源電位Ｖｄｄにソース電極が接続されたＰ型ＭＯＳトラ
ンジスタＰ１はＯＮ状態、ソース電極が接地されたＮ型
ＭＯＳトランジスタＮ２はＯＦＦ状態となる。この時入
力信号がハイレベルであれば、単相クロック制御型イン
バータ１０１出力はハイインピーダンスの状態となり、
入力信号がローレベルであれば、出力信号はハイレベル
となる。次段の単相クロック制御型インバータ１１１も
同様な動作をする。
【００２５】本実施例の走査回路の動作説明用タイミン
グチャートを示した図３を参照すると、パルス幅が（３
／２）×Ｔ（Ｔはクロック信号の１周期を示す）のパル
ス信号を入力信号としてクロック信号φのハイレベルか
らロウレベルへ立ち下がりのタイミングで入力すること
により、ノードＡには、クロック信号φの立ち上がりの
タイミングで反転パルス信号が出力される。この信号が
次段のパルス遅延転送回路１１の単相クロック制御型イ
ンバータ１１１の入力信号となり、ノードＢにはノード
Ａの信号よりも（１／２）×Ｔ周期だけ遅れてクロック
信号φの立ち下がりのタイミングでパルス信号が出力さ
れる。
グチャートを示した図３を参照すると、パルス幅が（３
／２）×Ｔ（Ｔはクロック信号の１周期を示す）のパル
ス信号を入力信号としてクロック信号φのハイレベルか
らロウレベルへ立ち下がりのタイミングで入力すること
により、ノードＡには、クロック信号φの立ち上がりの
タイミングで反転パルス信号が出力される。この信号が
次段のパルス遅延転送回路１１の単相クロック制御型イ
ンバータ１１１の入力信号となり、ノードＢにはノード
Ａの信号よりも（１／２）×Ｔ周期だけ遅れてクロック
信号φの立ち下がりのタイミングでパルス信号が出力さ
れる。
【００２６】ノードＡ、Ｂのパルス信号波形図に付され
た“ｂ”および“ｃ”の期間においては、単相クロック
制御型インバータ１０１および１１１の出力はハイイン
ピーダンス状態にあるが、次段の単相クロック型インバ
ータおよび論理ゲート回路１０２および１１２のＭＯＳ
トランジスタのゲート容量でそれぞれ“ａ”の期間の電
圧が保持された状態となっている。
た“ｂ”および“ｃ”の期間においては、単相クロック
制御型インバータ１０１および１１１の出力はハイイン
ピーダンス状態にあるが、次段の単相クロック型インバ
ータおよび論理ゲート回路１０２および１１２のＭＯＳ
トランジスタのゲート容量でそれぞれ“ａ”の期間の電
圧が保持された状態となっている。
【００２７】期間“ａ”では、単相クロック制御型イン
バータ１０１および１１１の出力はローインピーダンス
状態になっている。ノードＡのパルス信号とクロック信
号φがともにローレベルとなった時、ＮＯＲゲート回路
１０２の出力信号はハイレベルとなり、正転出力バッフ
ァ回路２０を通して（２Ｎ−１）段目出力には、クロッ
ク信号φのハイレベルからロウレベルへのタイミングで
走査パルス信号が出力される。
バータ１０１および１１１の出力はローインピーダンス
状態になっている。ノードＡのパルス信号とクロック信
号φがともにローレベルとなった時、ＮＯＲゲート回路
１０２の出力信号はハイレベルとなり、正転出力バッフ
ァ回路２０を通して（２Ｎ−１）段目出力には、クロッ
ク信号φのハイレベルからロウレベルへのタイミングで
走査パルス信号が出力される。
【００２８】次に、ノードＢのパルス信号およびクロッ
ク信号がともにハイレベルとなったとき、ＮＡＮＤゲー
ト回路１１２の出力信号はローレベルとなり、反転出力
バッファ回路２１を通して（２Ｎ）段目出力には（２Ｎ
−１）段目の走査パレス信号よりも（１／２）×Ｔ周期
だけ遅れて走査パルス信号が出力される。
ク信号がともにハイレベルとなったとき、ＮＡＮＤゲー
ト回路１１２の出力信号はローレベルとなり、反転出力
バッファ回路２１を通して（２Ｎ）段目出力には（２Ｎ
−１）段目の走査パレス信号よりも（１／２）×Ｔ周期
だけ遅れて走査パルス信号が出力される。
【００２９】以上説明したように、単相クロック信号φ
によって走査パルス信号を発生させることができる。
によって走査パルス信号を発生させることができる。
【００３０】ここで、入力信号のパルス幅をクロック信
号φの（３／２）×Ｔ周期としたが、パルス幅Ｔのパル
ス信号を入力信号として、クロック信号φの立ち上がり
のタイミングで入力しても良い。
号φの（３／２）×Ｔ周期としたが、パルス幅Ｔのパル
ス信号を入力信号として、クロック信号φの立ち上がり
のタイミングで入力しても良い。
【００３１】本実施例の走査回路構成を用いて、５０μ
ｍピッチ、２０００段の多結晶シリコン薄膜トランジス
タ（以下ｐ−ＳｉＴＦＴと称す）走査回路をガラス基板
上に作製した。その結果、クロック信号線の負荷容量
は、従来の５００ｐＦに対して２００ｐＦとおよそ６０
％の負荷容量削減を達成することができた。この時のク
ロック信号遅延は、およそ１００ｎｓｅｃ以下であり、
信号の書き込み、あるいは読み出しスピードが４ＭＨｚ
以上の高速・高解像度液晶ディスプレイ、密着型イメー
ジセンサ等のデバイスにも十分対応することができる。
また、単相クロック信号φで駆動しているのでクロック
スキューによる誤動作の問題からも開放される。
ｍピッチ、２０００段の多結晶シリコン薄膜トランジス
タ（以下ｐ−ＳｉＴＦＴと称す）走査回路をガラス基板
上に作製した。その結果、クロック信号線の負荷容量
は、従来の５００ｐＦに対して２００ｐＦとおよそ６０
％の負荷容量削減を達成することができた。この時のク
ロック信号遅延は、およそ１００ｎｓｅｃ以下であり、
信号の書き込み、あるいは読み出しスピードが４ＭＨｚ
以上の高速・高解像度液晶ディスプレイ、密着型イメー
ジセンサ等のデバイスにも十分対応することができる。
また、単相クロック信号φで駆動しているのでクロック
スキューによる誤動作の問題からも開放される。
【００３２】本発明の走査回路の第２の実施例を示す図
４を参照すると、この走査回路はパルス遅延転送回路１
２〜１４と出力バッファ回路２２〜２４とを備え、前段
からの信号がクロック信号φに対応して次段へ遅延転送
されるようにカスケード接続された単相クロック制御型
インバータ１２１，１３１，および１４１と、各々の単
相クロック制御型インバータの出力信号および次段の単
相クロック制御型インバータの出力信号をそれぞれ入力
信号とする２入力論理ゲート回路（奇数段目はＮＯＲゲ
ート回路１２２および１４２、偶数段目はＮＡＮＤゲー
ト回路１３２で構成）と、これらの論理ゲート回路の出
力信号を入力信号として走査パルス信号をそれぞれ出力
するバッファ回路２２，２３および２４（奇数段目は正
転出力バッファ回路、偶数段目は反転出力バッファ回路
で構成）とで構成されている。
４を参照すると、この走査回路はパルス遅延転送回路１
２〜１４と出力バッファ回路２２〜２４とを備え、前段
からの信号がクロック信号φに対応して次段へ遅延転送
されるようにカスケード接続された単相クロック制御型
インバータ１２１，１３１，および１４１と、各々の単
相クロック制御型インバータの出力信号および次段の単
相クロック制御型インバータの出力信号をそれぞれ入力
信号とする２入力論理ゲート回路（奇数段目はＮＯＲゲ
ート回路１２２および１４２、偶数段目はＮＡＮＤゲー
ト回路１３２で構成）と、これらの論理ゲート回路の出
力信号を入力信号として走査パルス信号をそれぞれ出力
するバッファ回路２２，２３および２４（奇数段目は正
転出力バッファ回路、偶数段目は反転出力バッファ回路
で構成）とで構成されている。
【００３３】第１の実施例と異なる点は、２入力論理ゲ
ート回路１２２，１３２および１４２に供給されるクロ
ック信号φに換えて、次段の単相クロック制御型インバ
ータの出力信号をそれぞれの入力信号としていることで
ある。
ート回路１２２，１３２および１４２に供給されるクロ
ック信号φに換えて、次段の単相クロック制御型インバ
ータの出力信号をそれぞれの入力信号としていることで
ある。
【００３４】このような構成とすることで、第１の実施
例の走査回路に比べて、クロック信号線の負荷容量を論
理ゲート回路を構成しているＭＯＳトランジスタのゲー
ト容量の分だけ減らすことができ、従って、クロック信
号の遅延をさらに小さくすることができる。
例の走査回路に比べて、クロック信号線の負荷容量を論
理ゲート回路を構成しているＭＯＳトランジスタのゲー
ト容量の分だけ減らすことができ、従って、クロック信
号の遅延をさらに小さくすることができる。
【００３５】本実施例の走査回路の動作説明用タイミン
グチャートを示した図５を参照すると、パルス幅が（３
／２）×Ｔのパルス信号を入力段１２の単相クロック制
御型インバータ１２１の入力信号としてクロック信号φ
の立ち下がりのタイミングで入力することにより、ノー
ドＡには、クロック信号φの立ち上がりのタイミングで
反転パルス信号が出力される。この信号が次段１３の単
相クロック制御型インバータ１３１の入力信号となり、
ノードＢにはノードＡの信号よりも（１／２）×Ｔ周期
だけ遅れてクロック信号φの立ち下がりのタイミングで
パルス信号が出力される。さらに、この信号が次段１４
の単相クロック制御型インバータ１４１の入力信号とな
り、ノードＣにはノードＢの信号よりも（１／２）×Ｔ
周期だけ遅れてクロック信号φの立ち上がりのタイミン
グで反転パルス信号が出力される。
グチャートを示した図５を参照すると、パルス幅が（３
／２）×Ｔのパルス信号を入力段１２の単相クロック制
御型インバータ１２１の入力信号としてクロック信号φ
の立ち下がりのタイミングで入力することにより、ノー
ドＡには、クロック信号φの立ち上がりのタイミングで
反転パルス信号が出力される。この信号が次段１３の単
相クロック制御型インバータ１３１の入力信号となり、
ノードＢにはノードＡの信号よりも（１／２）×Ｔ周期
だけ遅れてクロック信号φの立ち下がりのタイミングで
パルス信号が出力される。さらに、この信号が次段１４
の単相クロック制御型インバータ１４１の入力信号とな
り、ノードＣにはノードＢの信号よりも（１／２）×Ｔ
周期だけ遅れてクロック信号φの立ち上がりのタイミン
グで反転パルス信号が出力される。
【００３６】ノードＡ、ＢおよびＣのパルス信号波形図
に付された“ｂ”および“ｃ”の期間においては、単相
クロック制御型インバータ１２１，１３１および１４１
の出力はハイインピーダンス状態にあり、次段の単相ク
ロック型インバータおよび２入力論理ゲート回路１２
２，１３２，１４２のＭＯＳトランジスタのゲート容量
でそれぞれ“ａ”の期間の電圧が保持された状態となっ
ている。期間“ａ”では、単相クロック制御型インバー
タ１２１，１３１および１４１の出力はそれぞれローイ
ンピーダンス状態になっている。
に付された“ｂ”および“ｃ”の期間においては、単相
クロック制御型インバータ１２１，１３１および１４１
の出力はハイインピーダンス状態にあり、次段の単相ク
ロック型インバータおよび２入力論理ゲート回路１２
２，１３２，１４２のＭＯＳトランジスタのゲート容量
でそれぞれ“ａ”の期間の電圧が保持された状態となっ
ている。期間“ａ”では、単相クロック制御型インバー
タ１２１，１３１および１４１の出力はそれぞれローイ
ンピーダンス状態になっている。
【００３７】ノードＡおよびＢのパルス信号がともにロ
ーレベルとなった時、（２Ｎ−１）段目ＮＯＲゲート回
路１２２の出力信号はハイレベルとなり、正転出力バッ
ファ回路２２を通して（２Ｎ−１）段目出力には、図５
に示すクロック信号φの立ち上りのタイミングで入力信
号よりも（１／２）×Ｔ周期だけ遅れて走査パルス信号
が出力される。
ーレベルとなった時、（２Ｎ−１）段目ＮＯＲゲート回
路１２２の出力信号はハイレベルとなり、正転出力バッ
ファ回路２２を通して（２Ｎ−１）段目出力には、図５
に示すクロック信号φの立ち上りのタイミングで入力信
号よりも（１／２）×Ｔ周期だけ遅れて走査パルス信号
が出力される。
【００３８】次に、ノードＢおよびＣのパルス信号がと
もにハイレベルとなった時、（２Ｎ）段目のＮＡＮＤゲ
ート回路１３２の出力信号はローレベルとなり、反転出
力バッファ回路２３を通して（２Ｎ）段目出力には（２
Ｎ−１）段目の走査パルス信号よりも（１／２）×Ｔ周
期だけ遅れて走査パルス信号が出力される。
もにハイレベルとなった時、（２Ｎ）段目のＮＡＮＤゲ
ート回路１３２の出力信号はローレベルとなり、反転出
力バッファ回路２３を通して（２Ｎ）段目出力には（２
Ｎ−１）段目の走査パルス信号よりも（１／２）×Ｔ周
期だけ遅れて走査パルス信号が出力される。
【００３９】さらに、ノードＣおよびＤのパルス信号が
ともにローレベルとなった時、（２Ｎ＋１）段目のＮＯ
Ｒ回路１４２の出力信号はハイレベルとなり、正転出力
バッファ回路２４を通して（２Ｎ＋１）段目出力には
（２Ｎ）段目の走査パルス信号よりも（１／２）×Ｔ周
期だけ遅れて走査パルス信号が出力される。
ともにローレベルとなった時、（２Ｎ＋１）段目のＮＯ
Ｒ回路１４２の出力信号はハイレベルとなり、正転出力
バッファ回路２４を通して（２Ｎ＋１）段目出力には
（２Ｎ）段目の走査パルス信号よりも（１／２）×Ｔ周
期だけ遅れて走査パルス信号が出力される。
【００４０】以上説明したように、単相クロック信号φ
によって走査パルス信号を発生させることができる。
によって走査パルス信号を発生させることができる。
【００４１】本実施例の走査回路構成を用いて、５０μ
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作成した。その結果、クロック信号線の負荷
容量は、従来の５００ｐＦに対して１００ｐＦとおよそ
８０％の負荷容量削減を達成することができた。この時
のクロック信号遅延は、およそ５０ｎｓｅｃ以下であ
り、信号の書き込み、あるいは読み出しスピードが８Ｍ
Ｈｚ以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応することができ
る。また、第１の実施例と同様、単相クロック信号φで
駆動しているのでクロックスキューによる誤動作の問題
からも開放される。
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作成した。その結果、クロック信号線の負荷
容量は、従来の５００ｐＦに対して１００ｐＦとおよそ
８０％の負荷容量削減を達成することができた。この時
のクロック信号遅延は、およそ５０ｎｓｅｃ以下であ
り、信号の書き込み、あるいは読み出しスピードが８Ｍ
Ｈｚ以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応することができ
る。また、第１の実施例と同様、単相クロック信号φで
駆動しているのでクロックスキューによる誤動作の問題
からも開放される。
【００４２】本発明の走査回路の第３の実施例を示す図
６を参照すると、パルス遅延転送回路１５，１６および
１７とそれぞれの出力バッファ回路２５，２６および２
７を備え、前段からの信号をクロック信号φにより次段
へ遅延転送する単相クロック制御型インバータ１５１，
１６１，１７１がカスケード接続され、その単相クロッ
ク制御型インバータ１５１の出力信号を入力信号とする
インバータ回路１５２と、そのインバータ回路１５２の
出力信号および単相クロック制御型インバータ１６１の
出力信号を入力信号とする２入力ＮＡＮＤゲート回路１
５３と、その２入力ＮＡＮＤゲート回路１５３の出力信
号を入力信号として走査パルス信号を出力するバッファ
回路２５とで構成されている。
６を参照すると、パルス遅延転送回路１５，１６および
１７とそれぞれの出力バッファ回路２５，２６および２
７を備え、前段からの信号をクロック信号φにより次段
へ遅延転送する単相クロック制御型インバータ１５１，
１６１，１７１がカスケード接続され、その単相クロッ
ク制御型インバータ１５１の出力信号を入力信号とする
インバータ回路１５２と、そのインバータ回路１５２の
出力信号および単相クロック制御型インバータ１６１の
出力信号を入力信号とする２入力ＮＡＮＤゲート回路１
５３と、その２入力ＮＡＮＤゲート回路１５３の出力信
号を入力信号として走査パルス信号を出力するバッファ
回路２５とで構成されている。
【００４３】第２の実施例と異なる点は、奇数段目の単
相クロック制御型インバータ１５１および１７１の出力
信号をそれぞれインバータ１５２および１７２を介して
論理ゲート回路１５３および１７３に供給し、これら論
理ゲート回路１５３，１６２および１７３を奇数段目、
偶数段目ともにＮＡＮＤゲート回路とし、それぞれの出
力バッファ回路２５および２７を反転出力バッファ回路
で構成したことである。このように構成することによ
り、奇数段目と偶数段目の回路の対称性が改善され、奇
数段目と偶数段目の走査パルス信号の立ち上がり時間あ
るいは立ち下がり時間を容易に同じ大きさに設計するこ
とができる。
相クロック制御型インバータ１５１および１７１の出力
信号をそれぞれインバータ１５２および１７２を介して
論理ゲート回路１５３および１７３に供給し、これら論
理ゲート回路１５３，１６２および１７３を奇数段目、
偶数段目ともにＮＡＮＤゲート回路とし、それぞれの出
力バッファ回路２５および２７を反転出力バッファ回路
で構成したことである。このように構成することによ
り、奇数段目と偶数段目の回路の対称性が改善され、奇
数段目と偶数段目の走査パルス信号の立ち上がり時間あ
るいは立ち下がり時間を容易に同じ大きさに設計するこ
とができる。
【００４４】本実施例の走査回路の動作説明用タイミン
グチャートを示した図７を参照すると、パルス幅が（３
／２）×Ｔ周期のパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ１５１に供給することにより、ノードＡに
は、クロック信号φの立ち上がりのタイミングでパルス
信号が出力される。この信号が次段のパルス遅延転送回
路１６の単相クロック制御型インバータ１６１の入力信
号となり、ノードＢにはノードＡの信号よりも（１／
２）×Ｔ周期だけ遅れてクロック信号φの立ち下がりの
タイミングでパルス信号が出力される。
グチャートを示した図７を参照すると、パルス幅が（３
／２）×Ｔ周期のパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ１５１に供給することにより、ノードＡに
は、クロック信号φの立ち上がりのタイミングでパルス
信号が出力される。この信号が次段のパルス遅延転送回
路１６の単相クロック制御型インバータ１６１の入力信
号となり、ノードＢにはノードＡの信号よりも（１／
２）×Ｔ周期だけ遅れてクロック信号φの立ち下がりの
タイミングでパルス信号が出力される。
【００４５】さらに、この信号が次段のパルス遅延転送
回路１７の単相クロック制御型インバータ１７１の入力
信号となり、ノードＣにはノードＢの信号よりも（１／
２）×Ｔ周期だけ遅れてクロック信号φの立ち上がりの
タイミングでパルス信号が出力される。
回路１７の単相クロック制御型インバータ１７１の入力
信号となり、ノードＣにはノードＢの信号よりも（１／
２）×Ｔ周期だけ遅れてクロック信号φの立ち上がりの
タイミングでパルス信号が出力される。
【００４６】ノードＡ、ＢおよびＣのパルス信号波形図
に付された“ｂ”および“ｃ”の期間においては、単相
クロック制御型インバータ１５１，１６１および１７１
の出力はハイインピーダンス状態におり、それぞれの次
段の単相クロック型インバータおよび論理ゲート回路１
５３，１６２および１７３、あるいはインバータ回路１
５２および１７２のＭＯＳトランジスタのゲート容量で
それぞれ“ａ”の期間の電圧が保持された状態となって
いる。
に付された“ｂ”および“ｃ”の期間においては、単相
クロック制御型インバータ１５１，１６１および１７１
の出力はハイインピーダンス状態におり、それぞれの次
段の単相クロック型インバータおよび論理ゲート回路１
５３，１６２および１７３、あるいはインバータ回路１
５２および１７２のＭＯＳトランジスタのゲート容量で
それぞれ“ａ”の期間の電圧が保持された状態となって
いる。
【００４７】期間“ａ”では、単相クロック制御型イン
バータ１５１，１６１および１７１の出力はローインピ
ーダンス状態になっている。
バータ１５１，１６１および１７１の出力はローインピ
ーダンス状態になっている。
【００４８】ノードＡおよびＢのパルス信号がともにハ
イレベルとなる期間は（２Ｎ−１）段目のＮＡＮＤゲー
ト回路１５３の出力信号はローレベルとなり、反転出力
バッファ回路２５を通して（２Ｎ−１）段目出力には、
図６に示すクロック信号φの立ち下がりのタイミングで
入力信号に対してＴ周期だけ遅れたパルス幅がＴの走査
パルス信号が出力される。
イレベルとなる期間は（２Ｎ−１）段目のＮＡＮＤゲー
ト回路１５３の出力信号はローレベルとなり、反転出力
バッファ回路２５を通して（２Ｎ−１）段目出力には、
図６に示すクロック信号φの立ち下がりのタイミングで
入力信号に対してＴ周期だけ遅れたパルス幅がＴの走査
パルス信号が出力される。
【００４９】次に、ノードＢおよびＣのパルス信号がと
もにハイレベルとなる期間は、（２Ｎ）段目のＮＡＮＤ
ゲート回路１６２の出力信号はローレベルとなり、反転
出力バッファ回路２６を通して（２Ｎ）段目出力には
（２Ｎ−１）段目の走査パルス信号よりも（１／２）×
Ｔ周期だけ遅れてパルス幅がＴの走査パルス信号が出力
される。
もにハイレベルとなる期間は、（２Ｎ）段目のＮＡＮＤ
ゲート回路１６２の出力信号はローレベルとなり、反転
出力バッファ回路２６を通して（２Ｎ）段目出力には
（２Ｎ−１）段目の走査パルス信号よりも（１／２）×
Ｔ周期だけ遅れてパルス幅がＴの走査パルス信号が出力
される。
【００５０】さらに、ノードＣおよびＤのパルス信号が
ともにハイレベルとなる期間は、（２Ｎ＋１）段目のＮ
ＡＮＤ回路１７３の出力信号はハイレベルとなり、反転
出力バッファ回路２７を通して（２Ｎ＋１）段目出力に
は（２Ｎ）段目の走査パルス信号よりも（１／２）×Ｔ
周期だけ遅れてパルス幅がＴの走査パルス信号が出力さ
れる。
ともにハイレベルとなる期間は、（２Ｎ＋１）段目のＮ
ＡＮＤ回路１７３の出力信号はハイレベルとなり、反転
出力バッファ回路２７を通して（２Ｎ＋１）段目出力に
は（２Ｎ）段目の走査パルス信号よりも（１／２）×Ｔ
周期だけ遅れてパルス幅がＴの走査パルス信号が出力さ
れる。
【００５１】以上説明したように単相クロック信号によ
って走査パルス信号を発生させることができる。
って走査パルス信号を発生させることができる。
【００５２】本実施例の走査回路構成を用いて、５０μ
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作製した結果、第２の実施例と同程度にクロ
ック信号φの遅延を抑えることができた。これは、信号
の書き込み、あるいは読み出しスピードが８ＭＨｚ以上
の高速・高解像度液晶ディスプレイ、密着型イメージセ
ンサ等のデバイスにも十分対応できるものである。ま
た、第１、第２の実施例と同様、単相クロック信号で駆
動しているのでクロックスキューによる誤動作の問題か
らも解放される。
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作製した結果、第２の実施例と同程度にクロ
ック信号φの遅延を抑えることができた。これは、信号
の書き込み、あるいは読み出しスピードが８ＭＨｚ以上
の高速・高解像度液晶ディスプレイ、密着型イメージセ
ンサ等のデバイスにも十分対応できるものである。ま
た、第１、第２の実施例と同様、単相クロック信号で駆
動しているのでクロックスキューによる誤動作の問題か
らも解放される。
【００５３】本発明の走査回路の第４の実施例を示す図
８を参照すると、この走査回路はパルス遅延転送回路１
８および１９と出力バッファ回路２８および２９とを備
え、前段からの信号をクロック信号φにより次段へ遅延
転送する単相クロック制御型インバータ１８１と、その
単相クロック制御型インバータ１８１の出力信号を入力
信号としてそれぞれ供給され、パルス信号を出力する出
力バッファ回路２８および２９とで構成されている。
８を参照すると、この走査回路はパルス遅延転送回路１
８および１９と出力バッファ回路２８および２９とを備
え、前段からの信号をクロック信号φにより次段へ遅延
転送する単相クロック制御型インバータ１８１と、その
単相クロック制御型インバータ１８１の出力信号を入力
信号としてそれぞれ供給され、パルス信号を出力する出
力バッファ回路２８および２９とで構成されている。
【００５４】第１〜３の実施例と異なる点は、論理ゲー
ト回路を削除して回路の単純化を図ったことである。
ト回路を削除して回路の単純化を図ったことである。
【００５５】本実施例の走査回路の動作説明用のタイミ
ングチャートを示した図９を参照すると、パルス幅が
（３／２）×Ｔのパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ１８１に供給することにより、ノードＡに
は、クロック信号φの立ち上がりのタイミングで反転パ
ルス信号が出力される。この信号が次段のパルス遅延転
送回路１９の単相クロック制御型インバータ１９１の入
力信号となり、ノードＢにはノードＡの信号よりも（１
／２）×Ｔ周期だけ遅れてクロック信号φの立ち下がり
のタイミングでパルス信号が出力される。
ングチャートを示した図９を参照すると、パルス幅が
（３／２）×Ｔのパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ１８１に供給することにより、ノードＡに
は、クロック信号φの立ち上がりのタイミングで反転パ
ルス信号が出力される。この信号が次段のパルス遅延転
送回路１９の単相クロック制御型インバータ１９１の入
力信号となり、ノードＢにはノードＡの信号よりも（１
／２）×Ｔ周期だけ遅れてクロック信号φの立ち下がり
のタイミングでパルス信号が出力される。
【００５６】ノードＡおよびＢのパルス信号波形図に付
された“ｂ”の期間においては、単相クロック制御型イ
ンバータ１８および１９の出力はハイインピーダンス状
態にあり、それぞれ次段の単相クロック型インバータお
よび出力バッファ回路２８および２９のそれぞれの初段
インバータ回路のＭＯＳトランジスタのゲート容量で期
間“ａ”の電圧が保持された状態となっている。期間
“ａ”では、単相クロック制御型インバータ１８および
１９の出力はローインピーダンス状態になっている。
された“ｂ”の期間においては、単相クロック制御型イ
ンバータ１８および１９の出力はハイインピーダンス状
態にあり、それぞれ次段の単相クロック型インバータお
よび出力バッファ回路２８および２９のそれぞれの初段
インバータ回路のＭＯＳトランジスタのゲート容量で期
間“ａ”の電圧が保持された状態となっている。期間
“ａ”では、単相クロック制御型インバータ１８および
１９の出力はローインピーダンス状態になっている。
【００５７】ノードＡのパルス信号は反転出力バッファ
回路２８を通して入力信号よりも（１／２）×Ｔ周期だ
け遅れて（２Ｎ−１）段目走査パルス信号として出力さ
れる。次にノードＢのパルス信号は正転出力バッファ回
路２９を通して（２Ｎ）段目走査パルス信号として（２
Ｎ−１）段目走査パルス信号よりも（１／２）×Ｔ周期
だけ遅れて出力される。
回路２８を通して入力信号よりも（１／２）×Ｔ周期だ
け遅れて（２Ｎ−１）段目走査パルス信号として出力さ
れる。次にノードＢのパルス信号は正転出力バッファ回
路２９を通して（２Ｎ）段目走査パルス信号として（２
Ｎ−１）段目走査パルス信号よりも（１／２）×Ｔ周期
だけ遅れて出力される。
【００５８】以上説明したように、単相クロック信号に
よってパルス幅が（３／２）×Ｔ周期の走査パルス信号
を発生させることができる。
よってパルス幅が（３／２）×Ｔ周期の走査パルス信号
を発生させることができる。
【００５９】本実施例の走査回路構成を用いて、５０μ
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作製した結果、第２および第３の実施例と同
程度にクロック信号の遅延を抑えることができた。これ
は、信号の書き込み、あるいは読み出しスピードが８Ｍ
Ｈｚ以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応できるものであ
る。また、第１および第２の実施例と同様、単相クロッ
ク信号で駆動しているのでクロックスキューによる誤動
作の問題からも解放される。
ｍピッチ、２０００段のｐ−ＳｉＴＦＴ走査回路をガラ
ス基板上に作製した結果、第２および第３の実施例と同
程度にクロック信号の遅延を抑えることができた。これ
は、信号の書き込み、あるいは読み出しスピードが８Ｍ
Ｈｚ以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応できるものであ
る。また、第１および第２の実施例と同様、単相クロッ
ク信号で駆動しているのでクロックスキューによる誤動
作の問題からも解放される。
【００６０】第１〜４の実施例では、走査回路をＣＭＯ
Ｓダイナミック回路で実現したものであるが、ＣＭＯＳ
スタティック回路で構成することも当然可能である。ま
た、本実施例では、多結晶シリコン薄膜トランジスタを
用いた例で説明したが、半導体層にアモルファスシリコ
ンやカドミウムセレン等を採用した他の薄膜トランジス
タで形成することも可能である。また、単結晶シリコン
ＭＯＳトランジスタで構成することも当然可能である。
Ｓダイナミック回路で実現したものであるが、ＣＭＯＳ
スタティック回路で構成することも当然可能である。ま
た、本実施例では、多結晶シリコン薄膜トランジスタを
用いた例で説明したが、半導体層にアモルファスシリコ
ンやカドミウムセレン等を採用した他の薄膜トランジス
タで形成することも可能である。また、単結晶シリコン
ＭＯＳトランジスタで構成することも当然可能である。
【００６１】以上説明したように本発明の走査回路は、
クロック信号の立ち上がりから１クロック信号周期また
は立ち下がりから３／２クロック信号周期のパルス幅を
有する入力信号が用いられ、全てのパルス遅延転送回路
が同一の単相クロック信号のみに応答して、低インピー
ダンス状態にある第１の１／２クロック信号周期幅、ハ
イインピーダンス状態にある第２の１／２クロック信号
周期幅、ハイインピーダンス状態にある第３の１／２ク
ロック信号周期幅からなる３／２クロック信号周期幅を
有する遅延転送信号をシフト出力する単相クロック制御
型ＣＭＯＳインバータと、この単相クロック制御型ＣＭ
ＯＳインバータによりシフト出力された遅延転送信号を
単相のクロック信号との論理合成によりクロック信号の
１／２クロック信号周期幅で順次並列出力する第１の論
理ゲートとから構成されるので、走査回路におけるクロ
ック信号の遅延を従来に比べて大幅に小さくすることが
出来、従って、クロック信号遅延によって回路の動作速
度が拘束されることが軽減され、かつクロックスキュー
による誤動作の問題からも開放される。そのため、大面
積で高速、高解像度の液晶ディスプレイ、密着型イメー
ジセンサ、液晶シャッタまたは蛍光表示管等の走査回路
としてきわめて有効である。
クロック信号の立ち上がりから１クロック信号周期また
は立ち下がりから３／２クロック信号周期のパルス幅を
有する入力信号が用いられ、全てのパルス遅延転送回路
が同一の単相クロック信号のみに応答して、低インピー
ダンス状態にある第１の１／２クロック信号周期幅、ハ
イインピーダンス状態にある第２の１／２クロック信号
周期幅、ハイインピーダンス状態にある第３の１／２ク
ロック信号周期幅からなる３／２クロック信号周期幅を
有する遅延転送信号をシフト出力する単相クロック制御
型ＣＭＯＳインバータと、この単相クロック制御型ＣＭ
ＯＳインバータによりシフト出力された遅延転送信号を
単相のクロック信号との論理合成によりクロック信号の
１／２クロック信号周期幅で順次並列出力する第１の論
理ゲートとから構成されるので、走査回路におけるクロ
ック信号の遅延を従来に比べて大幅に小さくすることが
出来、従って、クロック信号遅延によって回路の動作速
度が拘束されることが軽減され、かつクロックスキュー
による誤動作の問題からも開放される。そのため、大面
積で高速、高解像度の液晶ディスプレイ、密着型イメー
ジセンサ、液晶シャッタまたは蛍光表示管等の走査回路
としてきわめて有効である。
【００６２】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の走査回路に用いる単相クロック制御型
インバータの回路図である。
インバータの回路図である。
【図３】第１の実施例の動作説明用タイミングチャート
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例の動作説明用タイミングチャート
である。
である。
【図６】本発明の第３の実施例を示すブロック図であ
る。
る。
【図７】第３の実施例の動作説明用タイミングチャート
である。
である。
【図８】本発明の第４の実施例を示すブロック図であ
る。
る。
【図９】第４の実施例の動作説明用タイミングチャート
である。
である。
【図１０】従来の走査回路の一例を示すブロック図であ
る。
る。
【図１１】従来の走査回路に用いる両相クロック制御型
インバータの回路図である。
インバータの回路図である。
【図１２】従来の走査回路の動作説明用タイミングチャ
ートである。
ートである。
１０〜１９ パルス遅延転送回路 １０１，１１１，１２１，１３１，１４１，１５１，１
６１，１７１，１８１，１９１ 単相クロック制御型
インバータ １０２，１２２，１４２ ＮＯＲゲート回路 １１２，１３２，１５３，１６２，１７３ ＮＡＮＤ
ゲート回路 ２０〜２７ 出力バッファ回路 Ｐ１，Ｐ２ Ｐ型ＭＯＳトランジスタ Ｎ１，Ｎ２ Ｎ型ＭＯＳトランジスタ １５２，１７２ インバータ
６１，１７１，１８１，１９１ 単相クロック制御型
インバータ １０２，１２２，１４２ ＮＯＲゲート回路 １１２，１３２，１５３，１６２，１７３ ＮＡＮＤ
ゲート回路 ２０〜２７ 出力バッファ回路 Ｐ１，Ｐ２ Ｐ型ＭＯＳトランジスタ Ｎ１，Ｎ２ Ｎ型ＭＯＳトランジスタ １５２，１７２ インバータ
Claims (2)
- 【請求項１】前段から供給されるパルス信号を予め定め
る所定周期のクロック信号に同期させて次段に遅延転送
するパルス遅延転送回路を複数個カスケード接続すると
ともに、前記パルス遅延転送回路から出力される前記パ
ルス信号から走査パルス信号を生成し、出力バッファ回
路を介して順次出力する走査回路において、前記クロッ
ク信号は単相クロック信号とし、かつ前記パルス信号
は、前記単相クロック信号の３／２周期分のパルス幅を
有する信号とし、全ての前記パルス遅延転送回路は、同
一の前記単相クロック信号のみに応答し、前段から供給
される前記パルス信号の入力タイミングから前記単相ク
ロックの１／２周期遅れで、前記単相クロック信号の１
／２周期の間、入力された前記パルス信号の反転動作を
行い、続く前記単相クロック信号の１周期の間、ハイイ
ンピーダンス状態となる単相クロック制御型ＣＭＯＳイ
ンバータと、該単相クロック制御型ＣＭＯＳインバータ
によりシフト出力された前記パルス信号と前記単相クロ
ック信号との論理合成により、前記単相クロック信号の
１／２周期分のパルス幅を有する前記走査パルス信号を
順次並列出力する第１の論理ゲートとから構成されるこ
とを特徴とする走査回路。 - 【請求項２】前記パルス遅延転送回路が、前記パルス信
号と前記単相クロック信号との論理合成に代えて、当該
段の前記単相クロック制御型ＣＭＯＳインバータから出
力される前記パルス信号と、その後段の前記単相クロッ
ク制御型ＣＭＯＳインバータから出力される前記パルス
信号との論理合成により、前記単相クロック信号の１／
２周期分のパルス幅で、かつ前記当該段の前記パルス遅
延転送回路への前記パルス信号の入力タイミングから前
記単相クロック信号の１／２周期遅れで、互いに前記単
相クロック信号の１／２周期の位相差を有する前記走査
パルス信号を順次並列出力する第２の論理ゲート、また
は前記単相クロック信号の１周期分のパルス幅で、かつ
前記当該段の前記パルス遅延転送回路への前記パルス信
号の入力タイミングから前記単相クロック信号の１／２
周期遅れで、互いに前記単相クロック信号の１／２周期
の位相差を有する前記走査パルス信号を順次並列出力す
る第３の論理ゲートとから構成される請求項１記載の走
査回路。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030658A JP2903990B2 (ja) | 1994-02-28 | 1994-02-28 | 走査回路 |
Publications (2)
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Family
ID=12309868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2903990B2 (ja) |
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1994
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-
1995
- 1995-02-28 US US08/395,859 patent/US5654659A/en not_active Expired - Lifetime
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