JP4762655B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、ＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタを有する駆動回路を備える表示装置に関する。

一般に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor；）をアクティブ素子として使用するアクティブマトリクス液晶表示装置では、例えば、走査線に選択走査電圧を順次印加するためにシフトレジスタ回路が使用される。
このシフトレジスト回路として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成されるＣＭＯＳシフトレジスタ（下記、特許文献１、特許文献２参照）、あるいは、ｎＭＯＳ単チャネルトランジスタで構成されるｎＭＯＳ単チャネルシフトレジスタ（下記、特許文献３参照）が知られている。
図１４は、従来のＣＭＯＳシフトレジスタの単位回路を示す回路図であり、前述の特許文献１、特許文献２に記載されている回路構成である。
この図１４に示す単位回路は、入力信号（ＩＮ）を反転するクロックドインバータ（ＩＮＶ１）と、入力信号（ＩＮ）の反転信号を再反転するインバータ（ＩＮＶ２）と、入力信号（ＩＮ）の再反転信号をインバータ（ＩＮＶ２）の入力に帰還するクロックドインバータ（ＩＮＶ３）とを有する。
そして、インバータ（ＩＮＶ２）の出力が、転送出力（ＴＲＮ）となる。また、入力信号（ＩＮ）と、転送出力（ＴＲＮ）とは、ナンド回路（ＮＡＮＤ）に入力される。ナンド回路（ＮＡＮＤ）の出力信号は、インバータ（ＩＮＶ４）で反転されて走査回路出力（ＯＴ）となる。
ここで、奇数段目の単位回路におけるクロックドインバータ（ＩＮＶ１）は、クロック（ＣＬＫ）がＨｉｇｈレベル（反転クロック（ＣＬＫＢ）がＬｏｗレベル）であるときに、入力信号を反転し、同段の単位回路におけるクロックドインバータ（ＩＮＶ３）は、クロック（ＣＬＫ）がＬｏｗレベル（反転クロック（ＣＬＫＢ）がＨｉｇｈレベル）であるときに、入力信号を反転するものである。
一方、偶数段目の単位回路のクロックドインバータ（ＩＮＶ１，ＩＮＶ３）において、入力信号を反転するクロック信号の関係は、奇数段目のものと入れ替わった関係にある。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２０００−２２７７８４号公報 特開平１０−１９９２８４号公報 特開２００２−２１５１１８号公報

近年、デジタルスチルカメラや携帯電話等に使用されるアクティブマトリクス液晶表示装置は、より高精細化が進んでいる。
この高精細化に伴い、ＣＭＯＳシフトレジスタでは、図１５に示すように、トランジスタ素子数が多く対応が難しいという問題点があった。なお、図１５は、図１４に示す単位回路の実際の回路構成を示す回路図である。
また、図１５のｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）および反転クロック（ＣＬＫＢ）が伝送されるクロックバスに、ゲートが直接接続される構成であるため、クロックバスの負荷が増大し、消費電力が増大するという問題点もあった。
また、図１５のｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック信号毎に動作するので、トランジスタの劣化が著しく、高速動作時の信頼性に問題点があった。
また、例えば、前述の特許文献３に記載されているｎＭＯＳ単チャネルシフトレジスタでは、低入力容量、高信頼性を実現しているが、低電圧化、高速駆動が難しいという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、簡単なＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタを有する駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、シフトレジスタを有し、
前記シフトレジスタは、多段に縦接接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、第１電極にクロックが印加される第１導電型の第１のトランジスタと、
第２電極が前記第１のトランジスタの第２電極に接続され、第１電極に第２の電源電圧が印加される前記第１導電型とは導電型が異なる第２導電型の第２のトランジスタとを有し、
前記第１のトランジスタの制御電極、および前記第２のトランジスタの制御電極に入力信号が印加され、
前記第１のトランジスタの前記第２電極が走査回路出力端子に接続されることを特徴とする表示装置。
（２）（１）において、前記基本回路は、第１電極に前記第２の電源電圧とは異なる第１の電源電圧が印加される前記第１導電型の第３のトランジスタと、
第２電極が前記第３のトランジスタの第２電極に接続されるとともに制御電極が前記第１のトランジスタの前記第２電極に接続され、第１電極に前記第２の電源電圧が印加される前記第２導電型の第４のトランジスタと、
第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの制御電極に接続される前記第１導電型の第５のトランジスタと、
第２電極が前記第５のトランジスタの前記第２電極に接続され、第１電極に前記第２の電源電圧が印加される前記第２導電型の第６のトランジスタとを有し、
前記第５のトランジスタの制御電極に前記入力信号が印加され、
前記第６のトランジスタの制御電極にリセット信号が印加され、
前記第３のトランジスタの第２電極が転送出力端子に接続される。
（３）（２）において、前記基本回路は、一端が前記第５のトランジスタの前記第２の電極に接続され、他端に所定の電圧が印加される容量素子を有する。
（４）（３）において、前記所定の電圧は、前記第１の電源電圧、あるいは、前記第２の電源電圧である。
（５）（１）から（４）の何れかにおいて、前記基本回路は、第２の電極が前記第２のトランジスタの前記制御電極に接続されるとともに制御電極が前記第１のトランジスタの前記第２電極に接続され、第１の電極に前記第２の電源電圧が印加される前記第２導電型の第７のトランジスタを有する。
（６）（１）から（５）の何れかにおいて、前記基本回路は、前記第１のトランジスタの前記第２電極と前記走査回路出力端子との間に設けられるバッファ回路を有する。
（７）（６）において、前記バッファ回路は、偶数段縦接接続されるインバータである。
（８）（２）から（４）の何れかにおいて、前記基本回路は、前記第６のトランジスタと並列に接続される前記第２導電型の第８のトランジスタを有し、
前記第８のトランジスタの制御電極に、スタート信号の反転信号が印加される。
（９）（１）から（８）の何れかにおいて、前記基本回路は、前記第１のトランジスタと並列に接続される前記第２導電型の第９のトランジスタを有し、
前記第９のトランジスタの制御電極に、入力信号の反転信号が印加される。
（１０）（６）または（７）において、前記基本回路は、前記第１のトランジスタと並列に接続される前記第２導電型の第１０のトランジスタを有し、
前記第１０のトランジスタの制御電極は、前記バッファ回路の出力端子に接続される。
（１１）（１）から（１０）の何れかにおいて、前記ｎ個の基本回路のうち奇数段目の基本回路の前記第１のトランジスタの前記第１の電極に第１のクロックが供給され、
前記ｎ個の基本回路のうち偶数段目の基本回路の前記第１のトランジスタの前記第１の電極に第２のクロックが供給され、
前記第１のクロックと前記第２のクロックとは、同一周期で、位相が異なっている。
（１２）（１１）において、前記第１のクロックと前記第２のクロックとは、同じ電圧レベルとなる期間を有する。
（１３）（１１）または（１２）において、前記ｎ個の基本回路のうちｍ（２≦ｍ≦ｎ）段目の基本回路の前記入力信号として、（ｍ−１）段目の基本回路の転送出力が入力され、
前記ｍ段目の基本回路のリセット信号として、（ｍ＋２）段目の基本回路の前記走査回路出力が入力される。
（１４）（１３）において、前記ｎ個の基本回路のうち１段目の基本回路の前記入力信号として、スタート信号が入力される。
（１５）（１１）から（１４）の何れかにおいて、前記ｎ個の基本回路のうち（ｎ−１）段目、およびｎ段目の基本回路のリセット信号として、スタート信号の反転信号が入力される。
（１６）（１１）から（１５）の何れかにおいて、前記ｎ個の基本回路のうちｎ段目の基本回路は、ダミー段として使用され、シフト動作に寄与しない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、簡単なＣＭＯＳ回路で構成されるＣＭＯＳシフトレジスタを有する駆動回路を備えた表示装置を提供することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図１に示すように、本実施例のアクティブマトリクス型液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶面に、ｘ方向に延びるｎ本の走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）と、ｙ方向に延びるｍ本の映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）とを有する。
走査線（ゲート線ともいう）と映像線（ドレイン線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極に接続される薄膜トランジスタ（Ｔｎｍ）が設けられる。さらに、画素電極と共通電極（ＣＯＭ）との間には保持容量（Ｃｎｍ）が設けられる。
各走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）により、ゲート信号を、Ｘ１からＸｎの走査線に向かって順次供給する（順方向走査とする）か、あるいは、ＸｎからＸ１の走査線に向かって順次供給する（逆方向走査とする）。
各映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のドレイン（または、ソース）に接続される。
スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続される。
水平駆動回路（ＹＤＶ）により、Ｓ１からＳｍのスイッチ素子に向かって順次走査（順方向走査とする）するか、あるいは、ＳｍからＳ１のスイッチ素子に向かって順次走査（逆方向走査とする）する。

図２は、本発明の実施例のＣＭＯＳシフトレジスタの基本回路を説明するための回路図であり、図１に示す垂直駆動回路（ＸＤＶ）または水平駆動回路（ＹＤＶ）に適用されるＣＭＯＳシフトレジスタの基本回路を説明するための回路図である。
本実施例のＣＭＯＳシフトレジスタは、図２に示すｐ型ＭＯＳトランジスタ（Ｔｒ１，Ｔｒ４，Ｔｒ５）と、ｎ型ＭＯＳトランジスタ（Ｔｒ２，Ｔｒ３，Ｔｒ５）との６つのトランジスタからなる回路を基本回路とする。
これら６つのトランジスタ（Ｔｒ１〜Ｔｒ６）は、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
また、図１中の垂直駆動回路（ＸＤＶ）、水平駆動回路（ＹＤＶ）は、液晶表示パネル内の回路であり、これらの回路は、６つのトランジスタ（Ｔｒ１〜Ｔｒ６）と同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、画素の薄膜トランジスタ（Ｔｎｍ）等と同時に形成される。
図２において、第１の電源電圧（ＶＤＤ）がＨｉｇｈレベル（以下、Ｈレベルという）、第２の電源電圧（ＶＳＳ）がＬｏｗレベル（以下、Ｌレベルという）とされる。
ｐ型ＭＯＳトランジスタ（Ｔｒ４）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ３）のドレインとが接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のソースは第１の電源電圧（ＶＤＤ）に、ｎ型ＭＯＳトランジスタ（Ｔｒ３）のソースは第２の電源電圧（ＶＳＳ）に接続される。
同様に、ｐ型ＭＯＳトランジスタ（Ｔｒ５）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ６）のドレインとが接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ５）のソースは第１の電源電圧（ＶＤＤ）に、ｎ型ＭＯＳトランジスタ（Ｔｒ６）のソースは第２の電源電圧（ＶＳＳ）に接続される。
また、ｐ型ＭＯＳトランジスタ（Ｔｒ１）のドレインと、ｎ型ＭＯＳトランジスタ（Ｔｒ２）のドレインとが接続され、ｎ型ＭＯＳトランジスタ（Ｔｒ２）のソースは第２の電源電圧（ＶＳＳ）に接続される。

ｐ型ＭＯＳトランジスタ（Ｔｒ１）のソースには、クロック（ＣＬＫ）が印加され、ｐ型ＭＯＳトランジスタ（Ｔｒ１）のゲートと、ｎ型ＭＯＳトランジスタ（Ｔｒ２）のゲートには、入力信号（ＩＮ）が印加される。また、入力信号（ＩＮ）は、ｐ型ＭＯＳトランジスタ（Ｔｒ５）のゲートにも印加される。
ｐ型ＭＯＳトランジスタ（Ｔｒ５）のドレインは、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のゲートに接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ４）のドレインは、転送出力端子に接続され、この転送出力端子から転送出力（ＴＲＮ）が出力される。
ｎ型ＭＯＳトランジスタ（Ｔｒ３）のゲートは、ｐ型ＭＯＳトランジスタ（Ｔｒ１）のドレインに接続され、ｐ型ＭＯＳトランジスタ（Ｔｒ１）のドレインは、走査回路出力端子に接続され、この走査回路出力端子から走査回路出力（ＯＴ）が出力される。
ｎ型ＭＯＳトランジスタ（Ｔｒ６）のゲートには、リセット信号（ＲＳＴ）が印加される。
定常状態において、入力信号（ＩＮ）はＨレベル、ノード（ＲＳ）、およびリセット信号（ＲＳＴ）はＬレベルである。このとき、走査回路出力（ＯＴ）はＬレベル、転送出力（ＴＲＮ）はＨレベルとなる。

図２に示す基本回路には、図３に示すようなタイミングのクロック（ＣＬＫ）及び入力信号（ＩＮ）が入力される。
入力信号（ＩＮ）がＨレベルからＬレベルとなることで、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ５）がオンとなり、トランジスタ（Ｔｒ２）がオフとなる。
このタイミングでは、クロック（ＣＬＫ）はＬレベルであるので、走査回路出力（ＯＴ）の電位はＬレベルのまま変化しない。また、トランジスタ（Ｔｒ５）がオンとなるので、ノード（ＲＳ）はＨレベルとなり、トランジスタ（Ｔｒ４）がオフとなる。
トランジスタ（Ｔｒ３）はオフであるので、転送出力（ＴＲＮ）はフローティングとなり、Ｈレベルを保持する。
クロック（ＣＬＫ）がＨレベルとなると、トランジスタ（Ｔｒ１）がオンしているので、走査回路出力（ＯＴ）がＨレベルになり、トランジスタ（Ｔｒ３）がオンして転送出力（ＴＲＮ）がＬレベルとなる。
クロック（ＣＬＫ）がＬレベルに切り替わると同時に、入力信号（ＩＮ）がＨレベルとなるとトランジスタ（Ｔｒ１）がオフし、トランジスタ（Ｔｒ２）がオンとなる。
これにより走査回路出力（ＯＴ）がＬレベルとなり、トランジスタ（Ｔｒ３）がオフし、転送出力（ＴＲＮ）はＬレベルを保持する。

入力信号（ＩＮ）がＨレベルで、トランジスタ（Ｔｒ５）がオフするため、ノード（ＲＳ）はフローティングとなり、Ｈレベルを保持する。
リセット信号（ＲＳＴ）がＬレベルからＨレベルとなると、トランジスタ（Ｔｒ６）がオンとなり、ノード（ＲＳ）はＬレベルとなる。これにより、転送出力（ＴＲＮ）がＨレベルとなり、定常状態となる。
以上により、転送出力（ＴＲＮ）として、入力信号（ＩＮ）を１クロック分シフトさせて転送すると共に、入力信号（ＩＮ）のタイミングでクロック（ＣＬＫ）をラッチして出力することができる。
図４に示すように、前述した基本回路（Ｓ／Ｒ）をｎ個多段に接続し、奇数番目の基本回路（Ｓ／Ｒ）のＣＬＫ端子と、偶数番目の基本回路（Ｓ／Ｒ）のＣＬＫ端子に、互いに逆相のクロックを入力することで、クロックを順次転送し、シフトレジスタとしての機能を得ることができる。図４に示すＣＭＯＳシフトレジスタのタイムチャートの一例を図５に示す。

図１５に示す回路構成の場合、ｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）および反転クロック（ＣＬＫＢ）が伝送されるクロックバスに、ゲートが直接接続されている。
つまり、図１５に示す回路構成の場合、図２に示すトランジスタ（Ｔｒ１）のように、ドレイン（または、ソース）が、クロック（ＣＬＫ）が伝送されるクロックバスに接続される場合に比べ、ゲート容量分クロックバスの負荷が大きくなる。
一般的に、より高負荷の配線を安定駆動するには、定常電流を増やす必要があるため消費電力が増えるが、本実施例の基本回路構成とすることで、クロックバス負荷を低減することができ、クロックバスの充放電による消費電力の低減、およびクロックバスを駆動する回路の負荷を低減することによる消費電力の低減が可能となる。
また、図１５に示す回路構成の場合、ｐ型ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）、およびｎ型ＭＯＳトランジスタ（ＮＭ１，ＮＭ２）は、クロック（ＣＬＫ）の周期でスイッチング動作する。
クロック（ＣＬＫ）の周期は、ＣＭＯＳシフトレジスタの動作周期に比べ数倍早いため、その他のトランジスタが１回動作する間に数倍動作することになる。
本実施例の基本回路は、全てのトランジスタが、ＣＭＯＳシフトレジスタの動作周期で動作するため、図１５に示す回路構成に比して、信頼性を向上させることが可能となる。
図１５に示す回路構成では、転送部およびナンド回路（ＮＡＮＤ）等でシリーズ接続のトランジスタが存在する。通常、トランジスタをシリーズ接続すると、シングルトランジスタに比べオン抵抗が上昇し、駆動能力が低減する。
本実施例の基本回路では、ＮＡＮＤ回路を必要とせず、シリーズ接続されるトランジスタが存在しないため、高速動作（しいては低電圧化）が可能である。

一般的に、インバータなど電位が切り替わる状態遷移時には貫通電流が流れる。これは消費電力の増加の原因となる。
本実施例の基本回路において、入力信号（ＩＮ）の電圧が切り替わる遷移状態において、クロック（ＣＬＫ）がＨレベルの場合、トランジスタ（Ｔｒ１）とトランジスタ（Ｔｒ２）を介して、クロック（ＣＬＫ）が伝送されるクロックバスから第２の電源電圧（ＶＳＳ）に向かって貫通電流が流れることが想定されるが、以下の理由で、貫通電流はほとんど流れない。
図４に示すように、ＩＮ端子は、前段のＴＲＮ端子に接続され、ＲＳＴ端子は、次々段のＯＴ端子に接続される。即ち、入力信号（ＩＮ）は、前段の転送出力（ＴＲＮ）であり、リセット信号（ＲＳＴ）は、次々段の走査回路出力（ＯＴ）である。
一般的に、トランジスタは動作遅延が発生するため、入力信号（ＩＮ）が切り替わるタイミングは、クロック（ＣＬＫ）に対して遅延することになる。
したがって、入力信号（ＩＮ）がＨレベルからＬレベルとなるのは、クロック（ＣＬＫ）がＨレベルからＬレベルに切り替わった後であり、入力信号（ＩＮ）がＬレベルからＨレベルとなるのは、クロック（ＣＬＫ）がＨレベルからＬレベルに切り替わった後である。
このように、本実施例の基本回路は、一種のダイナミック回路であり、貫通電流はほとんど流れないため、消費電力低減に効果がある。

本実施例の基本回路の出力において、出力の切り替わりが同タイミングで行なわれるため、遅延により交差することが考えられる。
通常、ゲート信号は２ライン同時にオンとならないように、切り替わりのタイミングにおいてＬレベルの期間を設けている。
図１５に示す回路構成の場合、ナンド回路（ＮＡＮＤ）を３入力として、Ｌレベルの期間を作る信号を入力する等の手段を用いるが、本実施例では、図６に示すように、クロック（ＣＬＫ１）とクロック（ＣＬＫ２）において、共にＬレベルの期間を設けることで、出力切り替わりタイミングにＬレベルの期間を設けることができる。もちろん、ナンド回路（ＮＡＮＤ）等を用いる手段も可能である。

図４に示すように、ＲＳＴ端子には、次々段の走査回路出力（ＯＴ）が入力される。したがって、ＣＭＯＳシフトレジスタの最後の２段の基本回路は、ＲＳＴ端子に入力される信号が存在しない。つまり、ノード（ＲＳ）がＬレベルとならないため、転送出力（ＴＲＮ）はＬレベルのままである。
最終段の基本回路については、ＴＲＮ端子に接続される回路が存在しないので問題はないが、最終段より１段前の基本回路のＴＲＮ端子から出力される転送出力（ＴＲＮ）、つまり、最終段の入力信号（ＩＮ）は、Ｌレベルのままで、クロック（ＣＬＫ）が取り込みつづけられる。したがって、最終段の基本回路は、ダミー段として利用する必要がある。
最後の２段の基本回路のＲＳＴ端子には、スタート信号（ＦＬＭ）の反転信号（ＦＬＭＢ）を入力することで、入力時にノード（ＲＳ）をＬレベルとし、定常状態とすることができる。
また、最終段の基本回路のＯＴ端子からは、クロック（ＣＬＫ）の波形が出力されつづけるため、最終段より２段前の基本回路のＲＳＴ端子に、ＨレベルとＬレベルの信号が入力されつづける。しかし、ノード（ＲＳ）は定常状態でＬレベルであるので、問題はない。

定常状態において、ノード（ＲＳ）はフローティング状態にあり、Ｌレベルを保持をする。しかしながら、トランジスタのオフ電流等のリーク電流が存在する場合、ノード（ＲＳ）はＬレベルを保持することができなくなる。
ノード（ＲＳ）の主なリークパスとして、トランジスタ（Ｔｒ５）を介した第１の電源電圧（ＶＤＤ）へのパスが考えられ、ノード（ＲＳ）の電位がＬレベルより上昇した場合、誤動作する可能性がある。
そこで、例えば、図７に示すように、ノード（ＲＳ）と第１の電源電圧（ＶＤＤ）との間に、保持容量（Ｃｓ）を追加することで、安定化することができる。
もちろん、保持容量（Ｃｓ）の接続先は、第２の電源電圧（ＶＳＳ）や、その他安定電位でも問題ない。
また、主なリークパスであるトランジスタ（Ｔｒ５）のリークを減らすため、トランジスタ（Ｔｒ５）のチャネル長を長くする、チャネル幅を短くする等ももちろん有効である。

ＩＮ端子（換言すれば、前段の基本回路のＴＲＮ端子）は、Ｈレベルの走査回路出力（ＯＴ）を出力するタイミング、つまり入力信号（ＩＮ）がＬレベルで、クロック（ＣＬＫ）がＨレベルのタイミングにおいて、フローティング状態である。
したがって、クロック（ＣＬＫ）が、ＬレベルからＨレベルになるとき、トランジスタ（Ｔｒ１）のゲート容量を介した容量カップリングにより、ＩＮ端子の電位がＬレベルより上昇することが想定される。
この場合、トランジスタ（Ｔｒ１）のオン抵抗が上昇し、走査回路出力（ＯＴ）への出力遅延が増大する。さらに、上昇した電位がトランジスタ（Ｔｒ２）のしきい値を超えた場合、トランジスタ（Ｔｒ２）がオンとなり、走査回路出力（ＯＴ）を出力している期間、トランジスタ（Ｔｒ２）、トランジスタ（Ｔｒ１）を介して、クロック（ＣＬＫ）が伝送されるクロックバスから第２の電源電圧（ＶＳＳ）に向かって貫通電流が流れてしまう。
そこで、図８に示すように、トランジスタ（Ｔｒ２）のゲートと、第２の電源電圧（ＶＳＳ）との間にｎ型ＭＯＳトランジスタ（Ｔｒ７）を接続し、このトランジスタ（Ｔｒ７）のゲートに走査回路出力（ＯＴ）を印加する。
これにより、走査回路出力（ＯＴ）がＨレベルの期間は、ＩＮ端子をＬレベルとすることができる。
トランジスタ（Ｔｒ７）を追加した場合、入力信号（ＩＮ）がＬレベルからＨレベルに、走査回路出力（ＯＴ）がＨレベルからＬレベルに切り替わる瞬間に、トランジスタ（Ｔｒ７）に貫通電流が流れることが想定される。
しかし、走査回路出力（ＯＴ）の切り替わりタイミングに対して、入力信号（ＩＮ）の切り替わりタイミングは遅れるため、ほとんど貫通電流は流れないと想定される。

ＯＴは走査回路出力である。つまり、例えば、走査線が接続される場合、走査回路出力（ＯＴ）の負荷容量が増大する。
当然、トランジスタ（Ｔｒ３）のゲート電位の立ち上がり、立ち下がり遅延も大きくなり、転送の遅延が増大する。したがって、回路の動作周波数が低減すると想定される。
これを防止するために、トランジスタ（Ｔｒ１）のチャネル幅を大きくすることは、容量カップリングの影響も大きくなるため、好ましくない。
一般的な対策として、図９に示すように、ｐ型ＭＯＳトランジスタ（Ｔｒ９）およびｎ型ＭＯＳトランジスタ（Ｔｒ８）、並びに、ｐ型ＭＯＳトランジスタ（ＴｒＢ）およびｎ型ＭＯＳトランジスタ（ＴｒＡ）で構成されるインバータを用いたバッファ回路を設け、走査回路出力（ＯＴ）の負荷を低減する方法が望ましい。
ノード（ＲＳ）はフローティングノードであり、定常状態でＬレベルであるが、初期状態（電源投入時）においては不定である。
そこで、図１０に示すように、トランジスタ（Ｔｒ６）と並列に、ｎ型ＭＯＳトランジスタ（ＴｒＣ）を設け、このトランジスタ（ＴｒＣ）のゲートに、スタート信号（ＦＬＭ）の反転信号（ＦＬＭＢ）を印加することで、スタート信号（ＦＬＭ）が入力された時に、ノード（ＲＳ）を定常状態にリセットすることができる。

入力信号（ＩＮ）がＬレベルからＨレベルに、クロック（ＣＬＫ）がＨレベルからＬレベルになるタイミングにおいて、前述した通り、遅延により入力信号（ＩＮ ）のタイミングが遅れる。
したがって、走査回路出力（ＯＴ）に、トランジスタ（Ｔｒ２）を介してＬレベルを書き込むタイミングが遅延し、切り替わり始めでは、トランジスタ（Ｔｒ１）を介してＬレベルを書き込むこととなる。つまり、トランジスタ（Ｔｒ１）のゲートがＬレベル、ドレイン（又はソース）がＬレベルにおいて、ソース（又はドレイン）にＬレベルを書き込むことなる。
この場合、高いゲートソース（又はドレイン）電圧を得ることができず、走査回路出力（ＯＴ）への書き込み遅延は大きくなると想定される。
一般的に、Ｌレベルを書き込むのは、ｎチャネルトランジスタの方がｐチャネルトランジスタより好ましい。
そこで、図１１に示すように、トランジスタ（Ｔｒ１）と並列に、ｎ型ＭＯＳトランジスタ（ＴｒＤ）を接続し、このトランジスタ（ＴｒＤ）のゲートに、ｐ型ＭＯＳトランジスタ（ＴｒＥ）およびｎ型ＭＯＳトランジスタ（ＴｒＦ）からなるインバータで反転された入力信号を印加し、ＣＭＯＳスイッチ化することで、遅延を低減することができる。
なお、図１２に示すように、図１１のトランジスタ（ＴｒＤ）と、図９に示すｐ型ＭＯＳトランジスタ（Ｔｒ９）およびｎ型ＭＯＳトランジスタ（Ｔｒ８）、並びに、ｐ型ＭＯＳトランジスタ（ＴｒＢ）およびｎ型ＭＯＳトランジスタ（ＴｒＡ）で構成されるインバータとを組み合わせることで、図１１中のｐ型ＭＯＳトランジスタ（ＴｒＥ）およびｎ型ＭＯＳトランジスタ（ＴｒＦ）からなるインバータを削減することができる。
この場合、走査回路出力（ＯＴ）がＬレベルとなった後も、２段のインバータで遅延した期間、トランジスタ（ＴｒＤ）をオンすることができる。１クロック遅延しない限り動作として問題ないため、負荷が大きく遅延の大きい出力に接続しても問題ない。
図１３に、前述した機能を全て備えた場合の回路を示す。

なお、全てのｎ型ＭＯＳトランジスタを、Ｐ型ＭＯＳトランジスタに、Ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタにし、第１の電源電圧（ＶＤＤ）と、第２の電源電圧（ＶＳＳ）を入れ替え、入力信号の論理を入れ替えることで、反転論理で動作するＣＭＯＳシフトレジスタとなる。
また、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ等も使用可能である。
また、前述の説明では、垂直駆動回路（ＸＤＶ）、および水平駆動回路（ＹＤＶ）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、垂直駆動回路（ＸＤＶ）、および水平駆動回路（ＹＤＶ）自体、あるいは一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。 本発明の実施例のＣＭＯＳシフトレジスタの基本回路を説明するための回路図である。 図２に示す基本回路に入力されるクロック（ＣＬＫ）及び入力信号（ＩＮ）のタイミングを説明するための図である。 本発明の実施例のＣＭＯＳシフトレジスタを示す図である。 図４に示すＣＭＯＳシフトレジスタのタイムチャートの一例を示す図である。 図４に示すＣＭＯＳシフトレジスタのタイムチャートの他の例を示す図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図２に示す基本回路の変形例を示す回路図である。 図７〜図１２の変形例を全て取り入れた基本回路を示す回路図である。 従来のＣＭＯＳシフトレジスタの単位回路を示す回路図である。 図１４に示す単位回路の実際の回路構成を示す回路図である。

符号の説明

Ｘ１，Ｘ２，．．．，Ｘｎ ゲート線
Ｙ１，Ｙ２，．．．，Ｙｍ ドレイン線
Ｓ１，Ｓ２，．．．，Ｓｍ スイッチ素子
ＸＤＶ 垂直駆動回路
ＹＤＶ 水平駆動回路
ＤＡＴＡ 映像信号線
ＣＯＭ 共通電極
ＰＭ，ＮＭ，Ｔｎｍ、ＴｒＮ，ＴｒＡ〜ＴｒＦ トランジスタ
ＲＳ ノード
Ｃｎｍ，Ｃｓ 容量素子
ＩＮＶ１，ＩＮＶ３ クロックドインバータ
ＩＮＶ２，ＩＮＶ４ インバータ
ＮＡＮＤ ナンド回路
Ｓ／Ｒ 基本回路

Claims (13)

1. 複数の画素と、
   前記複数の画素を駆動する駆動回路とを備え、
   前記駆動回路は、シフトレジスタを有し、
   前記シフトレジスタは、多段に縦接接続されるｎ（ｎ≧２）個の基本回路を有し、
   前記基本回路は、第１電極にクロックが印加される第１導電型の第１のトランジスタと、
   第２電極が前記第１のトランジスタの第２電極に接続され、第１電極に第２の電源電圧が印加される前記第１導電型とは導電型が異なる第２導電型の第２のトランジスタと、
   第１電極に前記第２の電源電圧とは異なる第１の電源電圧が印加される前記第１導電型の第３のトランジスタと、
   第２電極が前記第３のトランジスタの第２電極に接続されるとともに制御電極が前記第１のトランジスタの前記第２電極に接続され、第１電極に前記第２の電源電圧が印加される前記第２導電型の第４のトランジスタと、
   第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの制御電極に接続される前記第１導電型の第５のトランジスタと、
   第２電極が前記第５のトランジスタの前記第２電極に接続され、第１電極に前記第２の電源電圧が印加される前記第２導電型の第６のトランジスタとを有し、
   前記第１のトランジスタの制御電極、前記第２のトランジスタの制御電極、および、前記第５のトランジスタの制御電極に入力信号が印加され、
   前記第１のトランジスタの前記第２電極が走査回路出力端子に接続され、
   前記第６のトランジスタの制御電極にリセット信号が印加され、
   前記第３のトランジスタの第２電極が転送出力端子に接続され、
   前記ｎ個の基本回路のうち１段目の基本回路の前記入力信号として、スタート信号が入力され、ｍ（２≦ｍ≦ｎ）段目の基本回路の前記入力信号として、（ｍ−１）段目の基本回路の転送出力が入力され、
   前記ｍ段目の基本回路のリセット信号として、（ｍ＋２）段目の基本回路の前記走査回路出力が入力されることを特徴とする表示装置。
2. 前記ｎ個の基本回路のうち（ｎ−１）段目、およびｎ段目の基本回路のリセット信号として、スタート信号の反転信号が入力されることを特徴とする請求項１に記載の表示装置。
3. 前記ｎ個の基本回路のうちｎ段目の基本回路は、ダミー段として使用され、シフト動作に寄与しないことを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記基本回路は、一端が前記第５のトランジスタの前記第２の電極に接続され、他端に所定の電圧が印加される容量素子を有することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
5. 前記所定の電圧は、前記第１の電源電圧、あるいは、前記第２の電源電圧であることを特徴とする請求項４に記載の表示装置。
6. 前記基本回路は、第２の電極が前記第２のトランジスタの前記制御電極に接続されるとともに制御電極が前記第１のトランジスタの前記第２電極に接続され、第１の電極に前記第２の電源電圧が印加される前記第２導電型の第７のトランジスタを有することを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
7. 前記基本回路は、前記第１のトランジスタの前記第２電極と前記走査回路出力端子との間に設けられるバッファ回路を有することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
8. 前記バッファ回路は、偶数段縦接接続されるインバータであることを特徴とする請求項７に記載の表示装置。
9. 前記基本回路は、前記第６のトランジスタと並列に接続される前記第２導電型の第８のトランジスタを有し、
   前記第８のトランジスタの制御電極に、スタート信号の反転信号が印加されることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
10. 前記基本回路は、前記第１のトランジスタと並列に接続される前記第２導電型の第９のトランジスタを有し、
    前記第９のトランジスタの制御電極に、入力信号の反転信号が印加されることを特徴とする請求項１ないし請求項９のいずれか１項に記載の表示装置。
11. 前記基本回路は、前記第１のトランジスタと並列に接続される前記第２導電型の第１０のトランジスタを有し、
    前記第１０のトランジスタの制御電極は、前記バッファ回路の出力端子に接続されることを特徴とする請求項７または請求項８に記載の表示装置。
12. 前記ｎ個の基本回路のうち奇数段目の基本回路の前記第１のトランジスタの前記第１の電極に第１のクロックが供給され、
    前記ｎ個の基本回路のうち偶数段目の基本回路の前記第１のトランジスタの前記第１の電極に第２のクロックが供給され、
    前記第１のクロックと前記第２のクロックとは、同一周期で、位相が異なっていることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の表示装置。
13. 前記第１のクロックと前記第２のクロックとは、同じ電圧レベルとなる期間を有することを特徴とする請求項１２に記載の表示装置。

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