JP4686972B2 - シフトレジスタ回路、基本回路および表示装置 - Google Patents
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ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、単一チャネルのトランジスタによって構成される。
この単位回路は複数段縦続接続されることによってシフトレジスタ回路を構成する。単位回路が複数段縦続接続されてなるシフトレジスタ回路において、基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする。このシフトレジスタ回路は、画素アレイ部と共に集積されて当該画素アレイ部を駆動する駆動回路を具備する表示装置において、当該駆動回路のシフトレジスタ回路として用いられる。
本発明の第1実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、ソースが第1電源に接続された第1のトランジスタと、ソースが第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、第1の入力信号が与えられたときに、第1のトランジスタのゲート電位を第1電源の電位に設定するとともに、第2のトランジスタのゲート電位を第2の電源の電位に設定して出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、第2の入力信号が与えられたときに、第1のトランジスタのゲート電位を第2電源の電位に設定するとともに、第2のトランジスタのゲート電位を第1の電源の電位に設定して出力手段の初期状態を確定する初期状態確定手段とを備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
図3は、第1実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にPチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、正側電源VDD(以下、VDD電源と記す)を第1電源とし、負側電源VSS(以下、VSS電源と記す)を第2電源としている。
図8は、第1実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にNチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、負側電源VSS(以下、VSS電源と記す)を第1電源とし、正側電源VDD(以下、VDD電源と記す)を第2電源としている。
本発明の第2実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、第1実施形態に係るシフトレジスタ回路の基本回路における出力手段、ブートストラップ状態確定手段および初期状態確定手段に加えて、出力手段のブートストラップ動作時に、第2のトランジスタのゲート側をブートストラップ状態確定手段側から切り離す第1のスイッチ手段や、前記第2のトランジスタのゲート電位が第2の電源の電位のときに、第1のトランジスタのゲート電位を第1電源の電位にするブートストラップ電位確定手段等をさらに備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
図10は、第2実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図3と同等部分には同一符号を付して示している。
図12は、第2実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図8と同等部分には同一符号を付して示している。
(実施例1)
図14は、実施例1に係るトランスファーゲート回路12の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート91と、電源供給スイッチ92とを備えるとともに、入力パルスSTが与えられる回路入力端子93と、クロックパルスCK1が与えられるクロック端子94とを有する構成となっている。
図16は、実施例2に係るトランスファーゲート回路12の構成を示す回路図であり、図中、図14と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート95と、電源供給スイッチ96とを有する構成となっている。
(実施例1)
図18は、実施例1に係るトランスファーゲート回路13の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート97を備えるとともに、入力パルスSTが与えられる回路入力端子98と、クロックパルスCK2が与えられるクロック端子99とを有する構成となっている。
図20は、実施例2に係るトランスファーゲート回路13の構成を示す回路図であり、図中、図18と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート100を有する構成となっている。
以上説明した第1,第2実施形態に係るシフトレジスタ回路は、実施例1で構成すればPMOSトランジスタ単独構成によるシフトレジスタ回路となり、実施例2で構成すればNMOSトランジスタ単独構成によるシフトレジスタ回路となる。そして、このシフトレジスタは、液晶表示装置やEL(electroluminescence) あるいはLED(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、CMOSイメージセンサに代表されるX−Yアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。
Claims (11)
- ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Pチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
シフトレジスタ回路。 - ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Nチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
シフトレジスタ回路。 - 前記基本回路を構成するトランジスタが薄膜トランジスタである
請求項1または2記載のシフトレジスタ回路。 - 前記第2のトランジスタのゲート電位が第2電源の電位のときに、前記第1のトランジスタのゲート電位を前記第1電源の電位にするブートストラップ電位確定手段をさらに備えた
請求項1または2記載のシフトレジスタ回路。 - 前記第1の入力信号は1フィールド期間の開始部分と終了部分でそれぞれアクティブとなる信号であり、
前記クロック信号は2相のクロック信号であり、
前記開始部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の一方に基づいて初段の前記基本回路の前記第1の入力信号を生成する第1の入力信号生成手段と、
前記終了部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の他方に基づいて最終段の前記基本回路の前記第2の入力信号を生成する第2の入力信号生成手段とをさらに備えた
請求項1または2記載のシフトレジスタ回路。 - 前記第1の入力信号生成手段は、前記2相のクロック信号の一方に同期して、初段の前記基本回路の出力に前記第1電源の電位を供給する
請求項5記載のシフトレジスタ回路。 - 前記2相のクロック信号の他方に同期してキャパシタに前記第2電源の電位を充電し、前記2相のクロック信号の一方に同期して前記キャパシタの電位を前記第1のトランジスタのゲート電位とする初期状態電圧安定化手段をさらに備えた
請求項5記載のシフトレジスタ回路。 - ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Pチャネルのトランジスタによって構成される
基本回路。 - ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Nチャネルのトランジスタによって構成される
基本回路。 - ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Pチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
シフトレジスタ回路を有する表示装置。 - ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2電源の電位に設定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第2のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第1のスイッチ手段と、
前記第2のトランジスタのゲート電位が前記第2電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第2電源の電位にする第2のスイッチ手段と
を備え、Nチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
シフトレジスタ回路を有する表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003386172A JP4686972B2 (ja) | 2003-11-17 | 2003-11-17 | シフトレジスタ回路、基本回路および表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003386172A JP4686972B2 (ja) | 2003-11-17 | 2003-11-17 | シフトレジスタ回路、基本回路および表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010087221A Division JP5429815B2 (ja) | 2010-04-05 | 2010-04-05 | シフトレジスタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005149624A JP2005149624A (ja) | 2005-06-09 |
JP4686972B2 true JP4686972B2 (ja) | 2011-05-25 |
Family
ID=34693924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003386172A Expired - Fee Related JP4686972B2 (ja) | 2003-11-17 | 2003-11-17 | シフトレジスタ回路、基本回路および表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4686972B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5190722B2 (ja) | 2005-05-20 | 2013-04-24 | Nltテクノロジー株式会社 | ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 |
JP5132884B2 (ja) * | 2005-12-28 | 2013-01-30 | 三菱電機株式会社 | シフトレジスタ回路およびそれを備える画像表示装置 |
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JP4867657B2 (ja) | 2006-12-28 | 2012-02-01 | ソニー株式会社 | 電圧供給回路、表示装置、および電子機器、並びに電圧供給方法 |
KR101393635B1 (ko) | 2007-06-04 | 2014-05-09 | 삼성디스플레이 주식회사 | 표시 장치의 구동 장치 및 이를 포함하는 표시 장치 |
US8223112B2 (en) | 2007-12-27 | 2012-07-17 | Sharp Kabushiki Kaisha | Shift register receiving all-on signal and display device |
JP2009181612A (ja) * | 2008-01-29 | 2009-08-13 | Toshiba Mobile Display Co Ltd | シフトレジスタ回路及び液晶表示装置 |
JP5151585B2 (ja) | 2008-03-18 | 2013-02-27 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
JP4835626B2 (ja) * | 2008-04-03 | 2011-12-14 | ソニー株式会社 | シフトレジスタ回路、表示パネル及び電子機器 |
JP5141363B2 (ja) | 2008-05-03 | 2013-02-13 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
JP5136198B2 (ja) | 2008-05-14 | 2013-02-06 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
JP4582216B2 (ja) | 2008-07-12 | 2010-11-17 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
JP2010204599A (ja) | 2009-03-06 | 2010-09-16 | Epson Imaging Devices Corp | スキャナー、電気光学パネル、電気光学表示装置及び電子機器 |
JP5457826B2 (ja) | 2009-12-28 | 2014-04-02 | 株式会社ジャパンディスプレイ | レベルシフト回路、信号駆動回路、表示装置および電子機器 |
KR101254473B1 (ko) | 2010-03-15 | 2013-04-12 | 샤프 가부시키가이샤 | 주사 신호선 구동 회로 및 그것을 구비한 표시 장치 |
KR101994074B1 (ko) | 2010-05-21 | 2019-06-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 펄스 출력 회로, 시프트 레지스터, 및 표시 장치 |
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- 2003-11-17 JP JP2003386172A patent/JP4686972B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2005149624A (ja) | 2005-06-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060619 |
|
A977 | Report on retrieval |
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R151 | Written notification of patent or utility model registration |
Ref document number: 4686972 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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