JP5429815B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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Description
本発明の第1実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、ソースが第1電源に接続された第1のトランジスタと、ソースが第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、第1の入力信号が与えられたときに、第1のトランジスタのゲート電位を第1電源の電位に設定するとともに、第2のトランジスタのゲート電位を第2の電源の電位に設定して出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、第2の入力信号が与えられたときに、第1のトランジスタのゲート電位を第2電源の電位に設定するとともに、第2のトランジスタのゲート電位を第1の電源の電位に設定して出力手段の初期状態を確定する初期状態確定手段とを備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
図3は、第1実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にPチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、正側電源VDD(以下、VDD電源と記す)を第1電源とし、負側電源VSS(以下、VSS電源と記す)を第2電源としている。
図8は、第1実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にNチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、負側電源VSS(以下、VSS電源と記す)を第1電源とし、正側電源VDD(以下、VDD電源と記す)を第2電源としている。
本発明の第2実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、第1実施形態に係るシフトレジスタ回路の基本回路における出力手段、ブートストラップ状態確定手段および初期状態確定手段に加えて、出力手段のブートストラップ動作時に、第2のトランジスタのゲート側をブートストラップ状態確定手段側から切り離す第1のスイッチ手段や、前記第2のトランジスタのゲート電位が第2の電源の電位のときに、第1のトランジスタのゲート電位を第1電源の電位にするブートストラップ電位確定手段等をさらに備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
図10は、第2実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図3と同等部分には同一符号を付して示している。
図12は、第2実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図8と同等部分には同一符号を付して示している。
(実施例1)
図14は、実施例1に係るトランスファーゲート回路12の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート91と、電源供給スイッチ92とを備えるとともに、入力パルスSTが与えられる回路入力端子93と、クロックパルスCK1が与えられるクロック端子94とを有する構成となっている。
図16は、実施例2に係るトランスファーゲート回路12の構成を示す回路図であり、図中、図14と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート95と、電源供給スイッチ96とを有する構成となっている。
(実施例1)
図18は、実施例1に係るトランスファーゲート回路13の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート97を備えるとともに、入力パルスSTが与えられる回路入力端子98と、クロックパルスCK2が与えられるクロック端子99とを有する構成となっている。
図20は、実施例2に係るトランスファーゲート回路13の構成を示す回路図であり、図中、図18と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート100を有する構成となっている。
以上説明した第1,第2実施形態に係るシフトレジスタ回路は、実施例1で構成すればPMOSトランジスタ単独構成によるシフトレジスタ回路となり、実施例2で構成すればNMOSトランジスタ単独構成によるシフトレジスタ回路となる。そして、このシフトレジスタは、液晶表示装置やEL(electroluminescence) あるいはLED(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、CMOSイメージセンサに代表されるX−Yアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。
Claims (7)
- ソースが第1電源に接続された第1のトランジスタと、
ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタと、
前記第2のトランジスタのドレインとゲートとの間に接続されるキャパシタと、
前記第1電源と前記第1のトランジスタのゲートとの間に接続される第4のトランジスタと、
前記第4のトランジスタのゲートと前記第2のトランジスタのゲートとの間に接続される第5のトランジスタと
を備え、単一チャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、前記基本回路の初段に接続されるトランスファーゲート回路をさらに備え、
前記第4のトランジスタのゲートおよび前記第5のトランジスタのゲートに第1の入力信号が与えられ、
前記第1の入力信号に応じて、前記第4のトランジスタを導通状態にし、一方で、前記第5のトランジスタを導通状態にし、
次いで、前記クロック信号を変化させることで、前記第5のトランジスタを非導通状態にし、
前記基本回路は、前記第1の入力信号を入力する入力端と、出力信号を出力する出力端とを備え、
前記基本回路の各々は、前記出力端が後段の基本回路の入力端に接続され、
前記トランスファーゲート回路は、
単一チャネルのトランジスタによって構成され、
ソースに前記クロック信号が入力され、ゲートに第2電源の電位が設定される第7のトランジスタと、
ドレインにスタート信号が入力され、ゲートが前記第7のトランジスタのドレインに接続され、ソースが初段の前記基本回路の入力端に接続される第8のトランジスタと
を有するシフトレジスタ回路。 - 前記第1電源と前記第2のトランジスタのゲートとの間に接続される第3のトランジスタと、
ソースおよびドレインの一方が、前記第1のトランジスタのゲートに接続される第6のトランジスタと
をさらに備え、
前記クロック信号を変化させた後、前記第6のトランジスタを導通状態にして前記第2電源の電位を供給し、一方で、前記第3のトランジスタを導通状態にする
請求項1に記載のシフトレジスタ回路。 - 前記トランスファーゲート回路は、
ソースに前記第1電源の電位が設定され、ゲートにスタート信号が入力され、ドレインが初段の前記基本回路の出力端に接続される第9のトランジスタを有する
請求項1に記載のシフトレジスタ回路。 - ソースが第1電源に接続された第1のトランジスタと、
ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタと、
前記第2のトランジスタのドレインとゲートとの間に接続されるキャパシタと、
前記第1電源と前記第2のトランジスタのゲートとの間に接続される第3のトランジスタと、
前記第1電源と前記第1のトランジスタのゲートとの間に接続される第4のトランジスタと、
前記第4のトランジスタのゲートと前記第2のトランジスタのゲートとの間に接続される第5のトランジスタと、
ソースおよびドレインの一方が、前記第1のトランジスタのゲートに接続される第6のトランジスタと
を備え、単一チャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、前記基本回路の初段に接続されるトランスファーゲート回路をさらに備え、
前記第4のトランジスタのゲートおよび前記第5のトランジスタのゲートに第1の入力信号が与えられ、
前記第6のトランジスタのゲートに第2の入力信号が与えられ、
前記第1の入力信号に応じて、前記第4のトランジスタを導通状態にし、一方で、前記第5のトランジスタを導通状態にし、
次いで、前記クロック信号を変化させることで、前記第5のトランジスタを非導通状態にし、
次いで、前記第2の入力信号に応じて、前記第6のトランジスタを導通状態にし、一方で、前記第3のトランジスタを導通状態にし、
前記基本回路は、前記第1の入力信号を入力する入力端と、出力信号を出力する出力端とを備え、
前記基本回路の各々は、前記出力端が後段の基本回路の入力端に接続され、
前記トランスファーゲート回路は、
単一チャネルのトランジスタによって構成され、
ソースに前記クロック信号が入力され、ゲートに第2電源の電位が設定される第7のトランジスタと、
ドレインにスタート信号が入力され、ゲートが前記第7のトランジスタのドレインに接続され、ソースが初段の前記基本回路の入力端に接続される第8のトランジスタと
を有する
シフトレジスタ回路。 - 前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とする
請求項4に記載のシフトレジスタ回路。 - 前記基本回路の各々は、後段の基本回路の出力信号を前記第2の入力信号とする
請求項5に記載のシフトレジスタ回路。 - 前記トランスファーゲート回路は、
ソースに前記第1電源の電位が設定され、ゲートに前記スタート信号が入力され、ドレインが初段の前記基本回路の出力端に接続される第9のトランジスタを有する
請求項4に記載のシフトレジスタ回路。
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