JP4232600B2 - バッファ回路および表示装置 - Google Patents
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Description
図1は、本発明の実施例1に係るバッファ回路の構成を示す回路図である。本実施例に係るバッファ回路は、ガラス基板等の絶縁性基板上にPチャネルのMOSトランジスタのみによって構成されたブートストラップ型バッファ回路であり、正側電源VDD(以下、VDD電源と記す)を第1電源とし、負側電源VSS(以下、VSS電源と記す)を第2電源としている。
図5は、本発明の実施例2に係るバッファ回路の構成を示す回路図である。本実施例に係るバッファ回路は、ガラス基板等の絶縁性基板上にNチャネルのMOSトランジスタのみによって構成されたブートストラップ型バッファ回路であり、負側電源VSS(以下、VSS電源と記す)を第1電源とし、正側電源VDD(以下、VDD電源と記す)を第2電源としている。
以上説明した本実施形態に係るブートストラップ型バッファ回路は、例えば、液晶表示装置やEL(electroluminescence) あるいはLED(Light Emitting Diode)表示装置に代表されるパネル型表示装置において、その駆動回路の一部として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるバッファ回路はこの適用例に限られるものではなく、一般的なバッファ回路として広く用いることができる。
Claims (4)
- 絶縁性基板上に単一チャネルのトランジスタによって構成され、
入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、
ソースが第1電源に接続され、前記反転遅延手段を経た前記入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第1のトランジスタと、
前記第1のトランジスタのドレインと第2電源との間に接続された第2のトランジスタと、
前記第2のトランジスタのゲートとソースとの間に接続されたキャパシタと、
前記反転遅延手段の入力端と前記第2のトランジスタのゲートとの間に接続され、前記第2電源の電圧がゲートに与えられる第3のトランジスタと、
前記第1のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第4のトランジスタと、
前記第4のトランジスタのドレインにソースが接続されるとともに、前記第2のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第5のトランジスタとを備え、
前記第5のトランジスタは、前記第4のトランジスタに比べてトランジスタサイズが大きい
バッファ回路。 - 前記第1乃至第5のトランジスタが薄膜トランジスタである
ことを特徴とする請求項1記載のバッファ回路。 - 表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、
前記絶縁性基板上に前記画素アレイ部と共に集積され、回路の一部にバッファ回路を含んで前記画素アレイ部の駆動を行う駆動回路とを具備し、
前記バッファ回路は、
前記絶縁性基板上に単一チャネルのトランジスタによって構成され、
入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、
ソースが第1電源に接続され、前記反転遅延手段を経た前記入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第1のトランジスタと、
前記第1のトランジスタのドレインと第2電源との間に接続された第2のトランジスタと、
前記第2のトランジスタのゲートとソースとの間に接続されたキャパシタと、
前記反転遅延手段の入力端と前記第2のトランジスタのゲートとの間に接続され、前記第2電源の電圧がゲートに与えられる第3のトランジスタと、
前記第1のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第4のトランジスタと、
前記第4のトランジスタのドレインにソースが接続されるとともに、前記第2のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第5のトランジスタとを備え、
前記第5のトランジスタは、前記第4のトランジスタに比べてトランジスタサイズが大きい
表示装置。 - 前記第1乃至第5のトランジスタが薄膜トランジスタである
請求項3記載の表示装置。
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