TWI410937B - 半導體積體電路 - Google Patents

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Description

半導體積體電路
本發明係關於一種半導體積體電路，特別是關於用於液晶顯示器之周邊驅動電路的半導體積體電路。
為了謀求液晶顯示器(Liquid Crystal Display：以下稱「LCD」)之小型化及低成本化，而對位於LCD基板上之周邊驅動電路進行積體化之技術的開發。
於該周邊驅動電路包括垂直驅動電路及水平驅動電路。垂直驅動電路會掃描形成於主動矩陣陣列中薄膜電晶體(Thin Film Transistor：以下稱「TFT」)的閘極，且水平驅動電路會將視頻信號供給至資料匯流排線。多晶矽薄膜電晶體(以下稱p－SiTFT)通常係積體地形成此等周邊驅動電路。
LCD之周邊驅動電路中，通常要求邏輯電壓可輸出5V或超過3.3V之高電壓。如LCD之垂直驅動電路係要求能輸出20~40V之輸出電壓。因而，在LCD之周邊驅動電路中，開發高耐壓電路成為一個重大課題。
為了謀求電路之高耐壓化，可以考慮直接使電晶體的源極·汲極的施加電壓之耐壓度提高，或是考慮能使電晶體之源極·汲極之間電壓降低結構。
先前，熟知有藉由串聯地連接電晶體，以減低施加於各電晶體之電壓的技術。如專利文獻1(日本特開平10－223905號公報)中揭示有：將施加於TFT之電壓均等地分壓，以消除電路耐壓之變動的高耐壓之半導體積體電路。
如上述，在數個電晶體串聯地連接之電路中，關閉電晶體時，數個電晶體之連接點成為浮動狀態。此時，當電晶體導通狀態時，理論上會根據連接點的電位決定分壓比的值。但是，受到電晶體特性之個體差異及因電路之寄生電容造成之饋通效應的影響等，電晶體關閉時之連接點的電位與分壓比之值有所差異。以往連接點之浮動的電位並未受到注意，且連接點之浮動的電位與閘極電位間之電位差可能接近電晶體之臨限值電壓。
再者，MOS電晶體中，在閘極及源極間施加比電晶體之臨限值電壓稍低之電壓時，會在汲極附近產生高電場。現今已經知道該狀態長時間(數秒鐘)持續時，電晶體之特性會惡化。
因此，在串聯地連接數個電晶體之電路中，於電晶體之關閉狀態的期間，有可能會使電晶體之特性惡化。
因此，有鑑於上述背景，本發明之目的為提供一種能夠在串聯數個電晶體之電路中保持電晶體之特性的半導體積體電路。
本發明之半導體積體電路包含：一第一電晶體；一第二電晶體，其串聯地連接於前述第一電晶體；及一電壓施加電路，其於前述第一電晶體及前述第二電晶體均關閉之期間中在前述第一電晶體與前述第二電晶體之一連接點上施加一特定之電壓。
如此，藉由固定於第一電晶體與第二電晶體之關閉期間的連接點之電位，可防止因在電晶體上長時間施加臨限值電壓而產生之電晶體的特性惡化之問題。
本發明之半導體積體電路中，前述電壓施加電路亦可施加一電壓，而使前述第一電晶體及前述第二電晶體不導通。
於電晶體之關閉期間施加於連接點之電壓，只須為第一電晶體及第二電晶體不導通之電壓即可。藉由本發明之結構，可設定適切大小之電壓值。
本發明之半導體積體電路中，前述電壓施加電路亦包含一第三電晶體，前述第三電晶體之源極或汲極連接於前述連接點時，前述第三電晶體之另一之源極或汲極連接於前述第一電晶體之閘極。
藉由該結構，可在電晶體之關閉期間，以形成與第一電晶體之閘極相同電位之方式來控制連接點之電位。
本發明之半導體積體電路，亦可藉由前述第三電晶體之閘極連接於前述半導體積體電路之一輸入信號線。
藉由該結構，可利用半導體積體電路之輸入信號，來控制第三電晶體。
本發明之半導體積體電路，亦可藉由前述第三電晶體之閘極連接於前述半導體積體電路之一輸出信號線。
藉由該結構，可利用半導體積體電路之輸出信號，來控制第三電晶體。
本發明之半導體積體電路中，前述第一電晶體及前述第二電晶體亦可係非晶矽電晶體或多晶矽電晶體。
前述非晶矽或多晶矽作為材料之電晶體，由於因臨限值電壓造成特性惡化，因此適合採用本發明之結構。
本發明之反相電路包含前述半導體積體電路，並將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
本發明之緩衝電路包含前述半導體積體電路，並將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
本發明之位準移位器之電路包含前述半導體積體電路，並將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
如此，包含前述半導體積體電路之反相電路、緩衝電路及位準移位器之電路，與前述半導體積體電路之發明相同地，係藉由固定在第一電晶體與第二電晶體之關閉期間之連接點的電位，可防止因電晶體上長時間施加臨限值電壓而產生之電晶體的特性惡化。
另外，上述之發明中，電晶體亦可為MOS電晶體。MOS電晶體中，雖在閘極．源極間長時間施加比電晶體之臨限值電壓稍低的電壓時，使電晶體之特性惡化，但是，藉由本發明之結構，固定在關閉期間之連接點的電位，可有效抑制MOS電晶體之特性惡化。
本發明其他型態之半導體積體電路包含：一第一電路元件；一第二電路元件，其連接於前述第一電路元件；及一電壓施加電路，其於前述第一電路元件及前述第二電路元件均不導電之期間，在前述第一電路元件與前述第二電路元件之一連接點上施加一特定之電壓。
如此，由於可控制第一電路元件與第二電路元件之連接點的電位，因此可防止因數值不明之電位造成電路元件之特性惡化。
本發明之另外型態的反相電路包含：一第一P型MOS電晶體、一第二P型MOS電晶體、一第一N型MOS電晶體及一第二N型MOS電晶體，其自高電位向 低電位串聯地連接；一輸入信號線，其與前述各MOS電晶體之閘極連接；一輸出信號線，其連接於前述第二P型MOS電晶體與前述第一N型MOS電晶體之連接點；一第三P型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點連接；及一第三N型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；其中，前述第三P型MOS電晶體之源極連接於前述輸入信號線，其汲極連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之間，其閘極連接於前述輸出信號線，且前述第三N型MOS電晶體之源極連接於前述輸入信號線，其汲極連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極連接於前述輸出信號線。
本發明之另外型態的緩衝電路包含：一第一P型MOS電晶體、一第二P型MOS電晶體、一第一N型MOS電晶體及一第二N型MOS電晶體，其自高電位向低電位串聯地連接；一第一輸入信號線，其連接於前述第一P型MOS電晶體之閘極；一第二輸入信號線，其同時連接於前述第二P型MOS電晶體之閘極及前述第一N型MOS電晶體之閘極；一第三輸入信號線，其連接於前述第二N型MOS電晶體之閘極；一第三N型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點；及一第三P型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；其中，前述第三N型MOS電晶體之源極連接於前述第二輸入信號線，其汲極 連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之間，其閘極連接於前述第一輸入信號線，且前述第三P型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極連接於前述第三輸入信號線。
本發明之另外型態的位準移位器之電路包含：一第一P型MOS電晶體、一第二P型MOS電晶體及一第一N型MOS電晶體，其自高電位向低電位串聯地連接；一第一輸入信號線，其連接於前述第二P型MOS電晶體之閘極及前述第一N型MOS電晶體之閘極；一第一輸出信號線，其連接於前述第二P型MOS電晶體與前述第一N型MOS電晶體之連接點；一第三P型MOS電晶體、一第四P型MOS電晶體及一第二N型MOS電晶體，其自高電位向低電位串聯地連接；一第二輸入信號線，其連接於前述第四P型MOS電晶體之閘極及前述第二N型MOS電晶體之閘極；一第二輸出信號線，其連接於前述第四P型MOS電晶體與前述第二N型MOS電晶體之連接點；一第三N型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點；及一第四N型MOS電晶體，其連接於前述第三P型MOS電晶體與前述第四P型MOS電晶體之連接點；其中，前述第三N型MOS電晶體之源極連接於前述第一輸入信號線，其汲極連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之間，其閘極與前述第一P型MOS電晶體之閘極一起連接於前述第二輸出信號線，且前述第四N型MOS電晶體之源極連 接於前述第二輸入信號線，其汲極連接於前述第三P型MOS電晶體與前述第四P型MOS電晶體之間，其閘極與前述第三P型MOS電晶體之閘極一起連接於前述第一輸出信號線。
本發明之另外型態的位準移位器之電路具備：一第一N型MOS電晶體、一第二N型MOS電晶體及一第一P型MOS電晶體，其自低電位向高電位串聯地連接；一第一輸入信號線，其連接於前述第二N型MOS電晶體之閘極及前述第一P型MOS電晶體之閘極；一第一輸出信號線，其連接於前述第二N型MOS電晶體與前述第一P型MOS電晶體之連接點；一第三N型MOS電晶體、一第四N型MOS電晶體及一第二P型MOS電晶體，其自低電位向高電位串聯地連接；一第二輸入信號線，其連接於前述第四N型MOS電晶體之閘極及前述第二P型MOS電晶體之閘極；一第二輸出信號線，其連接於前述第四N型MOS電晶體與前述第二P型MOS電晶體之連接點；一第三P型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；及一第四P型MOS電晶體，其連接於前述第三N型MOS電晶體與前述第四N型MOS電晶體之連接點；其中，前述第三P型MOS電晶體之源極連接於前述第一輸入信號線，其汲極連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極與‘前述第一N型MOS電晶體之閘極一起連接於前述第二輸出信號線，且前述第四P型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連接於前述第三N型MOS電晶體與前述第四N型MOS電晶體之間，其 閘極與前述第三N型MOS電晶體之閘極一起連接於前述第一輸出信號線。
本發明之電子裝置，包含：一顯示面板，其包含上述之半導體積體電路；及一電源裝置，其連接於前述顯示面板，並在前述顯示面板上供給電源。
藉由該結構，與前述半導體積體電路相同地，可防止因在電晶體上長時間施加臨限值電壓而產生之電晶體的特性惡化。
此外，前述電子裝置亦可係行動電話、數位相機、PDA(個人數位助理(personal digital assistant))、筆記型個人電腦、桌上型個人電腦、電視、GPS(全球定位系統(Global Positioning System))、汽車用顯示器、航空用顯示器、數位相框(digital photo frame)或攜帶式DVD播放機。
採用本發明時，藉由固定在第一MOS電晶體與第二MOS電晶體之關閉期間之連接點的電位，具有可防止因在MOS電晶體上長時間施加臨限值電壓而產生之MOS電晶體的特性惡化之效果。
以下，參照圖式，說明本發明之實施型態的半導體積體電路。另外，本實施型態僅使用MOS電晶體之半導體積體電路來作說明，不過，本發明亦可適用於MOS電晶體以外之電晶體或二極體等的電路。此外，以下說明之MOS電晶體亦可為多晶矽(p－Si)型TFT或是非晶矽(a一Si)型TFT。
第一圖係顯示第一種實施型態之半導體積體電路 圖。第一圖所示之電路係為雙閘極TFT的反相電路1。反相電路1包含：串聯地連接之P型MOS電晶體10、P型MOS電晶體11、N型MOS電晶體12及N型MOS電晶體13。P型MOS電晶體10連接於高電位電源VH ，N型MOS電晶體13連接於低電位電源VL 。各MOS電晶體10~13之閘極分別與輸入信號線19連接。在P型MOS電晶體11與N型MOS電晶體12之連接點15更與輸出信號線20連接。
此外，反相電路1包含：一P型MOS電晶體17,P型MOS電晶體17與一P型MOS電晶體10及一P型MOS電晶體11連接於連接點14、一N型MOS電晶體18,N型MOS電晶體18與一N型MOS電晶體12及一N型MOS電晶體13連接於連接點16，以及一輸入信號線19。P型MOS電晶體17及N型MOS電晶體18之閘極與反相電路1之輸出信號線20連接。
其次，說明第一種實施型態之反相電路1的作動。在輸入信號線19上輸入High信號時，P型MOS電晶體10、11會關閉，N型MOS電晶體12、13則會導通。藉此，便可使輸出信號線20輸出低電位VL 。此時，由於輸出信號線20輸出低電位VL 的輸出信號，而使連接於連接點15之P型MOS電晶體17的閘極上亦輸入一低電位VL ，因此，P型MOS電晶體17導通。藉此，使連接點14之電位與輸入信號線19之電位VH 相同，P型MOS電晶體11之源極及閘極間的電位差成為0。
在反相電路1之輸入信號線19上輸入Low信號時，與上述相反地，P型MOS電晶體10、11導通，N型MOS電晶體12、13關閉。因此，輸出信號線20輸 出高電位VH 。此時，由於輸出信號線20輸出高電位VH 的輸出信號，而使連接於連接點15之N型MOS電晶體18的閘極上亦輸入一高電位VH ，因此，N型MOS電晶體18導通。此時，連接點16之電位與輸入信號線19之電位VL 相同，N型MOS電晶體12之源極及閘極間的電位差成為0。
如以上所述，本實施型態之反相電路1，於關閉P型MOS電晶體10、11時，連接點14之電位與輸入信號線之電位相同，關閉N型MOS電晶體12、13時，連接點16之電位成為與輸入信號線之電位相同電位。因此，若在源極及閘極間長時間施加接近臨限值電壓之電壓，不致使MOS電晶體的特性惡化。
第二圖係顯示第二種實施型態之半導體積體電路圖。第二圖所示之電路係緩衝電路2。緩衝電路2包含：串聯地連接之P型MOS電晶體30、P型MOS電晶體31、N型MOS電晶體32及N型MOS電晶體33。P型MOS電晶體30連接於高電位電源VH ,N型MOS電晶體33連接於低電位電源VL 。P型MOS電晶體30之閘極連接於第一輸入信號線39,P型MOS電晶體31之閘極及N型MOS電晶體32之閘極連接於第二輸入信號線40,N型MOS電晶體33之閘極連接於第三輸入信號線41。輸出信號線43連接於P型MOS電晶體31與N型MOS電晶體32之連接點35上。
此外，緩衝電路2進一步包含：N型MOS電晶體37及P型MOS電晶體38，其中N型MOS電晶體37連接於P型MOS電晶體30、31之連接點34與第二輸入信號線40間，且P型MOS電晶體38連接於N型MOS 電晶體32與N型MOS電晶體33之連接點36及第二輸入信號線40間。N型MOS電晶體37之閘極連接於第一輸入信號線39，P型MOS電晶體38之閘極連接於第三輸入信號線41。
在第一輸入信號線39上輸入0~VH 的輸入信號IN1，在第二輸入信號線40上輸入VM 之輸入信號IN2，在第三輸入信號線41上輸入VL ~0之輸入信號IN3。此處，各輸入信號線39~41之輸入信號具有VH >VM >VL 之關係。第一輸入信號線39與第三輸入信號線41上輸入相同之信號。亦即，在第一輸入信號線39上輸入High信號(VH )時，在第三輸入信號線41上亦輸入High信號(0)，在第一輸入信號線39上輸入Low信號(0)時，在第三輸入信號線41上亦輸入Low信號(VL )。
其次，說明第二種實施型態之緩衝電路2的作動。在第一輸入信號線39及第三輸入信號線41上輸入High信號時，P型MOS電晶體30、31關閉，而N型MOS電晶體32、33則會導通。藉此，自輸出信號線43輸出低電位VL 。此外，N型MOS電晶體37導通，而P型MOS電晶體38關閉。如此一來，連接點34之電位與第一輸入信號線39之電位VH 便會相同，而P型MOS電晶體31之源極及閘極間的電位差成為0。
在第一輸入信號線39及第三輸入信號線41上輸入Low信號時，與上述相反地，P型MOS電晶體30、31導通，而N型MOS電晶體32、33便會關閉。藉此，輸出信號線43輸出高電位VH 。此外，N型MOS電晶體37關閉，而P型MOS電晶體38導通。此時，連接點36之電位與第三輸入信號線41之電位VL 相同，N型 MOS電晶體32之源極及閘極間的電位差成為0。
如以上所述，本實施型態之緩衝電路2，於關閉P型MOS電晶體30、31時，連接點34之電位與第一輸入信號線39之電位相同；關閉N型MOS電晶體32、33時，連接點36之電位與第三輸入信號線41之電位相同。因此，若在源極及閘極間長時間施加接近臨限值電壓之電壓，也不致使MOS電晶體的特性惡化。
第三圖係顯示第三種實施型態之半導體積體電路圖。第三圖所示之電路係位準移位器之電路3。位準移位器之電路3係輸入一具有GND~VDD1之電壓振幅的輸入信號，以產生GND~VDD2之電壓振幅的電路。位準移位器之電路3係藉由固定低電位側之電位，並轉換高電位側之電位，以進行振幅轉換。
位準移位器之電路3包含：串聯地連接之P型MOS電晶體50、P型MOS電晶體51及N型MOS電晶體52。P型MOS電晶體50連接於電源電壓VDD2,N型MOS電晶體52接地。
此外，位準移位器之電路3更包含：串聯地連接之P型MOS電晶體53、P型MOS電晶體54及N型MOS電晶體55。P型MOS電晶體53連接於電源電壓VDD2，N型MOS電晶體55接地。
P型MOS電晶體51與N型MOS電晶體52之閘極連接於第一輸入信號線62。此外，P型MOS電晶體54與N型MOS電晶體55之閘極連接於第二輸入信號線63。輸入反轉信號至第一輸入信號線62與第二輸入信號線63。亦即，第一輸入信號線62與第二輸入信號線63之任一方輸入High信號時，另一方輸入Low信號。
輸出信號線64連接於P型MOS電晶體51與N型MOS電晶體52之連接點56上。此外，連接點56連接於P型MOS電晶體53之閘極。同樣地，輸出信號線65連接於P型MOS電晶體54與N型MOS電晶體55之連接點57。此外，連接點57連接於P型MOS電晶體50之閘極。以上之結構與先前之位準移位器之電路相同。
本實施型態之位準移位器之電路3更包含：N型MOS電晶體60，其連接於P型MOS電晶體50與P型MOS電晶體51之連接點58及輸入信號線62間。N型MOS電晶體60之源極連接於輸入信號線62，汲極連接於連接點58。N型MOS電晶體60之閘極與P型MOS電晶體50之閘極一起連接於輸出信號線65上。此外，位準移位器之電路3更包含：N型MOS電晶體61，其連接於P型MOS電晶體53與P型MOS電晶體54之連接點59及輸入信號線63間。N型MOS電晶體61之源極連接於輸入信號線63，汲極連接於連接點59。N型MOS電晶體61之閘極與P型MOS電晶體53之閘極一起連接於輸出信號線64上。
其次，說明第三種實施型態之位準移位器之電路3的作動。在輸入信號線62上輸入High信號時，N型MOS電晶體52會導通，而P型MOS電晶體51則會關閉。因此，連接點56之電位為GND，且自輸出信號線64輸出該電位。此外，連接點56之電位輸入P型MOS電晶體53及N型MOS電晶體61的閘極。此處，由於輸入GND亦即輸入Low信號，因此，P型MOS電晶體53導通，而N型MOS電晶體61關閉。
在輸入信號線62上輸入High信號，另外，在輸入 信號線63上輸入Low信號。藉此，P型MOS電晶體54會導通，而N型MOS電晶體55則會關閉。由於P型MOS電晶體53、54均被導通，因此連接點57之電位為VDD2，且自輸出信號線65輸出該電位。
此外，連接點57之電位亦輸入P型MOS電晶體50及N型MOS電晶體60。此處，由於輸入VDD2亦即輸入High信號，因此P型MOS電晶體50會關閉，而N型MOS電晶體60則會導通。藉此，N型MOS電晶體60之源極及汲極間導通，連接點58之電位與輸入信號線62之電位VDD相同，P型MOS電晶體51之源極及閘極間的電位差成為0。
另外，在輸入信號線62上輸入Low信號，在輸入信號線63上輸入High信號情況下，係進行與上述完全相反之動作。
如以上所述，本實施型態之位準移位器之電路3，於關閉P型MOS電晶體50、51時，連接點58之電位與輸入信號線62之電位相同，若於P型MOS電晶體51之源極及閘極間長時間施加接近臨限值電壓之電壓時，也不致使MOS電晶體的特性惡化。
第四圖係顯示第四種實施型態之半導體積體電路圖。第四圖所示之電路係位準移位器之電路4。
位準移位器之電路4係輸入一具有GND~VDD3之電壓振幅的輸入信號，以產生GND~VDD4之電壓振幅的電路。位準移位‘器之電路4與位準移位器之電路3不同之處在於：該位準移位器之電路4係藉由固定高電位側之電位，而轉換低電位側之電位，以進行振幅轉換。
位準移位器之電路4包含：串聯地連接之N型MOS 電晶體70、N型MOS電晶體71及P型MOS電晶體72。N型MOS電晶體70連接於電源電壓VDD4,P型MOS電晶體72接地。
此外，位準移位器之電路4更包含：串聯地連接之N型MOS電晶體73、N型MOS電晶體74及P型MOS電晶體75。N型MOS電晶體73連接於電源電壓VDD4，P型MOS電晶體75接地。
N型MOS電晶體71與P型MOS電晶體72之閘極連接於第一輸入信號線82。此外，N型MOS電晶體74與P型MOS電晶體75之閘極連接於第二輸入信號線83。經由第一輸入信號線82與第二輸入信號線83輸入反轉信號。亦即第一輸入信號線82與第二輸入信號線83之一方輸入High信號時，另一方輸入Low信號。
輸出信號線84連接於N型MOS電晶體71與P型MOS電晶體72之連接點76。此外，連接點76連接於N型MOS電晶體73之閘極。同樣地，輸出信號線85連接於N型MOS電晶體74與P型MOS電晶體75之連接點77。此外，連接點77連接於N型MOS電晶體70之閘極。以上之結構與先前之位準移位器之電路相同。
本實施型態之位準移位器之電路4更包含P型MOS電晶體80，其連接於N型MOS電晶體70與N型MOS電晶體71之連接點78及輸入信號線82間。P型MOS電晶體80之源極連接於輸入信號線82，汲極連接於連接點78。P型MOS電晶體80之閘極與N型MOS電晶體70之閘極一起連接於輸出信號線85上。此外，位準移位器之電路4更包含P型MOS電晶體81，其中連接於在N型MOS電晶體73與N型MOS電晶體74之連 接點79及輸入信號線83之間。P型MOS電晶體81之源極連接於輸入信號線83，汲極連接於連接點79。P型MOS電晶體81之閘極與N型MOS電晶體73之閘極一起連接於輸出信號線84。
其次，說明第四種實施型態之位準移位器之電路4的作動。在輸入信號線82上輸入Low信號時，P型MOS電晶體72會導通，而N型MOS電晶體71則會關閉，因此，連接點76之電位為GND，且自輸出信號線84輸出該電位。此外，連接點76之電位輸入至N型MOS電晶體73及P型MOS電晶體81的閘極。此處，由於輸入GND亦即輸入High信號，因此N型MOS電晶體73會導通，而P型MOS電晶體81則會關閉。
在輸入信號線82上輸入Low信號，另外，在輸入信號線83上輸入High信號。藉此，N型MOS電晶體74會導通，而P型MOS電晶體75則會關閉。因此，由於N型MOS電晶體73、74均導通，因此連接點77之電位為VDD4，自輸出信號線85輸出該電位。
此外，連接點77之電位更輸入至N型MOS電晶體70之閘極及P型MOS電晶體80之閘極。此處，由於輸入VDD4亦即輸入Low信號，因此N型MOS電晶體70會關閉，而P型MOS電晶體80則會導通。藉此，P型MOS電晶體80之源極及汲極間導通，連接點78之電位與輸入信號線82之電位相同，N型MOS電晶體71之源極及閘極間的電位差成為0。
另外，在輸入信號線82上輸入High信號，在輸入信號線83上輸入Low信號情況下，係進行與上述完全相反之動作。
如以上所述，本實施型態之位準移位器之電路4，於關閉N型MOS電晶體70、71時，連接點78之電位與輸入信號線82之電位相同，若在N型MOS電晶體71之源極及閘極間長時間施加接近臨限值電壓之電壓也不致產生MOS電晶體特性惡化。
第五圖係顯示其他實施型態之電子裝置600的結構圖。如第五圖所示，電子裝置600包含：顯示面板400與電源裝置500。顯示面板400包含半導體積體電路200。半導體積體電路200亦可為上述實施型態中說明之反相電路1，亦可為緩衝電路2，亦可為位準移位器之電路3或位準移位器之電路4。再者，電源裝置500與顯示面板400連接，以提供電源給顯示面板400，而使該顯示面板400可作動。電子裝置600如行動電話、數位相機、PDA(個人數位助理(personal digital assistant))、筆記型個人電腦、桌上型個人電腦、電視、GPS(全球定位系統(Global Positioning System))、汽車用顯示器、航空用顯示器、數位相框或攜帶式DVD播放機。
以上，係就本發明之半導體積體電路，列舉實施型態詳細地說明，不過，本發明並不限定於上述之實施型態。本發明可適用於包含連接有數個MOS電晶體之電路的各種半導體積體電路。
上述實施型態，係就在MOS電晶體之連接點上施加特定之電壓的結構作說明，不過，本發明亦可於MOS電晶體以外之電路元件間的連接點施加特定之電壓，俾使該連接點不會浮動。
如以上之說明，本發明具有可防止串聯連接之MOS 電晶體的特性惡化之效果，如可用作使用於液晶顯示器之周邊驅動電路的半導體積體電路等。
1‧‧‧反相電路
2‧‧‧緩衝電路
3‧‧‧位準移位器之電路
4‧‧‧位準移位器之電路
10‧‧‧P型MOS電晶體
11‧‧‧P型MOS電晶體
12‧‧‧N型MOS電晶體
13‧‧‧N型MOS電晶體
14‧‧‧連接點
15‧‧‧連接點
16‧‧‧連接點
17‧‧‧N型MOS電晶體
18‧‧‧N型MOS電晶體
19‧‧‧輸入信號線
20‧‧‧輸出信號線
30‧‧‧P型MOS電晶體
31‧‧‧P型MOS電晶體
32‧‧‧N型MOS電晶體
33‧‧‧N型MOS電晶體
34‧‧‧連接點
35‧‧‧連接點
36‧‧‧連接點
37‧‧‧N型MOS電晶體
38‧‧‧P型MOS電晶體
39‧‧‧第一輸入信號綠
40‧‧‧第二輸入信號線
41‧‧‧第三輸入信號線
43‧‧‧輸出信號線
50‧‧‧P型MOS電晶體
51‧‧‧P型MOS電晶體
52‧‧‧N型MOS電晶體
53‧‧‧P型MOS電晶體
54‧‧‧P型MOS電晶體
55‧‧‧N型MOS電晶體
56‧‧‧連接點
57‧‧‧連接點
58‧‧‧連接點
59‧‧‧連接點
60‧‧‧N型MOS電晶體
61‧‧‧N型MOS電晶體
62‧‧‧第一輸入信號線
63‧‧‧第二輸入信號線
64‧‧‧輸出信號線
65‧‧‧輸出信號線
VH ‧‧‧高電位電壓
VL ‧‧‧低電位電壓
70‧‧‧N型MOS電晶體
71‧‧‧N型MOS電晶體
72‧‧‧P型MOS電晶體
73‧‧‧N型MOS電晶體
74‧‧‧N型MOS電晶體
75‧‧‧P型MOS電晶體
76‧‧‧連接點
77‧‧‧連接點
78‧‧‧連接點
79‧‧‧連接點
80‧‧‧P型MOS電晶體
81‧‧‧P型MOS電晶體
82‧‧‧第一輸入信號線
83‧‧‧第二輸入信號線
84‧‧‧輸出信號線
85‧‧‧輸出信號線
200‧‧‧半導體積體電路
400‧‧‧顯示面板
500‧‧‧電源裝置
600‧‧‧電子裝置
第一圖係顯示第一種實施型態之半導體積體電路圖。
第二圖係顯示第二種實施型態之半導體積體電路圖。
第三圖係顯示第三種實施型態之半導體積體電路圖。
第四圖係顯示第四種實施型態之半導體積體電路圖。
第五圖係顯示其他實施型態之電子裝置的結構圖。
VH ‧‧‧高電位電壓
VL ‧‧‧低電位電壓
1‧‧‧反相電路
10‧‧‧P型MOS電晶體
11‧‧‧P型MOS電晶體
12‧‧‧N型MOS電晶體
13‧‧‧N型MOS電晶體
14‧‧‧連接點
15‧‧‧連接點
16‧‧‧連接點
17‧‧‧P型MOS電晶體
18‧‧‧N型MOS電晶體
19‧‧‧輸入信號線
20‧‧‧輸出信號線

Claims (14)

  1. 一種半導體積體電路，包含：一第一電晶體；一第二電晶體，其串聯地連接於前述第一電晶體；及一電壓施加電路，其於前述第一電晶體及前述第二電晶體均關閉之期間中在前述第一電晶體與前述第二電晶體之一連接點上施加一特定之電壓；其中前述電壓施加電路包括一第三電晶體，前述第三電晶體之源極或汲極連接於前述連接點時，前述第三電晶體之另一之源極或汲極連接於前述第一電晶體之閘極。
  2. 如申請專利範圍第1項之半導體積體電路，其中前述電壓施加電路施加一電壓，而使前述第一電晶體及前述第二電晶體不導通。
  3. 如申請專利範圍第1項之半導體積體電路，其中前述第三電晶體之閘極連接於前述半導體積體電路之一輸入信號線。
  4. 如申請專利範圍第1項之半導體積體電路，其中前述第三電晶體之閘極連接於前述半導體積體電路之一輸出信號線。
  5. 如申請專利範圍第1項中任一項之半導體積體電路，其中前述第一電晶體或前述第二電晶體係非晶矽電晶體或多晶矽電晶體。
  6. 一種反相電路，係包含申請專利範圍第1至5項中任一項之半導體積體電路，且將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
  7. 一種緩衝電路，係包含申請專利範圍第1至5項中任 一項之半導體積體電路，且將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
  8. 一種位準移位器之電路，係包含申請專利範圍第1至5項中任一項之半導體積體電路，且將前述第一電晶體與前述第二電晶體連接於一電源電壓之間。
  9. 一種半導體積體電路，包含：一第一電路元件；一第二電路元件，其連接於前述第一電路元件；及一電壓施加電路，其於前述第一電路元件及前述第二電路元件均不導通之期間，在前述第一電路元件與前述第二電路元件之一連接點上施加一特定之電壓。
  10. 一種反相電路，其包含：一第一P型MOS電晶體、一第二P型MOS電晶體、一第一N型MOS電晶體及一第二N型MOS電晶體，其自高電位向低電位串聯地連接；一輸入信號線，其與前述各MOS電晶體之閘極連接；一輸出信號線，其連接於前述第二P型MOS電晶體與前述第一N型MOS電晶體之連接點；一第三P型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點連接；及一第三N型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；其中，前述第三P型MOS電晶體之源極連接於前述輸入信號線，其汲極連接於前述第一P型MOS 電晶體與前述第二P型MOS電晶體之間，其閘極連接於前述輸出信號線，且前述第三N型MOS電晶體之源極連接於前述輸入信號線，其汲極連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極連接於前述輸出信號線。
  11. 一種緩衝電路，其包含：一第一P型MOS電晶體、一第二P型MOS電晶體、一第一N型MOS電晶體及一第二N型MOS電晶體，其自高電位向低電位串聯地連接；一第一輸入信號線，其連接於前述第一P型MOS電晶體之閘極；一第二輸入信號線，其同時連接於前述第二P型MOS電晶體之閘極及前述第一N型MOS電晶體之閘極；一第三輸入信號線，其連接於前述第二N型MOS電晶體之閘極；一第三N型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點；及一第三P型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；其中，前述第三N型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之間，其閘極連接於前述第一輸入信號線，且前述第三P型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連 接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極連接於前述第三輸入信號線。
  12. 一種位準移位器之電路，包含：一第一P型MOS電晶體、一第二P型MOS電晶體及一第一N型MOS電晶體，其自高電位向低電位串聯地連接；一第一輸入信號線，其連接於前述第二P型MOS電晶體之閘極及前述第一N型MOS電晶體之閘極；一第一輸出信號線，其連接於前述第二P型MOS電晶體與前述第一N型MOS電晶體之連接點；一第三P型MOS電晶體、一第四P型MOS電晶體及一第二N型MOS電晶體，其自高電位向低電位串聯地連接；一第二輸入信號線，其連接於前述第四P型MOS電晶體之閘極及前述第二N型MOS電晶體之閘極；一第二輸出信號線，其連接於前述第四P型MOS電晶體與前述第二N型MOS電晶體之連接點；一第三N型MOS電晶體，其連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之連接點；及一第四N型MOS電晶體，其連接於前述第三P型MOS電晶體與前述第四P型MOS電晶體之連接點；其中，前述第三N型MOS電晶體之源極連接於前述第一輸入信號線，其汲極連接於前述第一P型MOS電晶體與前述第二P型MOS電晶體之間，其閘極與前述第一P型MOS電晶體之閘極一起連接於前 述第二輸出信號線，且前述第四N型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連接於前述第三P型MOS電晶體與前述第四P型MOS電晶體之間，其閘極與前述第三P型MOS電晶體之閘極一起連接於前述第一輸出信號線。
  13. 一種位準移位器之電路，包含：一第一N型MOS電晶體、一第二N型MOS電晶體及一第一P型MOS電晶體，其自低電位向高電位串聯地連接；一第一輸入信號線，其連接於前述第二N型MOS電晶體之閘極及前述第一P型MOS電晶體之閘極；一第一輸出信號線，其連接於前述第二N型MOS電晶體與前述第一P型MOS電晶體之連接點；一第三N型MOS電晶體、一第四N型MOS電晶體及一第二P型MOS電晶體，其自低電位向高電位串聯地連接；一第二輸入信號線，其連接於前述第四N型MOS電晶體之閘極及前述第二P型MOS電晶體之閘極；一第二輸出信號線，其連接於前述第四N型MOS電晶體與前述第二P型MOS電晶體之連接點；一第三P型MOS電晶體，其連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之連接點；及一第四P型MOS電晶體，其連接於前述第三N型MOS電晶體與前述第四N型MOS電晶體之連接點；其中，前述第三P型MOS電晶體之源極連接於 前述第一輸入信號線，其汲極連接於前述第一N型MOS電晶體與前述第二N型MOS電晶體之間，其閘極與前述第一N型MOS電晶體之閘極一起連接於前述第二輸出信號線，且前述第四P型MOS電晶體之源極連接於前述第二輸入信號線，其汲極連接於前述第三N型MOS電晶體與前述第四N型MOS電晶體之間，其閘極與前述第三N型MOS電晶體之閘極一起連接於前述第一輸出信號線。
  14. 一種電子裝置，包含：一顯示面板，其包含申請專利範圍第1項之半導體積體電路；及一電源裝置，其連接於前述顯示面板，並在前述顯示面板上供給電源。
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