JP6167909B2 - 出力回路 - Google Patents

Description

出力回路に関する。

従来、チップに形成された半導体集積回路は、チップに形成された外部端子（パッド）を介して外部の回路と接続される。半導体集積回路は、外部の回路との間で信号の入出力を行う入出力回路を有している（例えば、特許文献１，２参照）。

例えば、半導体集積回路は、出力回路から１つの端子にデジタル信号を出力する。また、半導体集積回路は、出力回路をハイインピーダンス状態とし、１つの端子からデジタル信号を入力する。

特開２００４−２８２６６０号公報 特開２００６−３１１２０１号公報

ところで、チップに形成される外部端子の数は、少なくすることが求められる。このため、たとえば、１つの端子にてデジタル信号の入出力とアナログ信号の入出力を行うことが考えられる。しかし、デジタル信号を処理するための回路は、アナログ信号に影響する場合がある。このようなアナログ信号に対する影響は、アナログ信号を処理する回路における動作マージンの減少や誤動作を生じさせる。

本発明の一観点によれば、外部端子に一端が接続され、第１ノードに他端が接続された第１トランジスタと、前記第１ノードに一端が接続され、電源電圧が供給される配線に他端が接続された第２トランジスタを含むドライバ回路と、前記第１トランジスタ及び前記第２トランジスタがオフ状態であるとき、前記外部端子の電圧と等しい電圧の制御信号を前記第１ノードに供給するノード制御回路とを有する。

本発明の一観点によれば、アナログ信号に対する影響を低減することができる。

半導体装置の概略図である。 第一実施形態の入出力回路の回路図である。 図２の入出力回路の動作説明図である。 図２の入出力回路の特性図である。 比較例の入出力回路の回路図である。 比較例の入出力回路の動作波形図である。 第二実施形態の入出力回路の回路図である。 図７の入出力回路の動作説明図である。 別のバッファ回路の動作説明図である。 第三実施形態の入出力回路の回路図である。 図１０の入出力回路の動作説明図である。 第四実施形態の入出力回路の回路図である。

以下、実施形態を図面にしたがって説明する。
図１に示すように、半導体装置１０は、例えば矩形状に形成された基板１１を有している。基板１１は例えばシリコン基板である。半導体装置１０は、内部回路１２、複数の入出力回路１３、複数の外部端子（パッド）１４を有している。

内部回路１２は、例えばデジタルマクロとアナログマクロを含む。デジタルマクロは、例えばデジタル信号を処理する処理回路（演算回路など）、メモリなどの記憶回路、外部装置との間でデジタル信号の送信・受信を行う通信回路、などである。アナログマクロは、外部装置からのアナログ信号をデジタル信号へ変換するアナログデジタル変換回路（ＡＤＣ）、デジタル信号をアナログ信号へ変換するデジタルアナログ変換回路（ＤＡＣ）、などである。

入出力回路１３は、内部回路１２からの内部信号に応じた外部信号を外部端子１４へ出力する。また、入出力回路１３は、外部装置から外部端子１４へ供給された外部信号を入力し、その外部信号に応じた内部信号を内部回路１２へ出力する。なお、入出力回路１３には、内部回路１２からの信号を外部へ出力する出力回路、外部装置からの信号を内部回路１２へ出力する入力回路の何れか１つの機能を有するものも含まれる。

次に、入出力回路の各実施形態を説明する。
なお、以下に示す各実施形態において、同じ構成部材については同じ符号を付して説明する。なお、説明が重複する部分についてはその説明の全てまたは一部を省略する。

（第一実施形態）
図２に示すように、半導体装置１０の入出力回路１３は、外部端子１４に接続された出力回路３１、入力回路３２、ノード制御回路３３を有している。また、入出力回路１３は、外部端子１４を図１に示す内部回路１２に接続する接続ノード（配線ＰＬ１）を有している。

半導体装置１０に含まれる１つの外部端子１４には、デジタル入出力回路２１とアナログ入出力回路２２が接続される。デジタル入出力回路２１とアナログ入出力回路２２は、例えば１つの半導体装置に含まれる。なお、デジタル入出力回路２１とアナログ入出力回路２２は互いに異なる半導体装置に含まれていてもよい。

出力回路３１は、図１に示す内部回路１２からのデジタル出力信号ＤＯ１と出力制御信号ＯＥに基づいて、外部端子１４を駆動する。出力制御信号ＯＥは、デジタル出力信号ＤＯ１に応じた信号の出力と、出力回路３１の出力端子のハイインピーダンス状態とを切り換えるための信号である。

出力回路３１は、第１レベル（例えばＬレベル（低電位電圧ＶＳＳレベル））の出力制御信号ＯＥに応答して、デジタル出力信号ＤＯ１のレベルに応じたレベルの出力信号ＤＯ２を外部端子１４に出力する。この出力信号ＤＯ２は、デジタル入出力回路２１に供給される。また、出力回路３１は、第２レベル（例えばＨレベル（高電位電圧ＶＤＤレベル））の出力制御信号ＯＥに応じて出力端子をハイインピーダンス状態とする。

デジタル入出力回路２１は、図１に示す内部回路１２に対するデジタル信号を出力する。外部端子１４に接続された入力回路３２は、そのデジタル信号に基づいて、内部回路１２に対するデジタル入力信号ＤＩを出力する。

アナログ入出力回路２２は、図１に示す内部回路１２に対するアナログ入力信号を出力する。このアナログ入力信号は、外部端子１４に接続された配線ＰＬ１を介して図１に示す内部回路１２に含まれるアナログ処理回路へ伝達される。また、図１に示す内部回路１２に含まれるアナログ処理回路は、アナログ出力信号を出力する。このアナログ出力信号は、配線ＰＬ１と外部端子１４を介してアナログ入出力回路２２へ供給される。

出力回路３１は、ドライブ制御回路４１と出力ドライバ回路４２，４３を有している。
ドライブ制御回路４１は、デジタル出力信号ＤＯ１と出力制御信号ＯＥに基づいて、出力ドライバ回路４２に対する制御信号ＤＵと、出力ドライバ回路４３に対する制御信号ＤＬを生成する。

ドライブ制御回路４１は、インバータ回路５１〜５４、オア回路５５、アンド回路５６、出力制御回路（単に「制御回路」と表記）５７を有している。
デジタル出力信号ＤＯ１はインバータ回路５１の入力端子に供給され、インバータ回路５１の出力端子はインバータ回路５２の入力端子に接続され、インバータ回路５２の出力端子はオア回路５５の入力端子とアンド回路５６の入力端子に接続されている。

出力制御信号ＯＥは出力制御回路５７に供給される。出力制御回路５７は、例えばバッファ回路やレベル変換回路である。出力制御回路５７は、出力制御信号ＯＥに基づいて制御信号ＣＴを生成する。例えば、出力制御回路５７は、出力制御信号ＯＥのレベルと論理的に等しいレベルの制御信号ＣＴを生成する。制御信号ＣＴはインバータ回路５３の入力端子に供給される。インバータ回路５３の出力端子はインバータ回路５４の入力端子とアンド回路５６の入力端子に接続される。インバータ回路５４の出力端子はオア回路５５の入力端子に接続される。オア回路５５は、入力信号に基づいて制御信号ＤＵを出力する。アンド回路５６は、入力信号に基づいて制御信号ＤＬを出力する。

このドライブ制御回路４１は、例えばＬレベルの出力制御信号ＯＥに応答して、デジタル出力信号ＤＯ１のレベルと論理的に等しいレベルの制御信号ＤＵ，ＤＬを出力する。例えば、ドライブ制御回路４１は、Ｈレベルのデジタル出力信号ＤＯ１に基づいてＨレベルの制御信号ＤＵ，ＤＬを出力し、Ｌレベルのデジタル出力信号ＤＯ１に基づいてＬレベルの制御信号ＤＵ，ＤＬを出力する。また、ドライブ制御回路４１は、Ｈレベルの出力制御信号ＯＥに応答して、Ｈレベルの制御信号ＤＵとＬレベルの制御信号ＤＬを出力する。

出力ドライバ回路４２は、トランジスタＴＰ１，ＴＰ２を有している。トランジスタＴＰ１，ＴＰ２は、ＰチャネルＭＯＳトランジスタである。トランジスタＴＰ１のソース端子は高電位電圧ＶＤＤが供給される配線（以下、配線ＶＤＤとする）に接続され、トランジスタＴＰ１のドレイン端子はトランジスタＴＰ２のソース端子に接続されている。トランジスタＴＰ２のドレイン端子は外部端子１４に接続されている。つまり、トランジスタＴＰ１，ＴＰ２は、外部端子１４と配線ＶＤＤの間にカスケード接続（縦列接続）されている。トランジスタＴＰ１，ＴＰ２のゲート端子に制御信号ＤＵが供給される。トランジスタＴＰ１，ＴＰ２は、制御信号ＤＵに応答してオンオフする。例えば、トランジスタＴＰ１，ＴＰ２は、Ｌレベルの制御信号ＤＵに応答してオンし、Ｈレベルの制御信号ＤＵに応答してオフする。

出力ドライバ回路４３は、トランジスタＴＮ１，ＴＮ２を有している。トランジスタＴＮ１，ＴＮ２は、ＮチャネルＭＯＳトランジスタである。トランジスタＴＮ１のソース端子は低電位電圧ＶＳＳが供給される配線（以下、配線ＶＳＳとする）に接続され、トランジスタＴＮ１のドレイン端子はトランジスタＴＮ２のソース端子に接続されている。トランジスタＴＮ２のドレイン端子は外部端子１４に接続されている。つまり、トランジスタＴＮ１，ＴＮ２は、外部端子１４と配線ＶＳＳの間にカスケード接続（縦列接続）されている。トランジスタＴＮ１，ＴＮ２のゲート端子に制御信号ＤＬが供給される。トランジスタＴＮ１，ＴＮ２は、制御信号ＤＬに応答してオンオフする。例えば、トランジスタＴＮ１，ＴＮ２は、Ｈレベルの制御信号ＤＬに応答してオンし、Ｌレベルの制御信号ＤＬに応答してオフする。

出力回路３１は、Ｈレベルのデジタル出力信号ＤＯ１とＬレベルの出力制御信号ＯＥに基づいてＨレベルの制御信号ＤＵとＬレベルの制御信号ＤＬを生成する。Ｈレベルの制御信号ＤＵに応答して出力ドライバ回路４２のトランジスタＴＰ１，ＴＰ２がオフし、Ｈレベルの制御信号ＤＬに応答して出力ドライバ回路４３のトランジスタＴＮ１，ＴＮ２がオンする。これにより、出力回路３１は、Ｈレベル（高電位電圧ＶＤＤレベル）の出力信号ＤＯ２を出力する。同様に、出力回路３１は、Ｌレベルのデジタル出力信号ＤＯ１とＬレベルの出力制御信号ＯＥに基づいて、Ｌレベル（低電位電圧ＶＳＳレベル）の出力信号ＤＯ２を出力する。

そして、出力回路３１は、Ｈレベルの出力制御信号ＯＥに基づいてＨレベルの制御信号ＤＵとＬレベルの制御信号ＤＬを生成する。これらの制御信号ＤＵ，ＤＬに応答して出力ドライバ回路４２，４３の各トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２がオフする。これにより、出力回路３１は、外部端子１４に接続されたノードＮ１をハイインピーダンスとする。

入力回路３２は、バッファ回路６１、プルアップ回路６２、プルアップ制御回路（単に「制御回路」と表記）６３を含む。
バッファ回路６１は、直列に接続された複数（図２では４個）のインバータ回路７１〜７４を含む。インバータ回路７１の入力端子は外部端子１４に接続されている。インバータ回路７４は、外部端子１４に供給される信号のレベルと論理的に等しいレベルのデジタル入力信号ＤＩを出力する。

プルアップ制御回路６３にはプル抵抗制御信号ＲＥが供給される。プルアップ制御回路６３は、例えばバッファ回路やレベル変換回路である。
プルアップ制御回路６３は、プル抵抗制御信号ＲＥに基づいて制御信号ＣＲを生成する。例えば、プルアップ制御回路６３は、プル抵抗制御信号ＲＥのレベルと論理的に等しいレベルの制御信号ＣＲを生成する。制御信号ＣＲはプルアップ回路６２に供給される。

プルアップ回路６２は、トランジスタＴＰ１１，ＴＰ１２を含む。トランジスタＴＰ１１，ＴＰ１２はＰチャネルＭＯＳトランジスタである。トランジスタＴＰ１１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ１１のドレイン端子はトランジスタＴＰ１２のソース端子に接続されている。トランジスタＴＰ１２のドレイン端子は外部端子１４に接続されている。つまり、トランジスタＴＰ１１，ＴＰ１２は、外部端子１４と配線ＶＤＤの間にカスケード接続（縦列接続）されている。

トランジスタＴＰ１１，ＴＰ１２のゲート端子に制御信号ＣＲが供給される。トランジスタＴＰ１１，ＴＰ１２は、制御信号ＣＲに応答してオンオフする。例えば、トランジスタＴＰ１１，ＴＰ１２は、Ｌレベルの制御信号ＣＲに応答してオンし、Ｈレベルの制御信号ＣＲに応答してオフする。オンしたトランジスタＴＰ１１，ＴＰ１２は、それぞれのオン抵抗により外部端子１４を高電位電圧ＶＤＤにプルアップする。

ノード制御回路３３は、外部端子１４の電圧に基づいて、出力回路３１の出力ドライバ回路４２に含まれるトランジスタＴＰ１とトランジスタＴＰ２の間のノードＮ１１の電圧を制御するための制御信号ＣＶ１を生成する。また、ノード制御回路３３は、外部端子１４の電圧に基づいて、出力ドライバ回路４３に含まれるトランジスタＴＮ１とトランジスタＴＮ２の間のノードＮ１２の電圧を制御するための制御信号ＣＶ２を生成する。また、ノード制御回路３３は、外部端子１４の電圧に基づいて、入力回路３２のプルアップ回路６２に含まれるトランジスタＴＰ１１とトランジスタＴＰ１２の間のノードＮ２１の電圧を制御するための制御信号ＣＶ３を生成する。

ノード制御回路３３は、バッファ回路８１、バッファ制御回路８２、スイッチ回路８３を含む。
バッファ回路８１は演算増幅器（オペアンプ）９１を含む。オペアンプ９１の高電位側電源端子は配線ＶＤＤに接続され、オペアンプ９１の低電位側電源端子は配線ＶＳＳに接続されている。オペアンプ９１の非反転入力端子は外部端子１４に接続されている。オペアンプ９１の反転入力端子と出力端子は互いに接続されている。したがって、オペアンプ９１は非反転増幅回路として働き、その増幅率Ａは「１」である。したがって、バッファ回路８１は、外部端子１４に供給されるアナログ入力信号ＡＩ１の電圧と等しい電圧の制御信号ＣＶ０を出力する。

また、オペアンプ９１は、バッファ制御回路８２から供給されるバッファ制御信号ＢＥに応答して動作または停止する。例えば、オペアンプ９１は、Ｈレベルのバッファ制御信号ＢＥに応答して動作し、Ｌレベルのバッファ制御信号ＢＥに応答して停止する。

バッファ制御回路８２は、出力回路３１の出力制御回路５７から出力される制御信号ＣＴと、入力回路３２のプルアップ制御回路６３から出力される制御信号ＣＲに基づいてバッファ制御信号ＢＥを生成する。例えば、バッファ制御回路８２は、出力回路３１が出力端子をハイインピーダンスとするとき（制御信号ＣＴはＨレベル）、Ｈレベルのバッファ制御信号ＢＥを生成する。また、バッファ制御回路８２は、出力回路３１が出力信号ＤＯ２を出力するとき（制御信号ＣＴはＬレベル）、制御信号ＣＲに応じて、その制御信号ＣＲのレベルと等しいレベルのバッファ制御信号ＢＥを生成する。

バッファ回路８１の出力端子（オペアンプ９１の出力端子）はスイッチ回路８３に接続されている。
スイッチ回路８３は、制御対象のノードＮ１１，Ｎ１２，Ｎ２１に対応する３つのアナログスイッチ１０１〜１０３を有している。

アナログスイッチ１０１は、互いに並列に接続されたＰチャネルＭＯＳトランジスタＴＰ２１及びＮチャネルＭＯＳトランジスタＴＮ２１と、インバータ回路１０４を含む。トランジスタＴＰ２１，ＴＮ２１はバッファ回路８１の出力端子とノードＮ１１の間に接続されている。トランジスタＴＮ２１のゲート端子に制御信号ＣＴが供給され、トランジスタＴＰ２１のゲート端子にインバータ回路１０４の出力信号が供給される。インバータ回路１０４は、制御信号ＣＴを論理反転した信号を出力する。したがって、アナログスイッチ１０１は、Ｈレベルの制御信号ＣＴに応答してオンし、Ｌレベルの制御信号ＣＴに応答してオフする。オンしたアナログスイッチ１０１は、バッファ回路８１から出力される制御信号ＣＶ０と等しい制御信号ＣＶ１を出力する。この制御信号ＣＶ１は、出力ドライバ回路４２のトランジスタＴＰ１，ＴＰ２の間のノードＮ１１に供給される。

同様に、アナログスイッチ１０２は、互いに並列に接続されたＰチャネルＭＯＳトランジスタＴＰ２２及びＮチャネルＭＯＳトランジスタＴＮ２２とインバータ回路１０５を含む。アナログスイッチ１０２は、制御信号ＣＴに応答してオンオフする。オンしたアナログスイッチ１０２を介してバッファ回路８１からの制御信号ＣＶ０と等しい制御信号ＣＶ２が、出力ドライバ回路４３のトランジスタＴＮ１，ＴＮ２の間のノードＮ１２に供給される。

同様に、アナログスイッチ１０３は、互いに並列に接続されたＰチャネルＭＯＳトランジスタＴＰ２３及びＮチャネルＭＯＳトランジスタＴＮ２３と、インバータ回路１０６を含む。アナログスイッチ１０３は、制御信号ＣＲに応答してオンオフする。オンしたアナログスイッチ１０３を介してバッファ回路８１からの制御信号ＣＶ０と等しい制御信号ＣＶ３が、プルアップ回路６２のトランジスタＴＰ１１，ＴＰ１２の間のノードＮ２１に供給される。

次に、上記の入出力回路１３の作用を説明する。
図３は、入出力回路１３の動作状態における各制御信号ＤＵ，ＤＬ，ＣＴ，ＣＲ，ＢＥの論理レベルと、ノード制御回路３３に含まれるバッファ回路８１の状態を示す。

例えば、動作状態「出力Ｈｚ／ｐｕｌｌ抵抗ｏｆｆ」は、出力回路３１における出力端子（図２に示すノードＮ１）がハイインピーダンス状態であり、入力回路３２のプルアップ回路６２がオフしている状態を示す。このとき、出力制御信号ＯＥはＨレベル、プル抵抗制御信号ＲＥはＨレベルである。

図２に示すドライブ制御回路４１は、Ｈレベルの出力制御信号ＯＥに基づいて、Ｈレベルの制御信号ＣＴ、Ｈレベルの制御信号ＤＵ、Ｌレベルの制御信号ＤＬを生成する。出力ドライバ回路４２はＨレベルの制御信号ＤＵに応答してオフし、出力ドライバ回路４３はＬレベルの制御信号ＤＬに応答してオフする。

プルアップ制御回路６３は、Ｈレベルのプル抵抗制御信号ＲＥに基づいて、Ｈレベルの制御信号ＣＲを生成する。プルアップ回路６２は、Ｈレベルの制御信号ＣＲに応答してオフする。

バッファ制御回路８２は、Ｈレベルの制御信号ＣＴ，ＣＲに基づいてＨレベルのバッファ制御信号ＢＥを生成する。バッファ回路８１は、Ｈレベルのバッファ制御信号ＢＥに応答して動作し、外部端子１４のレベルと等しいレベルの制御信号ＣＶ０を出力する。

アナログスイッチ１０１，１０２は、Ｈレベルの制御信号ＣＴに応答してオンする。
オンしたアナログスイッチ１０１を介してバッファ回路８１からの制御信号ＣＶ０と等しい制御信号ＣＶ１が、出力ドライバ回路４２に含まれるトランジスタＴＰ１とトランジスタＴＰ２の間のノードＮ１１に供給される。このとき、トランジスタＴＰ２のドレイン端子には、アナログ入力信号ＡＩ１が供給される。そして、ノードＮ１１に供給される制御信号ＣＶ１の電圧は、アナログ入力信号ＡＩ１の電圧と等しい。すなわち、トランジスタＴＰ２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＰ２のソース−ドレイン間に電流は流れない。つまり、トランジスタＴＰ２におけるリーク電流は「０」となる。

ノードＮ１１、つまりトランジスタＴＰ１のドレイン端子に制御信号ＣＶ１が供給される。トランジスタＴＰ１のソース端子には高電位電圧ＶＤＤが供給される。したがって、トランジスタＴＰ１のソース−ドレイン間電圧は、高電位電圧ＶＤＤと制御信号ＣＶ１（アナログ入力信号ＡＩ１）の差電圧となる。この差電圧により、トランジスタＴＰ１にリーク電流が流れる。このリーク電流は、トランジスタＴＰ１のドレイン端子（ノードＮ１１）から、アナログスイッチ１０１とバッファ回路８１（オペアンプ９１）を介して低電位電圧ＶＳＳの配線ＶＳＳに流れる。

したがって、出力ドライバ回路４２において、トランジスタＴＰ２にリーク電流が流れない。そして、トランジスタＴＰ１におけるリーク電流は、アナログスイッチ１０１とバッファ回路８１（オペアンプ９１）を介して配線ＶＳＳに流れる。出力ドライバ回路４２は、配線ＰＬ１により伝達されるアナログ入力信号の電圧に影響しない。

また、オンしたアナログスイッチ１０２を介してバッファ回路８１からの制御信号ＣＶ０と等しい制御信号ＣＶ２が、出力ドライバ回路４３に含まれるトランジスタＴＮ１とトランジスタＴＮ２の間のノードＮ１２に供給される。このとき、トランジスタＴＮ２のドレイン端子には、アナログ入力信号ＡＩ１が供給される。そして、ノードＮ１２に供給される制御信号ＣＶ２の電圧は、アナログ入力信号ＡＩ１の電圧と等しい。すなわち、トランジスタＴＮ２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＮ２のソース−ドレイン間に電流は流れない。つまり、トランジスタＴＮ２におけるリーク電流は「０」となる。

ノードＮ１２、つまりトランジスタＴＮ１のドレイン端子に制御信号ＣＶ２が供給される。トランジスタＴＮ１のソース端子には低電位電圧ＶＳＳが供給される。したがって、トランジスタＴＮ１のソース−ドレイン間電圧は、低電位電圧ＶＳＳと制御信号ＣＶ２（アナログ入力信号ＡＩ１）の差電圧となる。この差電圧により、トランジスタＴＮ１にリーク電流が流れる。このリーク電流は、高電位電圧ＶＤＤの配線ＶＤＤから、バッファ回路８１（オペアンプ９１）、アナログスイッチ１０２、トランジスタＴＮ１を介して低電位電圧ＶＳＳの配線ＶＳＳへの電流経路により流れる。

したがって、出力ドライバ回路４３において、トランジスタＴＮ２にリーク電流が流れない。そして、トランジスタＴＮ１におけるリーク電流は、配線ＶＤＤからバッファ回路８１とアナログスイッチ１０２を介して流れる。このため、出力ドライバ回路４３は、配線ＰＬ１にて伝達されるアナログ入力信号ＡＩ２の電圧に影響しない。

アナログスイッチ１０３は、Ｈレベルの制御信号ＣＲに応答してオンする。
オンしたアナログスイッチ１０３を介してバッファ回路８１からの制御信号ＣＶ０と等しい制御信号ＣＶ３が、プルアップ回路６２に含まれるトランジスタＴＰ１１とトランジスタＴＰ１２の間のノードＮ２１に供給される。このとき、トランジスタＴＰ１２のドレイン端子には、アナログ入力信号ＡＩ１が供給される。そして、ノードＮ２１に供給される制御信号ＣＶ３の電圧は、アナログ入力信号ＡＩ１の電圧と等しい。すなわち、トランジスタＴＰ１２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＰ１２のソース−ドレイン間に電流は流れない。つまり、トランジスタＴＰ１２におけるリーク電流は「０」となる。

ノードＮ２１、つまりトランジスタＴＰ１１のドレイン端子に制御信号ＣＶ３が供給される。トランジスタＴＰ１１のソース端子には高電位電圧ＶＤＤが供給される。したがって、トランジスタＴＰ１１のソース−ドレイン間電圧は、高電位電圧ＶＤＤと制御信号ＣＶ３（アナログ入力信号ＡＩ１）の差電圧となる。この差電圧により、トランジスタＴＰ１１にリーク電流が流れる。このリーク電流は、トランジスタＴＰ１１のドレイン端子から、アナログスイッチ１０３とバッファ回路８１を介して低電位電圧ＶＳＳの配線ＶＳＳに流れる。

したがって、プルアップ回路６２において、トランジスタＴＰ１２にリーク電流が流れない。そして、トランジスタＴＰ１１におけるリーク電流は、アナログスイッチ１０３とバッファ回路８１を介して配線ＶＳＳに流れる。このため、プルアップ回路６２は、アナログ入力信号ＡＩ２の電圧に影響しない。

したがって、本実施形態の入出力回路１３は、外部から供給されるアナログ入力信号ＡＩ１の波形に対し、内部回路１２へ供給するアナログ入力信号ＡＩ２の波形の変化を抑制することができる。

次に、上記の入出力回路１３に対する比較例を説明する。なお、比較例において、上記の入出力回路１３と同じ部材や信号については同じ符号を用いる。
図５に示すように、半導体装置２００の外部端子１４に接続された入出力回路２０１は、出力回路２１１と入力回路２１２を含む。

出力回路２１１は、ＰチャネルＭＯＳトランジスタＴＰ１０１、ＮチャネルＭＯＳトランジスタＴＮ１０１を含む。トランジスタＴＰ１０１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ１０１のドレイン端子はトランジスタＴＮ１０１のドレイン端子に接続されている。トランジスタＴＮ１０１のソース端子は配線ＶＳＳに接続されている。トランジスタＴＰ１０１のドレイン端子とトランジスタＴＮ１０１のドレイン端子の間のノードＮ１は外部端子に接続されている。出力回路２１１は、図２に示すドライブ制御回路４１と同様の回路（図示略）を含み、トランジスタＴＰ１０１のゲート端子に供給する制御信号ＤＵと、トランジスタＴＮ１０１のゲート端子に供給する制御信号ＤＬを生成する。

入力回路２１２は、バッファ回路６１とプルアップ用のＰチャネルＭＯＳトランジスタＴＰ１０２を含む。トランジスタＴＰ１０２のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ１０２のドレイン端子は外部端子１４に接続されている。入力回路３２は、図２に示すプルアップ制御回路６３と同様の回路（図示略）を含み、トランジスタＴＰ１０２のゲート端子に供給する制御信号ＣＲを生成する。トランジスタＴＰ１０２は、制御信号ＣＲに応答してオンオフする。

この入出力回路２０１が接続された外部端子１４に対して、半導体装置２００の外部のアナログ出力回路２２ａからアナログ入力信号ＡＩ１が供給される。アナログ出力回路２２ａは、高インピーダンスの出力回路である。アナログ入力信号ＡＩ１は、外部端子１４に接続された配線ＰＬ１を介してアナログ回路へ供給される。なお、配線ＰＬ１を介して内部回路へ供給するアナログ入力信号の符号を「ＡＩ２」とし、アナログ出力回路２２ａが出力するアナログ入力信号ＡＩ１と区別する。

このとき、出力回路２１１のトランジスタＴＰ１０１，ＴＮ１０１は制御信号ＤＵ，ＤＬによりオフしている。また、入力回路２１２のトランジスタＴＰ１０２は、制御信号ＣＲによりオフしている。しかし、トランジスタＴＰ１０１は、ソース端子における高電位電圧ＶＤＤと、ドレイン端子におけるアナログ入力信号ＡＩ１の電圧との差に応じて、リーク電流Ｉ１が流れる。同様に、トランジスタＴＰ１０２は、ソース端子における高電位電圧ＶＤＤと、ドレイン端子におけるアナログ入力信号ＡＩ１の電圧との差に応じて、リーク電流Ｉ２が流れる。同様に、トランジスタＴＮ１０１は、ソース端子における低電位電圧ＶＳＳと、ドレイン端子におけるアナログ入力信号ＡＩ１の電圧との差に応じてリーク電流Ｉ３が流れる。

これらのリーク電流Ｉ１，Ｉ２，Ｉ３は、配線ＰＬ１により伝達されるアナログ入力信号に影響する。トランジスタＴＰ１０１，ＴＰ１０２のリーク電流Ｉ１，Ｉ３は、アナログ入力信号ＡＩ１のレベルを高くする。トランジスタＴＮ１０１のリーク電流Ｉ２は、アナログ入力信号ＡＩ１のレベルを低くする。つまり、出力回路３１及び入力回路３２は、アナログ出力回路２２ａから出力されるアナログ入力信号ＡＩ１に対して、配線ＰＬ１を介して不図示のアナログ回路へ供給されるアナログ入力信号ＡＩ２に電圧変化を生じさせる。

図６に示すように、高電位電圧ＶＤＤと低電位電圧ＶＳＳを振幅とするアナログ入力信号ＡＩ１に対し、それよりも小さな振幅のアナログ入力信号ＡＩ２を生じさせる。これらのアナログ入力信号ＡＩ１，ＡＩ２における差電圧ΔＶ１は、図５に示すトランジスタＴＮ１０１に流れるリーク電流Ｉ２によって生じる。また、アナログ入力信号ＡＩ１，ＡＩ２における差電圧ΔＶ２は、図５に示すトランジスタＴＰ１０１に流れるリーク電流Ｉ１とトランジスタＴＰ１０２に流れるリーク電流Ｉ３によって生じる。

なお、ＭＯＳトランジスタにおけるリーク電流は、ゲート端子の大きさ（ゲート長Ｌ、ゲート幅Ｗ）に応じて変化する。したがって、比較例の入出力回路２０１では、設計時にトランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２のゲート端子の大きさ（ゲート長Ｌ、ゲート幅Ｗ）を調整することにより、各トランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２におけるリーク電流を低減することが可能である。

リーク電流は、ゲート長Ｌの値を大きくすること、またはゲート幅Ｗの値を小さくすること、により低減可能である。
しかし、トランジスタにおけるリーク電流の値は、半導体装置の製造工程（プロセス）におけるばらつき、温度、電圧に依存する。

例えば、図４に示す破線Ｌ２と一点鎖線Ｌ３は、リーク電流を小さくするようにゲート長Ｌを設定したトランジスタにおいて、外部端子１４の電圧に対するリーク電流を示す。
なお、図４において、横軸は外部端子１４における電圧、縦軸は電流量である。

破線Ｌ２は、ワースト条件にて作成されたトランジスタにおけるリーク電流を示し、一点鎖線Ｌ３は、ベスト条件にて作成されたトランジスタにおけるリーク電流を示す。このように、プロセスのばらつきにより、個々のトランジスタにおけるリーク電流が異なる。また、外部端子１４の電圧は、供給されるアナログ入力信号によって、低電位電圧ＶＳＳから高電位電圧ＶＤＤの間で変化する。したがって、トランジスタにおけるリーク電流は、外部端子１４の電圧と高電位電圧ＶＤＤまたは低電位電圧ＶＳＳの間の電位差に応じて変化する。

本実施形態では、外部端子１４における電圧に応じた制御信号ＣＶ０（ＣＶ１〜ＣＶ３）を、外部端子１４に接続されたトランジスタＴＰ２，ＴＮ２，ＴＰ１２のソース端子に供給する。これにより、トランジスタＴＰ２，ＴＮ２，ＴＰ１２のソース−ドレイン間電圧を「０」としている。このため、図４に実線Ｌ１にて示すように、外部端子１４における電圧が変化しても、その変化に応じた制御信号ＣＶ０（ＣＶ１〜ＣＶ３）によって各トランジスタＴＰ２，ＴＮ２，ＴＰ１２のソース−ドレイン間電圧は「０」となる。つまり、各トランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるリーク電流の値は、外部端子１４における電圧変化に依存しない。また、リーク電流の値は、プロセスや温度に依存しない。

例えば、図５に示す比較例において、トランジスタＴＰ１０１のゲート長ＬをＸ［Ｌ＝Ｘ］、ゲート幅ＷをＹ［Ｗ＝Ｙ］とする。これらの値Ｘ、Ｙは、トランジスタＴＰ１０１におけるリーク電流を低減するように設定される。したがって、トランジスタＴＮ１０１のゲート長Ｌとゲート幅Ｗはそれぞれ、［Ｌ＝Ｘ，Ｗ＝０．４３Ｙ］となる。また、トランジスタＴＰ１０２のゲート長とゲート幅Ｗはそれぞれ、［Ｌ＝０．５Ｘ，Ｗ＝Ｚ］となる。

これに対し、本実施形態の入出力回路１３の場合、出力回路３１の出力ドライバ回路４２に含まれるトランジスタＴＰ１，ＴＰ２のゲート長とゲート幅は［Ｌ＝０．３５Ｘ，Ｗ＝０．６５Ｙ］となる。また、出力ドライバ回路４３のトランジスタＴＮ１，ＴＮ２のゲート長とゲート幅Ｗは、［Ｌ＝０．３５Ｘ，Ｗ＝０．２７Ｙ］となる。また、入力回路３２のプルアップ回路６２に含まれるトランジスタＴＰ１１，ＴＰ１２のゲート長Ｌとゲート幅Ｗは［Ｌ＝０．３５Ｘ，Ｗ＝０．６Ｚ］となる。なお、これらの値は、比較例と同様の特性を得るように設定される。

なお、上記のゲート長Ｌとゲート幅Ｗは一例であり、上記の値に限定されない。
外部端子１４に接続されたトランジスタは、外部端子１４に対する容量負荷として作用する。この容量負荷の値は、トランジスタのゲート端子の大きさ（サイズ）に対応する。

本実施形態の場合、図１に示すように、外部端子１４に対してトランジスタＴＰ２，ＴＮ２、ＴＰ１２が接続されている。一方比較例では、外部端子１４に対してトランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２が接続される。このように、本実施形態は、比較例よりも外部端子１４における容量負荷の値が小さくなる。

そして、外部端子１４における容量負荷は、外部端子１４を用いて伝達される信号の周波数に影響する。外部端子１４における容量負荷の値が小さいほど、波形に歪みが生じることなく高い周波数の信号を伝達する。つまり、入出力回路において高い周波数応答性が得られる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）半導体装置１０の入出力回路１３は、外部端子１４に接続された出力回路３１、入力回路３２、ノード制御回路３３を有している。半導体装置１０の外部から外部端子１４に供給されるアナログ入力信号ＡＩ１は、外部端子１４に接続された配線ＰＬ１を介してアナログ入力信号ＡＩ２として内部回路へ伝達される。

出力回路３１のドライブ制御回路４１は、デジタル出力信号ＤＯ１と出力制御信号ＯＥに基づいて、出力ドライバ回路４２に対する制御信号ＤＵと、出力ドライバ回路４３に対する制御信号ＤＬを生成する。出力ドライバ回路４２は、外部端子１４と配線ＶＤＤの間に接続されたトランジスタＴＰ１，ＴＰ２を含む。出力ドライバ回路４３は、外部端子１４と配線ＶＳＳの間に接続されたトランジスタＴＮ１，ＴＮ２を含む。

ノード制御回路３３は、外部端子１４における電圧と等しい電圧の制御信号ＣＶ１をトランジスタＴＰ１，ＴＰ２の間のノードＮ１１に供給する。また、ノード制御回路３３は、外部端子１４における電圧と等しい電圧の制御信号ＣＶ２をトランジスタＴＮ１，ＴＮ２の間のノードＮ１２に供給する。したがって、外部端子１４に接続されたトランジスタＴＰ２，ＴＮ２のソース−ドレイン間電圧が「０」となる。これにより、トランジスタＴＰ２，ＴＮ２にリーク電流が流れないため、外部端子１４に供給されるアナログ入力信号ＡＩ１に対して、配線ＰＬ１により内部回路へ伝達されるアナログ入力信号ＡＩ２に対する影響を低減することができる。

（１−２）入力回路３２は、バッファ回路６１、プルアップ回路６２、プルアップ制御回路６３を含む。プルアップ回路６２は、外部端子１４と配線ＶＤＤの間に接続されたトランジスタＴＰ１１，ＴＰ１２を含む。プルアップ制御回路６３は、プル抵抗制御信号ＲＥに基づいて制御信号ＣＲを出力する。プルアップ回路６２は、Ｌレベルの制御信号ＣＲに応答してオンし、外部端子１４をプルアップする。

ノード制御回路３３は、外部端子１４における電圧と等しい電圧の制御信号ＣＶ３を、トランジスタＴＰ１１，ＴＰ１２の間のノードＮ２１に供給する。したがって、外部端子１４に接続されたトランジスタＴＰ１２のソースドレイン間電圧が「０」となる。これにより、トランジスタＴＰ１２にリーク電流が流れないため、外部端子１４に供給されるアナログ入力信号ＡＩ１に対して、配線ＰＬ１により内部回路へ伝達されるアナログ入力信号ＡＩ２に対する影響を低減することができる。

（１−３）ノード制御回路３３は、外部端子１４の電圧と等しい電圧の制御信号ＣＶ０を生成するバッファ回路８１と、その制御信号ＣＶ０と等しい制御信号ＣＶ１〜ＣＶ３を制御対象であるノードＮ１１，Ｎ１２，Ｎ２１に対して供給または停止するアナログスイッチ１０１〜１０３を含むスイッチ回路８３を有している。アナログスイッチ１０１，１０２は、出力回路３１において、出力ドライバ回路４２，４３に対する制御信号ＣＴに応じてオンオフする。アナログスイッチ１０３は、入力回路３２において、プルアップ回路６２に対する制御信号ＣＲに応じてオンオフする。したがって、各ノードＮ１１，Ｎ１２，Ｎ２１に対する制御信号ＣＶ１〜ＣＶ３の供給・停止を出力回路３１と入力回路３２の動作に応じて制御することができる。

（１−４）ノード制御回路３３のバッファ制御回路８２は、出力回路３１の制御信号ＣＴと、入力回路３２の制御信号ＣＲに基づいてバッファ制御信号ＢＥを生成する。バッファ回路８１は、バッファ制御信号ＢＥに基づいて、動作または停止する。したがって、出力回路３１と入力回路３２の動作に応じてバッファ回路８１を停止することで、消費電力を低減することができる。

（１−５）ノード制御回路３３のバッファ回路８１は、外部端子１４における電圧と等しい電圧の制御信号ＣＶ０を生成する。この制御信号ＣＶ０と等しい制御信号ＣＶ１〜ＣＶ３が各ノードＮ１１，Ｎ１２，Ｎ２１に供給される。半導体装置１０を製造するプロセスにおける変動、使用温度（チップ温度）、電源電圧の変動によりバッファ回路８１にて生成した制御信号ＣＶ０と外部端子１４における電圧とに差（電位差）が生じる場合がある。しかし、このような電位差は微少であり、ノードＮ１１，Ｎ１２，Ｎ２１に接続されたトランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるリーク電流に影響しない（増加させない）。したがって、プロセス等の変動により依存することなく、アナログ入力信号ＡＩ２に対する影響を低減することができる。

（第二実施形態）
図７に示すように、半導体装置１０ａの入出力回路１３ａは、出力回路３１、入力回路３２ａ、ノード制御回路３３を有している。

入力回路３２ａは、バッファ回路６１、プルダウン回路６５、プルダウン制御回路（単に「制御回路」と表記）６６を含む。
プルダウン制御回路６６にはプル抵抗制御信号ＲＥが供給される。プルダウン制御回路６６は、例えばバッファ回路やレベル変換回路である。

プルダウン制御回路６６は、プル抵抗制御信号ＲＥに基づいて制御信号ＣＲを生成する。例えば、プルダウン制御回路６６は、プル抵抗制御信号ＲＥのレベルと論理的に等しいレベルの制御信号ＣＲと、その制御信号ＣＲと相補な制御信号ＣＲＸを生成する。プルダウン制御回路６６は、例えば、プルダウン制御回路６６はインバータ回路を有し、このインバータ回路により制御信号ＣＲを論理反転して制御信号ＣＲＸを生成する。制御信号ＣＲは、ノード制御回路３３に供給され、制御信号ＣＲＸは、プルダウン回路６５に供給される。

プルダウン回路６５は、トランジスタＴＮ１１，ＴＮ１２を含む。トランジスタＴＮ１１，ＴＮ１２はＮチャネルＭＯＳトランジスタである。トランジスタＴＮ１１のソース端子は配線ＶＳＳに接続され、トランジスタＴＮ１１のドレイン端子はトランジスタＴＮ１２のソース端子に接続されている。トランジスタＴＮ１２のドレイン端子は外部端子１４に接続されている。つまり、トランジスタＴＮ１１，ＴＮ１２は、外部端子１４と配線ＶＳＳの間にカスケード接続（縦列接続）されている。

トランジスタＴＮ１１，ＴＮ１２のゲート端子に制御信号ＣＲＸが供給される。トランジスタＴＮ１１，ＴＮ１２は、制御信号ＣＲＸに応答してオンオフする。例えば、トランジスタＴＮ１１，ＴＮ１２は、Ｈレベルの制御信号ＣＲＸに応答してオンし、Ｌレベルの制御信号ＣＲＸに応答してオフする。オンしたトランジスタＴＮ１１，ＴＮ１２は、それぞれのオン抵抗により外部端子１４を低電位電圧ＶＳＳにプルダウンする。

次に、本実施形態の入出力回路１３ａの作用を説明する。
図８は、入出力回路１３ａの動作状態における各制御信号ＤＵ，ＤＬ，ＣＴ，ＣＲ，ＣＲＸの論理レベルと、ノード制御回路３３に含まれるバッファ回路８１の状態を示す。

この入出力回路１３において、ノード制御回路３３のバッファ回路８１は、外部端子１４における電圧と等しい電圧の制御信号ＣＶ０を生成する。この制御信号ＣＶ０と等しい制御信号ＣＶ１が、出力回路３１の出力ドライバ回路４２に含まれるトランジスタＴＰ１，ＴＰ２の間のノードＮ１１に供給される。これにより、トランジスタＴＰ２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＰ２にはリーク電流が流れない。

同様に、制御信号ＣＶ０と等しい制御信号ＣＶ１は、出力ドライバ回路４３に含まれるトランジスタＴＮ１，ＴＮ２の間のノードＮ１２に供給される。これにより、トランジスタＴＮ２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＮ２にはリーク電流が流れない。また、制御信号ＣＶ０と等しい制御信号ＣＶ３は、プルダウン回路６５に含まれるトランジスタＴＮ１１，ＴＮ１２の間のノードＮ２２に供給される。これにより、トランジスタＴＮ１２のソース−ドレイン間の電位差は「０」となる。したがって、トランジスタＴＮ１２にはリーク電流が流れない。

以上記述したように、本実施形態によれば、第一実施形態の各効果と同様の効果を奏する。
尚、上記各実施形態は、以下の態様で実施してもよい。

・第一実施形態において、バッファ制御回路８２は、図３に括弧を付して表記したように、動作条件「出力／ｐｕｌｌ抵抗ｏｆｆ」のときにバッファ回路８１を停止するようにしてもよい。同様に、第二実施形態のバッファ制御回路８２において、図８に括弧を付して表記したように、動作条件「出力／ｐｕｌｌ抵抗ｏｆｆ」のときにバッファ回路８１を停止するようにしてもよい。

・上記各実施形態において、バッファ回路８１は、外部端子１４に供給されるアナログ入力信号ＡＩ１のレベルと等しいレベルの制御信号ＣＶ０を生成する。バッファ回路８１に含まれるオペアンプ９１は、電源端子に供給される電流（動作電流）の増減に応じて、入力信号の変化に対する出力信号の追従性が変化する。したがって、最小の動作電流で動作するオペアンプ９１は、その内部の回路によって決まる電位でほぼ安定した制御信号ＣＶ０を出力する。

例えば、図９に破線で示すように、オペアンプ９１は、一定レベルの制御信号ＣＶ０を出力する。制御信号ＣＶ０と等しい制御信号ＣＶ１〜ＣＶ３が各ノードＮ１１，Ｎ１２，Ｎ２１（Ｎ２２）に供給される。

図５に示す比較例の場合、各トランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２のソース−ドレイン間電圧の最大値は、図９に示す矢印１２１にて示すように、高電位電圧ＶＤＤと低電位電圧ＶＳＳの差電圧となる。

一方、図２に示す第一実施形態の場合、外部端子１４に接続された各トランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるソース−ドレイン間電圧の最大値は、アナログ入力信号ＡＩ１と制御信号ＣＶ０（ＣＶ１〜ＣＶ３）の差電圧、つまり図９に示す矢印１２２または矢印１２３となる。図７に示す第二実施形態でも同様である。

したがって、各トランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるソース−ドレイン間電圧が比較例に比して小さくなるため、リーク電流が低減される。そして、オペアンプ９１を最小の動作電流で動作させることで、ノードＮ１１，Ｎ１２，Ｎ２１（Ｎ２２）における電圧を制御する期間におけるオペアンプ９１の消費電流を上記各実施形態に比して低減することができる。

・上記第一，第二実施形態を、図２に示すプルアップ回路６２と、図７に示すプルダウン回路６５とを有する入出力回路としてもよい。
・上記各実施形態において、バッファ制御回路８２に対する制御信号ＣＴ，ＣＲを、例えば図１に示す内部回路１２に含まれる制御回路（例えばＣＰＵ）により生成してもよい。

・上記各実施形態において、バッファ制御回路８２を省略し、バッファ回路８１を例えば図１に示す内部回路１２に含まれる制御回路（例えばＣＰＵ）により制御してもよい。
また、バッファ制御回路８２を省略し、バッファ回路８１を常時動作させてもよい。この場合、上記したように、バッファ回路８１に含まれるオペアンプ９１を最小の動作電流にて動作させることで、消費電力の増加を抑制することができる。

（第三実施形態）
図１０に示すように、半導体装置１０ｂの入出力回路１３ｂは、出力回路３１、入力回路３２、ノード制御回路３３ｂを有している。

ノード制御回路３３ｂは、バッファ回路８１ｂ、スイッチ回路８３を含む。
バッファ回路８１ｂは、偶数個（図１０では２個）のインバータ回路９２，９３を含む。

インバータ回路９２は、ＰチャネルＭＯＳトランジスタＴＰ４１とＮチャネルＭＯＳトランジスタＴＮ４１を含む。トランジスタＴＰ４１のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ４１のドレイン端子はトランジスタＴＮ４１のドレイン端子に接続され、トランジスタＴＮ４１のソース端子は配線ＶＳＳに接続されている。両トランジスタＴＰ４１，ＴＮ４１のゲート端子は外部端子１４に接続されている。

インバータ回路９３は、ＰチャネルＭＯＳトランジスタＴＰ４２とＮチャネルＭＯＳトランジスタＴＮ４２を含む。トランジスタＴＰ４２のソース端子は配線ＶＤＤに接続され、トランジスタＴＰ４２のドレイン端子はトランジスタＴＮ４２のドレイン端子に接続され、トランジスタＴＮ４２のソース端子は配線ＶＳＳに接続されている。両トランジスタＴＰ４２，ＴＮ４２のゲート端子は、インバータ回路９２に含まれるトランジスタＴＰ４１とトランジスタＴＮ４１の間のノードに接続されている。両トランジスタＴＰ４２，ＴＮ４２の間のノードはスイッチ回路８３のアナログスイッチ１０１〜１０３に接続されている。

このバッファ回路８１ｂは、外部端子１４の電圧に基づいて、Ｈレベル（高電位電圧ＶＤＤレベル）またはＬレベル（低電位電圧ＶＳＳレベル）の制御信号ＣＶ０を出力する。つまり、このバッファ回路８１ｂは、制御信号ＣＶ０を高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲でフルスイングするＣＭＯＳバッファ回路である。

次に、本実施形態の入出力回路１３ｂの作用を説明する。
図１１は、入出力回路１３の動作状態における各制御信号ＤＵ，ＤＬ，ＣＴ，ＣＲの論理レベルを示す。

バッファ回路８１ｂのインバータ回路９２は、外部端子１４における電圧が、インバータ回路９２のしきい値電圧Ｖｔｈより高いときにＬレベルの信号を出力する。しきい値電圧Ｖｔｈは、インバータ回路９２に含まれるトランジスタＴＰ４１，ＴＮ４１の特性に基づく値である。しきい値電圧Ｖｔｈは、例えば高電位電圧ＶＤＤと低電位電圧ＶＳＳの間の中間電圧（＝（ＶＤＤ＋ＶＳＳ）／２）である。インバータ回路９３は、インバータ回路９２から出力されるＬレベルの信号に基づいてＨレベルの制御信号ＣＶ０を出力する。同様に、外部端子１４における電圧がしきい値電圧Ｖｔｈより低いとき、インバータ回路９２はＨレベルの信号を出力し、インバータ回路９３はＬレベルの制御信号ＣＶ０を出力する。

図５に示す比較例の入出力回路２０１では、アナログ入力信号ＡＩ１のレベルが高電位電圧ＶＤＤレベルのとき、トランジスタＴＮ１０１のソース−ドレイン間電圧は、高電位電圧ＶＤＤと低電位電圧ＶＳＳの差電圧となる。この差電圧に応じたリーク電流がトランジスタＴＮ１０１に流れる。

同様に、アナログ入力信号ＡＩ１のレベルが低電位電圧ＶＳＳレベルのとき、トランジスタＴＰ１０１のソース−ドレイン間電圧は、高電位電圧ＶＤＤと低電位電圧ＶＳＳの差電圧となる。この差電圧に応じたリーク電流がトランジスタＴＰ１０１に流れる。

本実施形態では、アナログ入力信号ＡＩ１のレベルが高電位電圧ＶＤＤレベルのとき、ノードＮ１２（トランジスタＴＮ２のソース端子）に高電位電圧ＶＤＤレベルの制御信号ＣＶ２（＝ＣＶ０）が供給される。したがって、トランジスタＴＮ２のソース−ドレイン間電圧は、「０」となる。そして、アナログ入力信号ＡＩ１がインバータ回路９２のしきい値電圧Ｖｔｈより高いとき、ノードＮ１２（トランジスタＴＰ２のソース端子）に高電位電圧ＶＤＤレベルの制御信号ＣＶ２（＝ＣＶ０）が供給される。したがって、トランジスタＴＮ２のソース−ドレイン間の電位差は、図５に示す比較例のトランジスタＴＮ１０１のソース−ドレイン間の電位差よりも小さい。これにより、トランジスタＴＰ２におけるリーク電流は、比較例のトランジスタＴＮ１０１におけるリーク電流より少ない。

同様に、アナログ入力信号ＡＩ１のレベルが低電位電圧ＶＳＳレベルのとき、ノードＮ１１（トランジスタＴＰ２のソース端子）に低電位電圧ＶＳＳレベルの制御信号ＣＶ１（＝ＣＶ０）が供給される。したがって、トランジスタＴＰ２のソース−ドレイン間電圧は、「０」となる。そして、アナログ入力信号ＡＩ１がインバータ回路９２のしきい値電圧Ｖｔｈより低いとき、ノードＮ１１（トランジスタＴＰ２のソース端子）に低電位電圧ＶＳＳレベルの制御信号ＣＶ１（＝ＣＶ０）が供給される。したがって、トランジスタＴＮ２のソース−ドレイン間の電位差は、図５に示す比較例のトランジスタＴＰ１０１のソース−ドレイン間の電位差よりも小さい。これにより、トランジスタＴＰ２におけるリーク電流は、比較例のトランジスタＴＰ１０１におけるリーク電流より少ない。

プルアップ回路６２は、カスケード接続されたトランジスタＴＰ１１，ＴＰ１２を含む。したがって、プルアップ回路６２では、出力ドライバ回路４２と同様に、比較例のトランジスタＴＰ１０１と比べトランジスタＴＰ１２におけるリーク電流が少なくなる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）ノード制御回路３３ｂはバッファ回路８１ｂとスイッチ回路８３を含む。バッファ回路８１ｂは、２個のインバータ回路９２，９３を含む。インバータ回路９２，９３は、ＰチャネルＭＯＳトランジスタＴＰ４１，ＴＰ４２とＮチャネルＭＯＳトランジスタＴＮ４１，ＴＮ４２を含むＣＭＯＳインバータ回路である。したがって、バッファ回路８１ｂは、制御信号ＣＶ０を高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲でフルスイングするＣＭＯＳバッファ回路である。この制御信号ＣＶ０と等しい電圧の制御信号ＣＶ１〜ＣＶ３がノードＮ１１，Ｎ１２，Ｎ２１に供給される。ノードＮ１１，Ｎ１２，Ｎ２１と外部端子１４の間のトランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるソース−ドレイン間電圧は、比較例のトランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２に比して小さくなる。これにより、各トランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるリーク電流が比較例よりも少なくなるため、アナログ入力信号ＡＩ２に対する影響を低減することができる。

（３−２）バッファ回路８１ｂは、ＣＭＯＳタイプのインバータ回路９２，９３を含む。これらのインバータ回路９２，９３は、ゲート端子の電圧が変化しない静止時において電流を消費しない。したがって、ノード制御回路３３ｂを含めることによる消費電力の増加を抑制することができる。

（第四実施形態）
図１２に示すように、半導体装置１０ｃの入出力回路１３ｃは、出力回路３１、入力回路３２、ノード制御回路３３ｃを有している。

ノード制御回路３３ｃは、バッファ回路８１ｃ、スイッチ回路８３を含む。
バッファ回路８１ｃは、偶数個（図１０では２個）のインバータ回路９２，９３ｃを含む。

インバータ回路９３ｃは、ＰチャネルＭＯＳトランジスタＴＰ４２，ＴＰ４３とＮチャネルＭＯＳトランジスタＴＮ４２，ＴＮ４３を含む。インバータ回路９２の出力信号は、トランジスタＴＰ４２，ＴＮ４２のゲート端子に供給される。トランジスタＴＰ４２のソース端子はトランジスタＴＮ４３のソース端子に接続され、トランジスタＴＮ４３のドレイン端子は配線ＶＤＤに接続されている。トランジスタＴＮ４３のゲート端子は配線ＶＤＤに接続され、トランジスタＴＮ４３のバックゲート端子は配線ＶＳＳに接続されている。

トランジスタＴＮ４２のソース端子はトランジスタＴＰ４３のソース端子に接続され、トランジスタＴＰ４３のドレイン端子は配線ＶＳＳに接続されている。トランジスタＴＰ４３のゲート端子は配線ＶＳＳに接続され、トランジスタＴＰ４３のバックゲート端子は配線ＶＤＤに接続されている。なお、本実施形態及び上記各実施形態において図示及び説明を省略したが、ＰチャネルＭＯＳトランジスタのバックゲート端子は例えば配線ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタのバックゲート端子は例えば配線ＶＳＳに接続されている。

このインバータ回路９３ｃにおいて、トランジスタＴＰ４２のソース端子における電圧ＶＤ１は、高電位電圧ＶＤＤからトランジスタＴＮ４３のしきい値電圧分低い電圧となる。同様に、トランジスタＴＮ４２のソース端子における電圧ＶＳ１は、低電位電圧ＶＳＳからトランジスタＴＰ４３のしきい値電圧分高い電圧となる。

したがって、バッファ回路８１ｃは、外部端子１４の電圧に基づいて、高電位電圧ＶＤ１レベルまたは低電位電圧ＶＳ１レベルの制御信号ＣＶ０を出力する。つまり、このバッファ回路８１ｃは、制御信号ＣＶ０を高電位電圧ＶＤＤより低い電圧ＶＤ１と、低電位電圧ＶＳＳより高い電圧ＶＳ１の電圧範囲でフルスイングする。

次に、本実施形態の入出力回路の作用を説明する。
本実施形態における各制御信号の論理レベルは、図１１に示す第三実施形態における論理レベルと同じである。

本実施形態では、アナログ入力信号ＡＩ１のレベルが高電位電圧ＶＤＤレベルのとき、ノードＮ１２（トランジスタＴＮ２のソース端子）に電圧ＶＤ１レベルの制御信号ＣＶ２（＝ＣＶ０）が供給される。そして、アナログ入力信号ＡＩ１がインバータ回路９２のしきい値電圧Ｖｔｈより高いとき、ノードＮ１２（トランジスタＴＮ２のソース端子）に電圧ＶＤ１レベルの制御信号ＣＶ２が供給される。この電圧ＶＤ１は、高電位電圧ＶＤＤより低く、中間電圧Ｖｃ（＝（ＶＤＤ＋ＶＳＳ）／２）より高い。したがって、トランジスタＴＮ２のソース−ドレイン間の電位差の最大値は、第三実施形態に比べて小さい。これにより、トランジスタＴＮ２におけるリーク電流は、第三実施形態に比べて少ない。

同様に、アナログ入力信号ＡＩ１のレベルが低電位電圧ＶＳＳレベルのとき、ノードＮ１１（トランジスタＴＰ２のソース端子）に低電位電圧ＶＳＳレベルの制御信号ＣＶ１（＝ＣＶ０）が供給される。したがって、トランジスタＴＰ２のソース−ドレイン間電圧は、「０」となる。そして、アナログ入力信号ＡＩ１がインバータ回路９２のしきい値電圧Ｖｔｈより低いとき、ノードＮ１１（トランジスタＴＰ２のソース端子）に電圧ＶＳ１レベルの制御信号ＣＶ１が供給される。この電圧ＶＳ１は、低電位電圧ＶＳＳより高く、中間電圧Ｖｃより低い。したがって、トランジスタＴＰ２のソース−ドレイン間の電位差の最大値は、第三実施形態に比して小さい。これにより、トランジスタＴＰ２におけるリーク電流は、第三実施形態に比して少ない。

プルアップ回路６２は、カスケード接続されたトランジスタＴＰ１１，ＴＰ１２を含む。したがって、プルアップ回路６２では、出力ドライバ回路４２と同様に、第三実施形態に比してトランジスタＴＰ１２におけるリーク電流が少なくなる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（４−１）ノード制御回路３３ｃはバッファ回路８１ｃとスイッチ回路８３を含む。バッファ回路８１ｃは、２個のインバータ回路９２，９３ｃを含む。インバータ回路９２は、ＰチャネルＭＯＳトランジスタＴＰ４１とＮチャネルＭＯＳトランジスタＴＮ４１を含むＣＭＯＳインバータ回路である。
インバータ回路９３ｃは、ＰチャネルＭＯＳトランジスタＴＰ４２，ＴＰ４３とＮチャネルＭＯＳトランジスタＴＮ４２，ＴＮ４３を含む。インバータ回路９２の出力信号はトランジスタＴＰ４２，ＴＮ４２のゲート端子に供給される。トランジスタＴＰ４２は、ダイオード接続されたトランジスタＴＮ４３を介して高電位側の配線ＶＤＤに接続され、トランジスタＴＮ４２はダイオード接続されたトランジスタＴＰ４３を介して低電位側の配線ＶＳＳに接続されている。

したがって、バッファ回路８１ｃは、制御信号ＣＶ０を高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲より狭い電圧範囲でフルスイングする。この制御信号ＣＶ０と等しい電圧の制御信号ＣＶ１〜ＣＶ３がノードＮ１１，Ｎ１２，Ｎ２１に供給される。ノードＮ１１，Ｎ１２，Ｎ２１と外部端子１４の間のトランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるソース−ドレイン間電圧は、比較例のトランジスタＴＰ１０１，ＴＮ１０１，ＴＰ１０２に比して小さくなる。これにより、各トランジスタＴＰ２，ＴＮ２，ＴＰ１２におけるリーク電流が比較例よりも少なくなるため、アナログ入力信号ＡＩ２に対する影響を低減することができる。

（４−２）バッファ回路８１ｃは、ＣＭＯＳタイプのインバータ回路９２，９３ｃを含む。これらのインバータ回路９２，９３ｃは、ゲート端子の電圧が変化しない静止時において電流を消費しない。したがって、ノード制御回路３３ｂを含めることによる消費電力の増加を抑制することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・第三、第四実施形態に対して、第二実施形態と同様に、プルダウン回路６５を有する入出力回路としてもよい。また、プルアップ回路６２とプルダウン回路６５を有する入出力回路としてもよい。

・上記各実施形態は、外部端子１４に接続された入出力回路１３，１３ａ〜１３ｃである。これに対し、入力回路３２と、入力回路３２に対応するノード制御回路３３を含む回路としてもよい。また、出力回路３１と、出力回路３１に対応するノード制御回路３３とを含む回路としてもよい。

・上記各実施形態において、ノード制御回路３３，３３ｂ、３３ｃを適宜変更してもよい。
例えば、制御対象であるノードＮ１１，Ｎ１２，Ｎ２１（Ｎ２２）に対応する３つのバッファ回路を有するノード制御回路としてもよい。また、出力回路３１と入力回路３２（３２ａ）のそれぞれに１つのバッファ回路、つまりノードＮ１１，Ｎ１２に対する１つのバッファ回路とノードＮ２１（Ｎ２２）に対する１つのバッファ回路を有するノード制御回路としてもよい。これらの場合、上記したバッファ回路８１，８１ｂ、８１ｃを組み合わせて用いるようにしてもよい。

また、制御対象であるノードＮ１１，Ｎ１２，Ｎ２１（Ｎ２２）毎にバッファ回路を設け、それらのバッファ回路の入力端子と外部端子１４との間にスイッチ回路を設けるようにしてもよい。この場合、バッファ回路は、出力回路３１と入力回路３２，３２ａにおけるデジタル信号の入出力に影響しないように適宜変更（例えば、出力端子をハイインピーダンス状態とする）することはいうまでもない。

上記の入力回路３２，３２ａに含まれるバッファ回路６１は、外部端子１４に接続されている。したがって、バッファ回路６１には外部端子１４における電圧が供給される。このため、ノード制御回路３３ｂと入力回路３２でインバータ回路を共用してもよい。

例えば第三実施形態において、バッファ回路６１に含まれるインバータ回路７２またはインバータ回路７４の出力信号を制御信号ＣＶ０として各ノードＮ１１，Ｎ１２，Ｎ２１（Ｎ２２）に供給することで、ノード制御回路３３ｂのバッファ回路８１ｃを省略することができる。

同様に、第四実施形態において、バッファ回路６１に含まれるインバータ回路７１又はインバータ回路７３の出力信号を、ノード制御回路３３ｃのインバータ回路９３ｃに供給することで、インバータ回路９２を省略することができる。

・上記各実施形態において、高電位側の出力ドライバ回路４２と低電位側の出力ドライバ回路４３の何れか一方の回路を含む出力回路としてもよい。
・上記第三実施形態において、デジタル信号の入出力時に、バッファ回路８１ｂの入力端子を外部端子から切り離すとともにプルアップ（またはプルダウン）するようにしてもよい。例えば、第一実施形態のノード制御回路３３に含まれるバッファ制御回路８２と、そのバッファ制御回路８２の出力信号に基づいてバッファ回路８１ｂの入力端子を外部端子１４または配線ＶＤＤ（または配線ＶＳＳ）に切換接続するスイッチ回路を設ける。このようにすると、デジタル信号の入出力時にバッファ回路８１ｂが動作しないので、スイッチングによるノイズ発生等を抑制することができる。なお、第四実施形態においても同様である。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
外部端子に一端が接続され、第１ノードに他端が接続された第１トランジスタと、前記第１ノードに一端が接続され、電源電圧が供給される配線に他端が接続された第２トランジスタを含むドライバ回路と、
前記第１トランジスタ及び前記第２トランジスタがオフ状態であるとき、前記外部端子の電圧に基づく制御信号を前記第１ノードに供給するノード制御回路と、
を有する出力回路。
（付記２）
外部端子に一端が接続され、第１ノードに他端が接続された第１トランジスタと、前記第１ノードに一端が接続され、第１電圧が供給される第１配線に他端が接続された第２トランジスタを含む第１ドライバ回路と、
前記外部端子に一端が接続され、第２ノードに他願が接続された第３トランジスタと、前記第２ノードに一端が接続され、第２電圧が供給される第２配線に他端が接続された第４トランジスタを含む第２ドライバ回路と、
第１レベルの制御信号と出力信号に基づいて前記第１ドライバ回路と前記第２ドライバ回路を相補的にオンオフし、第２レベルの制御信号に基づいて前記第１ドライバ回路及び前記第２ドライバ回路をオフするドライブ制御回路と、
を含む出力部と、
前記制御信号に基づいて前記第１ドライバ回路と前記第２ドライバ回路がオフ状態であるとき、前記第１ノードと前記第２ノードに、前記外部端子の電圧に基づく制御信号を供給するノード制御回路と、
を有する出力回路。
（付記３）
前記ノード制御回路は、
前記外部端子の電圧に応じて前記制御信号を出力するバッファ回路と、
前記第１ノード及び前記第２ノードに対して前記制御信号を供給または停止するスイッチ回路と、
を有する付記２に記載の出力回路。
（付記４）
前記スイッチ回路は、
前記バッファ回路と前記第１ノードとの間に接続された第１スイッチ回路と、
前記バッファ回路と前記第２ノードとの間に接続された第２スイッチ回路と、
を有する付記３に記載の出力回路。
（付記５）
前記バッファ回路は、非反転増幅回路であること、
を特徴とする付記３または４に記載の出力回路。
（付記６）
前記ノード制御回路は、
前記バッファ回路の動作・停止を制御するバッファ制御回路を有すること、
を特徴とする付記５に記載の出力回路。
（付記７）
前記バッファ回路は、前記外部端子の電圧と等しい電圧を有する前記制御信号を生成すること、
を特徴とする付記３〜６の何れか一項に記載の出力回路。
（付記８）
前記バッファ回路は、動作電流が制限されたバッファ回路であること、
を特徴とする付記３〜６の何れか一項に記載の出力回路。
（付記９）
前記バッファ回路は、直列接続された偶数個のインバータ回路であること、
を特徴とする付記３または４に記載の出力回路。
（付記１０）
前記偶数個のインバータ回路のうちで前記制御信号を出力するインバータ回路は、前記第１電圧を最大電圧とし、前記第２電圧を最小電圧とする振幅より狭い振幅を有する前記制御信号を出力するインバータ回路であること、
を特徴とする付記９に記載の出力回路。
（付記１１）
前記外部端子に接続され、前記外部端子の電圧に応じたデジタル入力信号を出力する入力回路と、
前記外部端子と前記第１配線との間にカスケード接続された第５及び第６トランジスタを含むプルアップ回路と、
前記第５及び第６トランジスタをオンオフ制御するプルアップ制御回路と、
を含む入力部を有し、
前記ノード制御回路は、前記第５トランジスタと前記第６トランジスタの間の第３ノードに前記制御信号を供給すること、
を特徴とする付記２〜１０の何れか一項に記載の出力回路。
（付記１２）
前記ノード制御回路は、前記第３ノードと前記外部端子との間に接続された第３スイッチ回路を含み、前記第３スイッチ回路により前記制御信号の供給を制御すること、
を特徴とする付記１１に記載の出力回路。

ＴＰ２ トランジスタ（第１トランジスタ）
ＴＰ１ トランジスタ（第２トランジスタ）
ＴＮ２ トランジスタ（第３トランジスタ）
ＴＮ１ トランジスタ（第４トランジスタ）
４２ 出力ドライバ回路（第１ドライバ回路）
４３ 出力ドライバ回路（第２ドライバ回路）
３３，３３ｂ，３３ｃ ノード制御回路
８１，８１ｂ，８１ｃ バッファ回路
８３ スイッチ回路
１０１ アナログスイッチ（第１スイッチ回路）
１０２ アナログスイッチ（第２スイッチ回路）
１０３ アナログスイッチ（第３スイッチ回路）
８２ バッファ制御回路
１４ 外部端子
ＰＬ１ 配線
３１ 出力回路（出力部）
３２，３２ａ 入力回路（入力部）
６２ プルアップ回路（プル抵抗回路）
６３ プルアップ制御回路（プル抵抗制御回路）
６５ プルダウン回路（プル抵抗回路）
６６ プルダウン制御回路（プル抵抗制御回路）
１３，１３ａ〜１３ｃ 入出力回路
ＡＩ１ アナログ入力信号
ＡＩ２ アナログ入力信号
ＤＵ，ＤＬ 制御信号
ＡＩ１，ＡＩ２ アナログ入力信号
ＣＶ０〜ＣＶ３ 制御信号

Claims (9)

1. 外部端子に一端が接続され、第１ノードに他端が接続された第１トランジスタと、前記第１ノードに一端が接続され、電源電圧が供給される配線に他端が接続された第２トランジスタを含むドライバ回路と、
   前記第１トランジスタ及び前記第２トランジスタがオフ状態であるとき、前記外部端子の電圧と等しい電圧の制御信号を前記第１ノードに供給するノード制御回路と、を有する出力回路。
2. 外部端子に一端が接続され、第１ノードに他端が接続された第１トランジスタと、前記第１ノードに一端が接続され、第１電圧が供給される第１配線に他端が接続された第２トランジスタを含む第１ドライバ回路と、
   前記外部端子に一端が接続され、第２ノードに他端が接続された第３トランジスタと、前記第２ノードに一端が接続され、第２電圧が供給される第２配線に他端が接続された第４トランジスタを含む第２ドライバ回路と、
   第１レベルの制御信号と出力信号に基づいて前記第１ドライバ回路と前記第２ドライバ回路を相補的にオンオフし、第２レベルの制御信号に基づいて前記第１ドライバ回路及び前記第２ドライバ回路をオフするドライブ制御回路と、
   を含む出力部と、
   前記制御信号に基づいて前記第１ドライバ回路と前記第２ドライバ回路がオフ状態であるとき、前記第１ノードと前記第２ノードに、前記外部端子の電圧と等しい電圧の制御信号を供給するノード制御回路と、を有する出力回路。
3. 前記ノード制御回路は、
   前記外部端子の電圧に応じて前記制御信号を出力するバッファ回路と、
   前記第１ノード及び前記第２ノードに対して前記制御信号を供給または停止するスイッチ回路と、を有し、
   前記スイッチ回路は、前記第１ドライバ回路及び前記第２ドライバ回路がオフ状態のときにオン状態になって前記制御信号を供給する請求項２に記載の出力回路。
4. 前記スイッチ回路は、
   前記バッファ回路と前記第１ノードとの間に接続された第１スイッチ回路と、
   前記バッファ回路と前記第２ノードとの間に接続された第２スイッチ回路と、
   を有する請求項３に記載の出力回路。
5. 前記バッファ回路は、非反転増幅回路であること、
   を特徴とする請求項３または４に記載の出力回路。
6. 前記ノード制御回路は、
   前記バッファ回路の動作・停止を制御するバッファ制御回路を有すること、
   を特徴とする請求項５に記載の出力回路。
7. 前記バッファ回路は、動作電流が制限されたバッファ回路であること、
   を特徴とする請求項３〜６の何れか一項に記載の出力回路。
8. 前記外部端子に接続され、前記外部端子の電圧に応じたデジタル入力信号を出力する入力回路と、
   前記外部端子と前記第１配線との間にカスケード接続された第５及び第６トランジスタを含むプルアップ回路と、
   前記第５及び第６トランジスタをオンオフ制御するプルアップ制御回路と、
   を含む入力部を有し、
   前記ノード制御回路は、前記第５トランジスタと前記第６トランジスタの間の第３ノードに前記制御信号を供給すること、を特徴とする請求項２〜７の何れか一項に記載の出力回路。
9. 前記ノード制御回路は、前記第３ノードと前記外部端子との間に接続された第３スイッチ回路を含み、前記第３スイッチ回路により前記制御信号の供給を制御すること、を特徴とする請求項８に記載の出力回路。