JP2901171B2 - ディープサブミクロンｍｏｓｆｅｔ出力バッファ回路 - Google Patents
ディープサブミクロンｍｏｓｆｅｔ出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、チャネル長が０．５μ
ｍを下回る、いわゆるディープサブミクロンＭＯＳＦＥ
Ｔを用いた半導体出力バッファ回路に関する。
ｍを下回る、いわゆるディープサブミクロンＭＯＳＦＥ
Ｔを用いた半導体出力バッファ回路に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩの高集積化によって、ＭＯ
ＳＦＥＴが微細化し、この微細化によって耐圧が低下
し、電源電圧を５Ｖとするという長い間の習慣がくずれ
だしている。つまり、チャネル長が０．５μｍであるＣ
ＭＯＳ回路に対しては、電源電圧を３．３Ｖまたは３Ｖ
にするという方針となりつつある。なお、以下において
は、電源電圧を３．３Ｖで代表して説明する。
ＳＦＥＴが微細化し、この微細化によって耐圧が低下
し、電源電圧を５Ｖとするという長い間の習慣がくずれ
だしている。つまり、チャネル長が０．５μｍであるＣ
ＭＯＳ回路に対しては、電源電圧を３．３Ｖまたは３Ｖ
にするという方針となりつつある。なお、以下において
は、電源電圧を３．３Ｖで代表して説明する。
【０００３】チャネル長が０．５μｍを下回るディープ
サブミクロン領域では、２Ｖ程度の耐圧となり、これに
よって電源電圧の値が決定される。
サブミクロン領域では、２Ｖ程度の耐圧となり、これに
よって電源電圧の値が決定される。
【０００４】ところが、ディープサブミクロンＭＯＳＬ
ＳＩの電源電圧が２Ｖであるとしても、そのＬＳＩが置
かれたシステム環境では、電源電圧が３．３Ｖである従
来のＬＳＩと共存させる必要があり、したがって、電源
電圧が２ＶであるＬＳＩを、電源電圧が３．３Ｖである
ＬＳＩとインタフェースをとる必要がある。
ＳＩの電源電圧が２Ｖであるとしても、そのＬＳＩが置
かれたシステム環境では、電源電圧が３．３Ｖである従
来のＬＳＩと共存させる必要があり、したがって、電源
電圧が２ＶであるＬＳＩを、電源電圧が３．３Ｖである
ＬＳＩとインタフェースをとる必要がある。
【０００５】３．３Ｖの電源電圧に対するインタフェー
スとして、ＬＶＴＴＬ、ＬＶＣＭＯＳという規格が形成
されつつあり、ＬＶＴＴＬ、ＬＶＣＭＯＳの規格におけ
る出力バッファ回路のハイレベル電圧ＶOHは、それぞれ
ＶOH≧２．４Ｖ、ＶOH≧３．２Ｖである。
スとして、ＬＶＴＴＬ、ＬＶＣＭＯＳという規格が形成
されつつあり、ＬＶＴＴＬ、ＬＶＣＭＯＳの規格におけ
る出力バッファ回路のハイレベル電圧ＶOHは、それぞれ
ＶOH≧２．４Ｖ、ＶOH≧３．２Ｖである。
【０００６】
【発明が解決しようとする課題】ところで、デバイスの
耐圧については、ＭＯＳＦＥＴのドレイン耐圧と、ゲー
ト耐圧との２つが問題である。
耐圧については、ＭＯＳＦＥＴのドレイン耐圧と、ゲー
ト耐圧との２つが問題である。
【０００７】上記ＭＯＳＦＥＴのドレイン耐圧は、ＭＯ
ＳＦＥＴのドレイン−ソース間の耐圧であり、この耐圧
を越える電圧がドレイン−ソース間に印加されると、ホ
ットキャリアによるデバイス性能劣化につながる。ま
た、上記ゲート耐圧は、ゲート−ソース間またはゲート
−ドレイン間の耐圧であり、この耐圧を越えた電圧がゲ
ート−ソース間またはゲート−ドレイン間に印加される
と、ＴＤＤＢ（time-dependent dielectric breakdown)
によるゲート酸化膜厚破壊につながる。
ＳＦＥＴのドレイン−ソース間の耐圧であり、この耐圧
を越える電圧がドレイン−ソース間に印加されると、ホ
ットキャリアによるデバイス性能劣化につながる。ま
た、上記ゲート耐圧は、ゲート−ソース間またはゲート
−ドレイン間の耐圧であり、この耐圧を越えた電圧がゲ
ート−ソース間またはゲート−ドレイン間に印加される
と、ＴＤＤＢ（time-dependent dielectric breakdown)
によるゲート酸化膜厚破壊につながる。
【０００８】ディープサブミクロンＭＯＳＬＳＩを電源
電圧２Ｖのみで使用すると、ＣＭＯＳ回路を用いても、
出力バッファ回路の出力電圧の最大値が２Ｖに抑えられ
るために、ＬＶＴＴＬ、ＬＶＣＭＯＳのハイレベル電圧
ＶOHの規格を満たすことができない。
電圧２Ｖのみで使用すると、ＣＭＯＳ回路を用いても、
出力バッファ回路の出力電圧の最大値が２Ｖに抑えられ
るために、ＬＶＴＴＬ、ＬＶＣＭＯＳのハイレベル電圧
ＶOHの規格を満たすことができない。
【０００９】したがって、ＬＶＴＴＬ、ＬＶＣＭＯＳと
インタフェース互換にするためには、ディープサブミク
ロンＭＯＳＦＥＴ出力バッファ回路に３．３Ｖをも印加
し、この電源電圧から出力バッファ回路のハイレベル電
圧を発生させる必要がある。すなわち、２Ｖ、３．３Ｖ
の２重電源とする必要がある。
インタフェース互換にするためには、ディープサブミク
ロンＭＯＳＦＥＴ出力バッファ回路に３．３Ｖをも印加
し、この電源電圧から出力バッファ回路のハイレベル電
圧を発生させる必要がある。すなわち、２Ｖ、３．３Ｖ
の２重電源とする必要がある。
【００１０】図３は、２重電源を利用した出力バッファ
回路の従来例を示す図である。
回路の従来例を示す図である。
【００１１】第１の電源電圧２Ｖは、この図から省略し
てあるが、ｎ−ｃｈＭＯＳＦＥＴ８２のゲートに接続さ
れ、第２の電源電圧３．３Ｖは、駆動段を構成する回路
に印加されている。直列接続されたＭＯＳＦＥＴ７１、
７２によってプルアップ素子が構成され、直列接続され
たＭＯＳＦＥＴ８１、８２によってプルダウン素子が構
成され、このように２つのＭＯＳＦＥＴを直列接続する
ことによって、１つのＭＯＳＦＥＴに加わる電圧を分圧
し、この分圧された電圧の値がドレイン耐圧以下になる
ことによって、ドレイン耐圧を確保している。
てあるが、ｎ−ｃｈＭＯＳＦＥＴ８２のゲートに接続さ
れ、第２の電源電圧３．３Ｖは、駆動段を構成する回路
に印加されている。直列接続されたＭＯＳＦＥＴ７１、
７２によってプルアップ素子が構成され、直列接続され
たＭＯＳＦＥＴ８１、８２によってプルダウン素子が構
成され、このように２つのＭＯＳＦＥＴを直列接続する
ことによって、１つのＭＯＳＦＥＴに加わる電圧を分圧
し、この分圧された電圧の値がドレイン耐圧以下になる
ことによって、ドレイン耐圧を確保している。
【００１２】上記従来例において、ゲート耐圧確保につ
いては、以下のようにして対策をとっている。
いては、以下のようにして対策をとっている。
【００１３】直列接続したＭＯＳＦＥＴのうち、電源ま
たは接地線側に近いＭＯＳＦＥＴ７１、８１に論理信号
を印加し、直列接続したＭＯＳＦＥＴのうち、出力端子
に近いＭＯＳＦＥＴ７２、８２にバイアス電圧を定常的
に印加する。さらに、耐圧を満たすために、ゲート耐圧
（つまりゲート−ソース間またはゲート−ドレイン間の
耐圧）ＶB を２Ｖとし、出力バッファ回路のハイレベル
電圧ＶH を、第２の電源電圧３．３Ｖに等しくし、出力
バッファ回路のローレベル電圧ＶL を、接地電圧（すな
わち０Ｖ）とする。
たは接地線側に近いＭＯＳＦＥＴ７１、８１に論理信号
を印加し、直列接続したＭＯＳＦＥＴのうち、出力端子
に近いＭＯＳＦＥＴ７２、８２にバイアス電圧を定常的
に印加する。さらに、耐圧を満たすために、ゲート耐圧
（つまりゲート−ソース間またはゲート−ドレイン間の
耐圧）ＶB を２Ｖとし、出力バッファ回路のハイレベル
電圧ＶH を、第２の電源電圧３．３Ｖに等しくし、出力
バッファ回路のローレベル電圧ＶL を、接地電圧（すな
わち０Ｖ）とする。
【００１４】また、ＶGNをｎ−ｃｈＭＯＳＦＥＴ８２の
ゲートバイアス電圧とし、ＶGPをｐ−ｃｈＭＯＳＦＥＴ
７２のゲートバイアス電圧とした場合、出力バッファ回
路の出力端子がハイ状態、ロー状態において、ゲート−
ソース間の電圧、ゲート−ドレイン間の電圧の絶対値が
２Ｖ以内ならば、ゲート耐圧ＶB の範囲内にあるので、
次の関係が成立する。 ｜ＶH −ＶGN｜≦ＶB 、｜ＶL −ＶGN｜≦ＶB ｜ＶH −ＶGP｜≦ＶB 、｜ＶL −ＶGP｜≦ＶB したがって、計算によって、１．３≦ＶGN≦２、１．３
Ｖ≦ＶGP≦２となる。
ゲートバイアス電圧とし、ＶGPをｐ−ｃｈＭＯＳＦＥＴ
７２のゲートバイアス電圧とした場合、出力バッファ回
路の出力端子がハイ状態、ロー状態において、ゲート−
ソース間の電圧、ゲート−ドレイン間の電圧の絶対値が
２Ｖ以内ならば、ゲート耐圧ＶB の範囲内にあるので、
次の関係が成立する。 ｜ＶH −ＶGN｜≦ＶB 、｜ＶL −ＶGN｜≦ＶB ｜ＶH −ＶGP｜≦ＶB 、｜ＶL −ＶGP｜≦ＶB したがって、計算によって、１．３≦ＶGN≦２、１．３
Ｖ≦ＶGP≦２となる。
【００１５】上記従来例において、プルアップ素子の駆
動力とプルダウン素子の駆動力とを確保するためには、
ＭＯＳＦＥＴ７２、８２のゲート電圧の絶対値が大きい
方がよい。すなわち、ｎ−ｃｈＭＯＳＦＥＴ８２のゲー
トバイアス電圧ＶGNは高い方がよく、ｐ−ｃｈＭＯＳＦ
ＥＴ７２のゲートバイアス電圧ＶGPは低い方がよいの
で、ＶGP＝１．３Ｖ、ＶGN＝２Ｖがよい。
動力とプルダウン素子の駆動力とを確保するためには、
ＭＯＳＦＥＴ７２、８２のゲート電圧の絶対値が大きい
方がよい。すなわち、ｎ−ｃｈＭＯＳＦＥＴ８２のゲー
トバイアス電圧ＶGNは高い方がよく、ｐ−ｃｈＭＯＳＦ
ＥＴ７２のゲートバイアス電圧ＶGPは低い方がよいの
で、ＶGP＝１．３Ｖ、ＶGN＝２Ｖがよい。
【００１６】ここで、これらのバイアス電圧ＶGP、ＶGN
をどのように作成するかが問題になる。つまり、ｎ−ｃ
ｈＭＯＳＦＥＴ８２のゲートバイアス電圧ＶGNの２Ｖ
は、第１の電源電圧であるからそのまま利用できるが、
ｐ−ｃｈＭＯＳＦＥＴ７２のゲートバイアス電圧ＶGPの
１．３Ｖは、第１の電源（２Ｖ）または第２の電源
（３．３Ｖ）から発生させる必要があり、したがって、
このｐ−ｃｈＭＯＳＦＥＴ７２のゲートバイアス電圧Ｖ
GPを発生するゲート電圧発生回路に、無駄な消費電力が
生じるという問題がある。
をどのように作成するかが問題になる。つまり、ｎ−ｃ
ｈＭＯＳＦＥＴ８２のゲートバイアス電圧ＶGNの２Ｖ
は、第１の電源電圧であるからそのまま利用できるが、
ｐ−ｃｈＭＯＳＦＥＴ７２のゲートバイアス電圧ＶGPの
１．３Ｖは、第１の電源（２Ｖ）または第２の電源
（３．３Ｖ）から発生させる必要があり、したがって、
このｐ−ｃｈＭＯＳＦＥＴ７２のゲートバイアス電圧Ｖ
GPを発生するゲート電圧発生回路に、無駄な消費電力が
生じるという問題がある。
【００１７】一方、電力節約のために、ｐ−ｃｈＭＯＳ
ＦＥＴ７２のゲートバイアス電圧ＶGPとして２Ｖを印加
すると、ｐ−ｃｈＭＯＳＦＥＴ７２の駆動力が低下し、
したがって、ｐ−ｃｈＭＯＳＦＥＴ７１、７２で構成さ
れるプルアップ素子全体としてみれば、駆動力が低下す
るという問題がある。つまり、上記従来例においては、
消費電力を小さくすることと、プルアップ素子の駆動力
を低下させないこととは二律背反する。
ＦＥＴ７２のゲートバイアス電圧ＶGPとして２Ｖを印加
すると、ｐ−ｃｈＭＯＳＦＥＴ７２の駆動力が低下し、
したがって、ｐ−ｃｈＭＯＳＦＥＴ７１、７２で構成さ
れるプルアップ素子全体としてみれば、駆動力が低下す
るという問題がある。つまり、上記従来例においては、
消費電力を小さくすることと、プルアップ素子の駆動力
を低下させないこととは二律背反する。
【００１８】本発明は、ディープサブミクロンＭＯＳＦ
ＥＴ出力バッファ回路を構成するプルアップ素子の駆動
力を低下させることがなく、しかも、消費電力を小さく
することができるディープサブミクロンＭＯＳＦＥＴ出
力バッファ回路を提供することを目的とするものであ
る。
ＥＴ出力バッファ回路を構成するプルアップ素子の駆動
力を低下させることがなく、しかも、消費電力を小さく
することができるディープサブミクロンＭＯＳＦＥＴ出
力バッファ回路を提供することを目的とするものであ
る。
【００１９】
【課題を解決するための手段】本発明は、プルアップ素
子がオンするときにのみ、ゲート電圧発生回路を動作さ
せ、そのゲート電圧発生回路で発生するたとえば１．３
Ｖをプルアップ素子に印加し、プルアップ素子がオフの
ときには、ゲート電圧発生回路を停止し、第１の電源で
あるたとえば２Ｖ電圧を、プルアップ素子に印加するも
のである。
子がオンするときにのみ、ゲート電圧発生回路を動作さ
せ、そのゲート電圧発生回路で発生するたとえば１．３
Ｖをプルアップ素子に印加し、プルアップ素子がオフの
ときには、ゲート電圧発生回路を停止し、第１の電源で
あるたとえば２Ｖ電圧を、プルアップ素子に印加するも
のである。
【００２０】
【作用】本発明は、ドレイン耐圧を確保するために、直
列接続した２つのｐ−ｃｈＭＯＳＦＥＴのうち、出力端
子に近いＭＯＳＦＥＴのゲートにバイアス電圧を印加す
る出力バッファ回路において、プルアップ素子がオフの
ときには、上記バイアス電圧を発生するゲート電圧発生
回路を停止し、第１の電源であるたとえば２Ｖををプル
アップ素子に印加するようにしているので、プルアップ
素子がオフのときには、ゲート電圧発生回路の消費電力
が節減され、したがって、ディープサブミクロンＭＯＳ
ＦＥＴ出力バッファ回路の消費電力を低くすることがで
きる。
列接続した２つのｐ−ｃｈＭＯＳＦＥＴのうち、出力端
子に近いＭＯＳＦＥＴのゲートにバイアス電圧を印加す
る出力バッファ回路において、プルアップ素子がオフの
ときには、上記バイアス電圧を発生するゲート電圧発生
回路を停止し、第１の電源であるたとえば２Ｖををプル
アップ素子に印加するようにしているので、プルアップ
素子がオフのときには、ゲート電圧発生回路の消費電力
が節減され、したがって、ディープサブミクロンＭＯＳ
ＦＥＴ出力バッファ回路の消費電力を低くすることがで
きる。
【００２１】
【実施例】図１は、本発明の第１実施例であるディープ
サブミクロンＭＯＳＦＥＴ出力バッファ回路を示す回路
図である。
サブミクロンＭＯＳＦＥＴ出力バッファ回路を示す回路
図である。
【００２２】この第１実施例は、低電圧電源の電圧２Ｖ
と高電圧電源の電圧３．３Ｖとを利用しており、デバイ
ス耐圧が２Ｖ以上、３．３Ｖ未満であるＭＯＳＦＥＴ１
１、１２、２１、２２を用いたディープサブミクロンＭ
ＯＳＦＥＴ出力バッファ回路である。
と高電圧電源の電圧３．３Ｖとを利用しており、デバイ
ス耐圧が２Ｖ以上、３．３Ｖ未満であるＭＯＳＦＥＴ１
１、１２、２１、２２を用いたディープサブミクロンＭ
ＯＳＦＥＴ出力バッファ回路である。
【００２３】また、第１のｐ−ｃｈＭＯＳＦＥＴ１１と
第２のｐ−ｃｈＭＯＳＦＥＴ１２とが互いに直列に接続
されて、プルアップ素子を構成し、第１のｎ−ｃｈＭＯ
ＳＦＥＴ２１と第２のｎ−ｃｈＭＯＳＦＥＴ２２とが互
いに直列に接続され、プルダウン素子を構成している。
上記プルアップ素子と上記プルダウン素子とによって、
ディープサブミクロンＭＯＳＦＥＴ出力バッファ回路の
駆動段が構成されている。
第２のｐ−ｃｈＭＯＳＦＥＴ１２とが互いに直列に接続
されて、プルアップ素子を構成し、第１のｎ−ｃｈＭＯ
ＳＦＥＴ２１と第２のｎ−ｃｈＭＯＳＦＥＴ２２とが互
いに直列に接続され、プルダウン素子を構成している。
上記プルアップ素子と上記プルダウン素子とによって、
ディープサブミクロンＭＯＳＦＥＴ出力バッファ回路の
駆動段が構成されている。
【００２４】具体的には、第１のｐ−ｃｈＭＯＳＦＥＴ
１１のソースが上記高電圧電源に接続され、第１のｐ−
ｃｈＭＯＳＦＥＴ１１のドレインと第２のｐ−ｃｈＭＯ
ＳＦＥＴ１２のソースとが接続され、第２のｐ−ｃｈＭ
ＯＳＦＥＴ１２のドレインと第２のｎ−ｃｈＭＯＳＦＥ
Ｔ２２のドレインとが、ディープサブミクロンＭＯＳＦ
ＥＴ出力バッファ回路の出力端子Ｔo に接続され、第２
のｎ−ｃｈＭＯＳＦＥＴ２２のソースと第１のｎ−ｃｈ
ＭＯＳＦＥＴ２１のドレインとが接続され、第１のｎ−
ｃｈＭＯＳＦＥＴ２１のソースが接地線側に接続されて
いる。
１１のソースが上記高電圧電源に接続され、第１のｐ−
ｃｈＭＯＳＦＥＴ１１のドレインと第２のｐ−ｃｈＭＯ
ＳＦＥＴ１２のソースとが接続され、第２のｐ−ｃｈＭ
ＯＳＦＥＴ１２のドレインと第２のｎ−ｃｈＭＯＳＦＥ
Ｔ２２のドレインとが、ディープサブミクロンＭＯＳＦ
ＥＴ出力バッファ回路の出力端子Ｔo に接続され、第２
のｎ−ｃｈＭＯＳＦＥＴ２２のソースと第１のｎ−ｃｈ
ＭＯＳＦＥＴ２１のドレインとが接続され、第１のｎ−
ｃｈＭＯＳＦＥＴ２１のソースが接地線側に接続されて
いる。
【００２５】さらに、第１実施例においては、インバー
タＩＮＶ１とＩＮＶ３とを介して、第１のｐ−ｃｈＭＯ
ＳＦＥＴ１１のゲートに論理信号が印加され、インバー
タＩＮＶ１とＩＮＶ２とを介して、第１のｎ−ｃｈＭＯ
ＳＦＥＴ２１のゲートに論理信号が印加されている。
タＩＮＶ１とＩＮＶ３とを介して、第１のｐ−ｃｈＭＯ
ＳＦＥＴ１１のゲートに論理信号が印加され、インバー
タＩＮＶ１とＩＮＶ２とを介して、第１のｎ−ｃｈＭＯ
ＳＦＥＴ２１のゲートに論理信号が印加されている。
【００２６】インバータＩＮＶ３は、レベル変換機能付
のインバータであり、出力レベルが１．３Ｖ、３．３Ｖ
に変化するものである。つまり、インバータＩＮＶ３
は、２ＶＣＭＯＳの信号レベルを、第１のｐ−ｃｈＭＯ
ＳＦＥＴ１１の信号レベルに変換する機能を備えたイン
バータであり、入力端子がローレベル（０Ｖ）であると
きにハイレベルの３．３Ｖを出力し、入力端子がハイレ
ベル（２Ｖ）であるときにローレベルの１．３Ｖを出力
するものである。
のインバータであり、出力レベルが１．３Ｖ、３．３Ｖ
に変化するものである。つまり、インバータＩＮＶ３
は、２ＶＣＭＯＳの信号レベルを、第１のｐ−ｃｈＭＯ
ＳＦＥＴ１１の信号レベルに変換する機能を備えたイン
バータであり、入力端子がローレベル（０Ｖ）であると
きにハイレベルの３．３Ｖを出力し、入力端子がハイレ
ベル（２Ｖ）であるときにローレベルの１．３Ｖを出力
するものである。
【００２７】ゲート電圧発生回路５０は、高電圧電源の
電圧３．３Ｖと低電圧電源の電圧２Ｖとを用いて、低電
圧電源の電圧２Ｖを下回る電圧、たとえば１．３Ｖを発
生する回路であり、ｐ−ｃｈＭＯＳＦＥＴ３２と、ｎ−
ｃｈＭＯＳＦＥＴ４１、４２とで構成されている。そし
て、第１のｐ−ｃｈＭＯＳＦＥＴ１１と第２のｐ−ｃｈ
ＭＯＳＦＥＴ１２とで構成されるプルアップ素子がオン
すべきときに、ゲート電圧発生回路５０が動作し、１．
３Ｖを発生し、上記プルアップ素子がオフすべきとき
に、ゲート電圧発生回路５０が停止して、２Ｖを出力す
るものである。
電圧３．３Ｖと低電圧電源の電圧２Ｖとを用いて、低電
圧電源の電圧２Ｖを下回る電圧、たとえば１．３Ｖを発
生する回路であり、ｐ−ｃｈＭＯＳＦＥＴ３２と、ｎ−
ｃｈＭＯＳＦＥＴ４１、４２とで構成されている。そし
て、第１のｐ−ｃｈＭＯＳＦＥＴ１１と第２のｐ−ｃｈ
ＭＯＳＦＥＴ１２とで構成されるプルアップ素子がオン
すべきときに、ゲート電圧発生回路５０が動作し、１．
３Ｖを発生し、上記プルアップ素子がオフすべきとき
に、ゲート電圧発生回路５０が停止して、２Ｖを出力す
るものである。
【００２８】また、ゲート電圧発生回路５０の出力端子
に、第２のｐ−ｃｈＭＯＳＦＥＴ１２のゲートが接続さ
れ、第２のｎ−ｃｈＭＯＳＦＥＴ２２のゲートに、低電
圧電源の電圧２Ｖが印加されている。
に、第２のｐ−ｃｈＭＯＳＦＥＴ１２のゲートが接続さ
れ、第２のｎ−ｃｈＭＯＳＦＥＴ２２のゲートに、低電
圧電源の電圧２Ｖが印加されている。
【００２９】さらに、出力バッファ回路の入力端子Ｔi
は、インバータＩＮＶ１を介して、インバータＩＮＶ３
の入力端子、インバータＩＮＶ２の入力端子、ゲート電
圧発生回路５０の入力端子にそれぞれ接続されている。
は、インバータＩＮＶ１を介して、インバータＩＮＶ３
の入力端子、インバータＩＮＶ２の入力端子、ゲート電
圧発生回路５０の入力端子にそれぞれ接続されている。
【００３０】次に、上記第１実施例の動作について説明
する。
する。
【００３１】まず、出力バッファ回路の入力端子Ｔi が
ローレベルであるときには、第１のｐ−ｃｈＭＯＳＦＥ
Ｔ１１のゲートがローレベルになるので、第１のｐ−ｃ
ｈＭＯＳＦＥＴ１１がオンし、第１のｎ−ｃｈＭＯＳＦ
ＥＴ２１のゲートもローレベルになるので、第１のｎ−
ｃｈＭＯＳＦＥＴ２１はオフする。
ローレベルであるときには、第１のｐ−ｃｈＭＯＳＦＥ
Ｔ１１のゲートがローレベルになるので、第１のｐ−ｃ
ｈＭＯＳＦＥＴ１１がオンし、第１のｎ−ｃｈＭＯＳＦ
ＥＴ２１のゲートもローレベルになるので、第１のｎ−
ｃｈＭＯＳＦＥＴ２１はオフする。
【００３２】このときに、インバータＩＮＶ１の出力端
子がハイレベルであるので、電圧発生回路５０の入力端
子がハイレベルになり、ゲート電圧発生回路５０内のｎ
−ｃｈＭＯＳＦＥＴ４２がオンし、ｐ−ｃｈＭＯＳＦＥ
Ｔ３２がオフする。また、ｎ−ｃｈＭＯＳＦＥＴ４１の
ゲート電圧が第１の電源電圧２Ｖであるので、ｎ−ｃｈ
ＭＯＳＦＥＴ４１は常にオンし、このために、第２のｐ
−ｃｈＭＯＳＦＥＴ１２のゲートの電位は、ｎ−ｃｈＭ
ＯＳＦＥＴ４１と４２とのオン抵抗の比で定まる電圧に
なる。
子がハイレベルであるので、電圧発生回路５０の入力端
子がハイレベルになり、ゲート電圧発生回路５０内のｎ
−ｃｈＭＯＳＦＥＴ４２がオンし、ｐ−ｃｈＭＯＳＦＥ
Ｔ３２がオフする。また、ｎ−ｃｈＭＯＳＦＥＴ４１の
ゲート電圧が第１の電源電圧２Ｖであるので、ｎ−ｃｈ
ＭＯＳＦＥＴ４１は常にオンし、このために、第２のｐ
−ｃｈＭＯＳＦＥＴ１２のゲートの電位は、ｎ−ｃｈＭ
ＯＳＦＥＴ４１と４２とのオン抵抗の比で定まる電圧に
なる。
【００３３】ここで、第２のｐ−ｃｈＭＯＳＦＥＴ１２
のゲートの電位が１．３Ｖになるように、ｎ−ｃｈＭＯ
ＳＦＥＴ４１と４２とにおけるチャネル幅を設定してお
く。このときに、ｎ−ｃｈＭＯＳＦＥＴ４１、４２を通
じて、第２の電源（３．３Ｖ）から電流が流れ、消費電
力が発生する。
のゲートの電位が１．３Ｖになるように、ｎ−ｃｈＭＯ
ＳＦＥＴ４１と４２とにおけるチャネル幅を設定してお
く。このときに、ｎ−ｃｈＭＯＳＦＥＴ４１、４２を通
じて、第２の電源（３．３Ｖ）から電流が流れ、消費電
力が発生する。
【００３４】このようにすると、第２のｐ−ｃｈＭＯＳ
ＦＥＴ１２のゲート電圧が１．３Ｖになるので、第２の
ｐ−ｃｈＭＯＳＦＥＴ１２が十分にオンし、ｐ−ｃｈＭ
ＯＳＦＥＴ１１と１２とで構成されているプルアップ素
子のプルアップ機能がオンし、プルダウン素子のプルダ
ウン機能がオフであるために、出力バッファ回路の出力
端子Ｔo はハイレベルに保たれる。
ＦＥＴ１２のゲート電圧が１．３Ｖになるので、第２の
ｐ−ｃｈＭＯＳＦＥＴ１２が十分にオンし、ｐ−ｃｈＭ
ＯＳＦＥＴ１１と１２とで構成されているプルアップ素
子のプルアップ機能がオンし、プルダウン素子のプルダ
ウン機能がオフであるために、出力バッファ回路の出力
端子Ｔo はハイレベルに保たれる。
【００３５】一方、出力バッファ回路の入力端子Ｔi が
ハイレベルであると、第１のｎ−ｃｈＭＯＳＦＥＴ２１
のゲートと第１のｐ−ｃｈＭＯＳＦＥＴ１１のゲートと
がハイレベルになり、第１のｎ−ｃｈＭＯＳＦＥＴ２１
がオンし、第１のｐ−ｃｈＭＯＳＦＥＴ１１がオフす
る。つまり、ｎ−ｃｈＭＯＳＦＥＴ２１と２２とで構成
されるプルダウン素子がオンし、ｐ−ｃｈＭＯＳＦＥＴ
１１と１２とで構成されるプルアップ素子はオフする。
ハイレベルであると、第１のｎ−ｃｈＭＯＳＦＥＴ２１
のゲートと第１のｐ−ｃｈＭＯＳＦＥＴ１１のゲートと
がハイレベルになり、第１のｎ−ｃｈＭＯＳＦＥＴ２１
がオンし、第１のｐ−ｃｈＭＯＳＦＥＴ１１がオフす
る。つまり、ｎ−ｃｈＭＯＳＦＥＴ２１と２２とで構成
されるプルダウン素子がオンし、ｐ−ｃｈＭＯＳＦＥＴ
１１と１２とで構成されるプルアップ素子はオフする。
【００３６】このときに、インバータＩＮＶ１の出力端
子がローレベルになるので、ゲート電圧発生回路５０の
入力端子がローレベルになり、ｎ−ｃｈＭＯＳＦＥＴ４
２がオフし、ｐ−ｃｈＭＯＳＦＥＴ３２がオンし、第２
のｐ−ｃｈＭＯＳＦＥＴ１２のゲートは、第１の電源電
圧２Ｖに保たれる。このときに、ｎ−ｃｈＭＯＳＦＥＴ
４１のドレイン、ゲートが接地電位に対してともに２Ｖ
であるので、ｎ−ｃｈＭＯＳＦＥＴ４１がオフする。す
なわち、ゲート電圧発生回路５０内では電流が流れない
ので、ゲート電圧発生回路５０における消費電力が生じ
ない。したがって、出力バッファ回路全体として低消費
電力化を図ることができる。
子がローレベルになるので、ゲート電圧発生回路５０の
入力端子がローレベルになり、ｎ−ｃｈＭＯＳＦＥＴ４
２がオフし、ｐ−ｃｈＭＯＳＦＥＴ３２がオンし、第２
のｐ−ｃｈＭＯＳＦＥＴ１２のゲートは、第１の電源電
圧２Ｖに保たれる。このときに、ｎ−ｃｈＭＯＳＦＥＴ
４１のドレイン、ゲートが接地電位に対してともに２Ｖ
であるので、ｎ−ｃｈＭＯＳＦＥＴ４１がオフする。す
なわち、ゲート電圧発生回路５０内では電流が流れない
ので、ゲート電圧発生回路５０における消費電力が生じ
ない。したがって、出力バッファ回路全体として低消費
電力化を図ることができる。
【００３７】なお、この場合、プルアップ素子がオフ
し、プルダウン素子がオンするので、出力バッファ回路
の出力端子Ｔo はローレベルになる。
し、プルダウン素子がオンするので、出力バッファ回路
の出力端子Ｔo はローレベルになる。
【００３８】図２は、本発明の第２実施例であるディー
プサブミクロンＭＯＳＦＥＴ出力バッファ回路を示す回
路図である。
プサブミクロンＭＯＳＦＥＴ出力バッファ回路を示す回
路図である。
【００３９】この第２実施例は、３ステート（トライス
テート）出力バッファ回路の例であり、基本的には第１
実施例と同じであるが、第１実施例におけるインバータ
ＩＮＶ１を削除し、インバータＩＮＶ４と、ＮＯＲゲー
ト６１と、ＮＡＮＤゲート６２とを付加したものであ
る。
テート）出力バッファ回路の例であり、基本的には第１
実施例と同じであるが、第１実施例におけるインバータ
ＩＮＶ１を削除し、インバータＩＮＶ４と、ＮＯＲゲー
ト６１と、ＮＡＮＤゲート６２とを付加したものであ
る。
【００４０】すなわち、インバータＩＮＶ４は、イネー
ブル端子Ｔe1のイネーブル信号を反転し、ＮＯＲゲート
６１に供給するものであり、ＮＯＲゲート６１は、出力
バッファ回路の入力端子Ｔi1からの論理信号とインバー
タＩＮＶ４の出力信号とを受け、インバータＩＮＶ３に
供給するゲートであり、ＮＡＮＤゲート６２は、上記イ
ネーブル信号と入力端子Ｔi1からの論理信号とを受け、
インバータＩＮＶ２に供給するものである。なお、第２
実施例におけるゲート電圧発生回路５０は、ＮＯＲゲー
ト６１の出力信号を入力するものである。
ブル端子Ｔe1のイネーブル信号を反転し、ＮＯＲゲート
６１に供給するものであり、ＮＯＲゲート６１は、出力
バッファ回路の入力端子Ｔi1からの論理信号とインバー
タＩＮＶ４の出力信号とを受け、インバータＩＮＶ３に
供給するゲートであり、ＮＡＮＤゲート６２は、上記イ
ネーブル信号と入力端子Ｔi1からの論理信号とを受け、
インバータＩＮＶ２に供給するものである。なお、第２
実施例におけるゲート電圧発生回路５０は、ＮＯＲゲー
ト６１の出力信号を入力するものである。
【００４１】次に、第２実施例の動作について説明す
る。
る。
【００４２】まず、イネーブル端子Ｔe1の信号がハイレ
ベルであるときに、第１のｐ−ｃｈＭＯＳＦＥＴ１１の
ゲート、ゲート電圧発生回路５０の入力端子、第１のｎ
−ｃｈＭＯＳＦＥＴ２１のゲートは、第１実施例と同様
の動作をする。すなわち、出力バッファ回路の入力端子
Ｔi1の信号レベルに対して、第１実施例の出力バッファ
回路と同様の動作を行る。
ベルであるときに、第１のｐ−ｃｈＭＯＳＦＥＴ１１の
ゲート、ゲート電圧発生回路５０の入力端子、第１のｎ
−ｃｈＭＯＳＦＥＴ２１のゲートは、第１実施例と同様
の動作をする。すなわち、出力バッファ回路の入力端子
Ｔi1の信号レベルに対して、第１実施例の出力バッファ
回路と同様の動作を行る。
【００４３】一方、イネーブル端子Ｔe1がローレベルで
あるときには、出力バッファ回路の入力端子Ｔi1のレベ
ルにかかわらず、第１のｐ−ｃｈＭＯＳＦＥＴ１１のゲ
ートがハイレベルになり、第１のｎ−ｃｈＭＯＳＦＥＴ
２１のゲートがローレベルになる。すなわち、第１のｐ
−ｃｈＭＯＳＦＥＴ１１、第１のｎ−ｃｈＭＯＳＦＥＴ
２１はいずれもオフ状態であり、つまり、プルアップ素
子、プルダウン素子ともにオフになるので、出力バッフ
ァ回路の出力端子Ｔo1は高インピーダンス状態を実現す
る。
あるときには、出力バッファ回路の入力端子Ｔi1のレベ
ルにかかわらず、第１のｐ−ｃｈＭＯＳＦＥＴ１１のゲ
ートがハイレベルになり、第１のｎ−ｃｈＭＯＳＦＥＴ
２１のゲートがローレベルになる。すなわち、第１のｐ
−ｃｈＭＯＳＦＥＴ１１、第１のｎ−ｃｈＭＯＳＦＥＴ
２１はいずれもオフ状態であり、つまり、プルアップ素
子、プルダウン素子ともにオフになるので、出力バッフ
ァ回路の出力端子Ｔo1は高インピーダンス状態を実現す
る。
【００４４】このときに、ゲート電圧発生回路５０の入
力端子がローレベルになり、第２のｐ−ｃｈＭＯＳＦＥ
Ｔ１２のゲートには第１の電源電圧２Ｖが印加され、ゲ
ート電圧発生回路５０内では電流が流れないので、ゲー
ト電圧発生回路５０における消費電力が生じない。した
がって、出力バッファ回路全体として低消費電力化を図
ることができる。
力端子がローレベルになり、第２のｐ−ｃｈＭＯＳＦＥ
Ｔ１２のゲートには第１の電源電圧２Ｖが印加され、ゲ
ート電圧発生回路５０内では電流が流れないので、ゲー
ト電圧発生回路５０における消費電力が生じない。した
がって、出力バッファ回路全体として低消費電力化を図
ることができる。
【００４５】すなわち、第２実施例においては、３ステ
ート出力バッファ回路の出力端子Ｔo1がローレベル状態
であるときと高インピーダンス状態であるときとには、
ゲート電圧発生回路５０で電力消費がなく、３ステート
出力バッファ回路の出力端子Ｔo1がハイレベルであると
きにのみ電力消費が発生するので、回路全体として、低
消費電力化を図ることができる。
ート出力バッファ回路の出力端子Ｔo1がローレベル状態
であるときと高インピーダンス状態であるときとには、
ゲート電圧発生回路５０で電力消費がなく、３ステート
出力バッファ回路の出力端子Ｔo1がハイレベルであると
きにのみ電力消費が発生するので、回路全体として、低
消費電力化を図ることができる。
【００４６】
【発明の効果】本発明によれば、ドレイン耐圧を確保す
るために、直列接続した２つのｐ−ｃｈＭＯＳＦＥＴの
うち、出力端子に近いＭＯＳＦＥＴのゲートにバイアス
電圧を印加する出力バッファ回路において、プルアップ
素子がオフのときには、上記バイアス電圧を発生するゲ
ート電圧発生回路を停止し、第１の電源であるたとえば
２Ｖをプルアップ素子に印加するようにしているので、
プルアップ素子がオフのときには、ゲート電圧発生回路
の消費電力が節減され、したがって、ディープサブミク
ロンＭＯＳＦＥＴ出力バッファ回路の消費電力を低くす
ることができるという効果を奏する。
るために、直列接続した２つのｐ−ｃｈＭＯＳＦＥＴの
うち、出力端子に近いＭＯＳＦＥＴのゲートにバイアス
電圧を印加する出力バッファ回路において、プルアップ
素子がオフのときには、上記バイアス電圧を発生するゲ
ート電圧発生回路を停止し、第１の電源であるたとえば
２Ｖをプルアップ素子に印加するようにしているので、
プルアップ素子がオフのときには、ゲート電圧発生回路
の消費電力が節減され、したがって、ディープサブミク
ロンＭＯＳＦＥＴ出力バッファ回路の消費電力を低くす
ることができるという効果を奏する。
【図１】本発明の第１実施例であるディープサブミクロ
ンＭＯＳＦＥＴ出力バッファ回路を示す図である。
ンＭＯＳＦＥＴ出力バッファ回路を示す図である。
【図２】本発明の第２実施例であるディープサブミクロ
ンＭＯＳＦＥＴ出力バッファ回路を示す図である。
ンＭＯＳＦＥＴ出力バッファ回路を示す図である。
【図３】２重電源を利用した出力バッファ回路の従来例
を示す図である。
を示す図である。
１１…第１のｐ−ｃｈＭＯＳＦＥＴ、 １２…第２のｐ−ｃｈＭＯＳＦＥＴ、 ２１…第１のｎ−ｃｈＭＯＳＦＥＴ、 ２２…第２のｎ−ｃｈＭＯＳＦＥＴ、 ３２…ｐ−ｃｈＭＯＳＦＥＴ、 ４１、４２…ｎ−ｃｈＭＯＳＦＥＴ、 ５０…ゲート電圧発生回路、 ６１…ＮＯＲゲート、 ６２…ＮＡＮＤゲート、 ＩＮＶ１、ＩＮＶ２、ＩＮＶ４…インバータ、 ＩＮＶ３…レベル変換機能付インバータ、 Ｔi 、Ｔi1…ディープサブミクロンＭＯＳＦＥＴ出力バ
ッファ回路の入力端子、 Ｔo 、Ｔo1…ディープサブミクロンＭＯＳＦＥＴ出力バ
ッファ回路の出力端子、 Ｔe …イネーブル端子。
ッファ回路の入力端子、 Ｔo 、Ｔo1…ディープサブミクロンＭＯＳＦＥＴ出力バ
ッファ回路の出力端子、 Ｔe …イネーブル端子。
Claims (1)
- 【請求項１】 互いに直列接続された２つのｐ−ｃｈＭ
ＯＳＦＥＴを駆動段のプルアップ素子として使用し、互
いに直列接続された２つのｎ−ｃｈＭＯＳＦＥＴを上記
駆動段のプルダウン素子として使用し、上記２つのｐ−
ｃｈＭＯＳＦＥＴのうちで所定の高電圧の電源側に設け
られたｐ−ｃｈＭＯＳＦＥＴのゲートと、上記２つのｎ
−ｃｈＭＯＳＦＥＴのうちで接地線側に設けられたｐ−
ｃｈＭＯＳＦＥＴのゲートとに論理信号を印加し、上記
ｐ−ｃｈＭＯＳＦＥＴの耐圧と上記ｎ−ｃｈＭＯＳＦＥ
Ｔの耐圧とが、ともに上記高電圧よりも低くしかも所定
の低電圧よりも高いディープサブミクロンＭＯＳＦＥＴ
出力バッファ回路において、 上記プルアップ素子がオンすべきときに、動作して上記
低電圧を下回る電圧を発生し、上記プルアップ素子がオ
フすべきときに、停止して上記低電圧を出力するゲート
電圧発生回路を設け、 上記２つのｐ−ｃｈＭＯＳＦＥＴのうちで上記ディープ
サブミクロンＭＯＳＦＥＴ出力バッファ回路の出力端子
側に設けられたｐ−ｃｈＭＯＳＦＥＴのゲートに、上記
ゲート電圧発生回路の出力端子が接続され、上記２つの
ｎ−ｃｈＭＯＳＦＥＴのうちで上記ディープサブミクロ
ンＭＯＳＦＥＴ出力バッファ回路の出力端子側に設けら
れたｎ−ｃｈＭＯＳＦＥＴのゲートに、上記低電圧が印
加されていることを特徴とするディープサブミクロンＭ
ＯＳＦＥＴ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277713A JP2901171B2 (ja) | 1993-10-08 | 1993-10-08 | ディープサブミクロンｍｏｓｆｅｔ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277713A JP2901171B2 (ja) | 1993-10-08 | 1993-10-08 | ディープサブミクロンｍｏｓｆｅｔ出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111450A JPH07111450A (ja) | 1995-04-25 |
| JP2901171B2 true JP2901171B2 (ja) | 1999-06-07 |
Family
ID=17587285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277713A Expired - Fee Related JP2901171B2 (ja) | 1993-10-08 | 1993-10-08 | ディープサブミクロンｍｏｓｆｅｔ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901171B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3530315B2 (ja) * | 1995-09-21 | 2004-05-24 | 松下電器産業株式会社 | 出力回路 |
| JPH09326685A (ja) * | 1996-06-05 | 1997-12-16 | Fujitsu Ltd | 半導体装置 |
| US6147540A (en) * | 1998-08-31 | 2000-11-14 | Motorola Inc. | High voltage input buffer made by a low voltage process and having a self-adjusting trigger point |
| WO2000038322A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Overvoltage-protected i/o buffer |
| JP2001127615A (ja) * | 1999-10-28 | 2001-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 分割レベル論理回路 |
| JP3838482B2 (ja) * | 2000-10-30 | 2006-10-25 | 株式会社ルネサステクノロジ | 出力回路および入力回路 |
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
| JP4054727B2 (ja) * | 2003-07-14 | 2008-03-05 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| DE602006014994D1 (de) * | 2005-12-08 | 2010-07-29 | Nxp Bv | Hochspannungsschalter mit niedrigspannungstransistoren |
| US7642853B2 (en) * | 2007-08-23 | 2010-01-05 | Qualcomm, Incorporated | High-swing operational amplifier output stage using adaptive biasing |
| JP5181737B2 (ja) * | 2008-03-07 | 2013-04-10 | ソニー株式会社 | 駆動回路、駆動方法、固体撮像装置および電子機器 |
| JP6065737B2 (ja) * | 2013-05-10 | 2017-01-25 | 株式会社ソシオネクスト | 出力回路および電圧信号出力方法 |
| JP6167909B2 (ja) * | 2014-01-09 | 2017-07-26 | 株式会社ソシオネクスト | 出力回路 |
| JP6873876B2 (ja) * | 2017-09-21 | 2021-05-19 | 株式会社東芝 | 駆動回路 |
-
1993
- 1993-10-08 JP JP5277713A patent/JP2901171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111450A (ja) | 1995-04-25 |
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