JPH09326685A

JPH09326685A - 半導体装置

Info

Publication number: JPH09326685A
Application number: JP8142645A
Authority: JP
Inventors: Takayuki Tsuru; 隆行鶴
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-05
Filing date: 1996-06-05
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】ｐチャネル絶縁ゲート形電界効果トランジスタ
からなるプルアップ回路と、ｎチャネル絶縁ゲート形電
界効果トランジスタからなるプルダウン回路とを有する
出力回路を備えてなる半導体装置に関し、レイアウト面
積の増加をわずかに抑え、出力回路のＥＳＤ耐圧の確保
と、出力回路のプルアップ動作及びプルダウン動作の少
なくともいずれかの動作の高速化とを図る。【解決手段】インバータ３６の出力によりオン、オフが
制御されるゲート長を短くするｐＭＯＳトランジスタ３
７及びｎＭＯＳトランジスタ３９のほかに、動作時、常
にオン状態とされるｐＭＯＳトランジスタ３８及びｎＭ
ＯＳトランジスタ４０を設けて出力回路３５を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｐチャネル絶縁ゲ
ート形電界効果トランジスタからなるプルアップ回路
と、ｎチャネル絶縁ゲート形電界効果トランジスタから
なるプルダウン回路とを有する出力回路を備えてなる半
導体装置に関する。

【０００２】半導体装置においては、ＥＳＤ（electro
static discharge）対策が重要な課題とされているが、
出力回路の微細化を図る場合には、ＥＳＤ耐圧を如何に
して確保するかが重要な課題となる。

【０００３】

【従来の技術】図９は従来の半導体装置の一例の要部を
示す回路図である。図９中、１は電源電圧ＶＤＤが印加
される外部端子である電源端子、２は接地電圧ＶＳＳが
印加される外部端子である電源端子、３は出力信号ＯＵ
Ｔが出力される外部端子である出力端子である。

【０００４】また、４は内部回路、５は内部回路４から
出力される信号を外部に出力するための出力回路であ
り、６は内部回路４から出力される信号を反転するイン
バータである。

【０００５】また、７はインバータ６の出力により導
通、非導通が制御されるｐＭＯＳトランジスタ、８はイ
ンバータ６の出力により導通、非導通が制御されるｎＭ
ＯＳトランジスタである。

【０００６】ｐＭＯＳトランジスタ７は、例えば、図１
０に概略的平面図を示すように構成されており、図１０
中、１０、１１はソースをなすＰ型拡散層、１２〜１４
はドレインをなすＰ型拡散層、１５〜１８はゲートをな
す同一幅のポリシリコン層である。

【０００７】また、ｎＭＯＳトランジスタ８は、例え
ば、図１１に概略的平面図を示すように構成されてお
り、図１１中、２１〜２３はドレインをなすＮ型拡散
層、２４、２５はソースをなすＮ型拡散層、２６〜２９
はゲートをなす同一幅のポリシリコン層である。

【０００８】ここに、内部回路４の出力＝高レベル（以
下、Ｈレベルという）の場合、インバータ６の出力＝低
レベル（以下、Ｌレベルという）、ｐＭＯＳトランジス
タ７＝導通状態、ｎＭＯＳトランジスタ８＝非導通状態
となり、出力信号ＯＵＴ＝Ｈレベルとなる。

【０００９】これに対して、内部回路４の出力＝Ｌレベ
ルの場合には、インバータ６の出力＝Ｈレベル、ｐＭＯ
Ｓトランジスタ７＝非導通状態、ｎＭＯＳトランジスタ
８＝導通状態となり、出力信号ＯＵＴ＝Ｌレベルとな
る。

【００１０】

【発明が解決しようとする課題】このような構成の半導
体装置において、出力回路５のＥＳＤ耐圧を高めようと
する場合には、ｐＭＯＳトランジスタ７及びｎＭＯＳト
ランジスタ８のゲート長を長くする必要があるが、この
ようにする場合には、ｐＭＯＳトランジスタ７及びｎＭ
ＯＳトランジスタ８のスイッチング速度が遅くなり、出
力回路５の高速化を図ることができないという問題点が
あった。

【００１１】逆に、ｐＭＯＳトランジスタ７及びｎＭＯ
Ｓトランジスタ８のスイッチング速度を速め、出力回路
５の高速化を図ろうとする場合には、ｐＭＯＳトランジ
スタ７及びｎＭＯＳトランジスタ８のゲート長を短くす
る必要があるが、このようにする場合には、出力回路５
のＥＳＤ耐圧を確保することができないという問題点が
あった。

【００１２】ここに、ｐＭＯＳトランジスタ７及びｎＭ
ＯＳトランジスタ８のゲート長を長くすると共に、ｐＭ
ＯＳトランジスタ７及びｎＭＯＳトランジスタ８のゲー
ト幅を大きくする場合には、出力回路５のＥＳＤ耐圧の
向上と、出力回路５の高速化とを図ることができるが、
このようにする場合には、レイアウト面積が大幅に増加
してしまうという問題点があった。

【００１３】本発明は、かかる点に鑑み、レイアウト面
積の増加をわずかに抑え、出力回路のＥＳＤ耐圧の確保
と、出力回路のプルアップ動作及びプルダウン動作の少
なくともいずれかの動作の高速化とを図ることができる
ようにした半導体装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体装置）は、第１の電源電圧が印
加される第１の電源端子と出力端子との間に、スイッチ
動作を行う１又は複数のｐチャネル絶縁ゲート形電界効
果トランジスタと、常に導通状態とされる１又は複数の
ｐチャネル絶縁ゲート形電界効果トランジスタとを順序
不同に直列に接続してなるプルアップ回路と、出力端子
と第１の電源電圧よりも低電圧の第２の電源電圧が印加
される第２の電源端子との間に、スイッチ動作を行う１
又は複数のｎチャネル絶縁ゲート形電界効果トランジス
タと、常に導通状態とされる１又は複数のｎチャネル絶
縁ゲート形電界効果トランジスタとを順序不同に直列に
接続してなるプルダウン回路とを有する出力回路を備え
るというものである。

【００１５】この第１の発明においては、スイッチ動作
を行う１又は複数のｐチャネル絶縁ゲート形電界効果ト
ランジスタのゲート長を短くして、スイッチ動作を行う
１又は複数のｐチャネル絶縁ゲート形電界効果トランジ
スタのスイッチング速度を速くするようにしても、常に
導通状態とされる１又は複数のｐチャネル絶縁ゲート形
電界効果トランジスタが設けられているので、プルアッ
プ回路を構成するｐチャネル絶縁ゲート形電界効果トラ
ンジスタの合計のゲート長をＥＳＤ耐圧に充分な長さと
することができる。

【００１６】この場合、常に導通状態とされる１又は複
数のｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ート長も短くする場合には、プルアップ回路のレイアウ
ト面積の増加をわずかに抑えることができる。

【００１７】また、スイッチ動作を行う１又は複数のｐ
チャネル絶縁ゲート形電界効果トランジスタのゲート長
を短くして、スイッチ動作を行う１又は複数のｎチャネ
ル絶縁ゲート形電界効果トランジスタのスイッチング速
度を速くするようにしても、常に導通状態とされる１又
は複数のｎチャネル絶縁ゲート形電界効果トランジスタ
が設けられているので、プルダウン回路を構成するｎチ
ャネル絶縁ゲート形電界効果トランジスタの合計のゲー
ト長をＥＳＤ耐圧に充分な長さとすることができる。

【００１８】この場合、常に導通状態とされる１又は複
数のｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート長も短くする場合には、プルダウン回路のレイアウ
ト面積の増加をわずかに抑えることができる。

【００１９】したがって、第１の発明によれば、レイア
ウト面積の増加をわずかに抑え、出力回路のＥＳＤ耐圧
の確保と、出力回路のプルアップ動作及びプルダウン動
作の高速化とを図ることができる。

【００２０】本発明中、第２の発明（請求項２記載の半
導体装置）は、第１の電源電圧が印加される第１の電源
端子と出力端子との間に、スイッチ動作を行う１又は複
数のｐチャネル絶縁ゲート形電界効果トランジスタと、
常に導通状態とされる１又は複数のｐチャネル絶縁ゲー
ト形電界効果トランジスタとを順序不同に直列に接続し
てなるプルアップ回路と、出力端子と第１の電源電圧よ
りも低電圧の第２の電源電圧が印加される第２の電源端
子との間に、スイッチ動作を行う１又は複数のｎチャネ
ル絶縁ゲート形電界効果トランジスタを接続してなるプ
ルダウン回路とを有する出力回路を備えるというもので
ある。

【００２１】この第２の発明においては、スイッチ動作
を行う１又は複数のｐチャネル絶縁ゲート形電界効果ト
ランジスタのゲート長を短くして、スイッチ動作を行う
１又は複数のｐチャネル絶縁ゲート形電界効果トランジ
スタのスイッチング速度を速くするようにしても、常に
導通状態とされる１又は複数のｐチャネル絶縁ゲート形
電界効果トランジスタが設けられているので、プルアッ
プ回路を構成するｐチャネル絶縁ゲート形電界効果トラ
ンジスタの合計のゲート長をＥＳＤ耐圧に充分な長さと
することができる。

【００２２】この場合、常に導通状態とされる１又は複
数のｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ート長も短くする場合には、プルアップ回路のレイアウ
ト面積の増加をわずかに抑えることができる。

【００２３】したがって、第２の発明によれば、レイア
ウト面積の増加をわずかに抑え、出力回路のＥＳＤ耐圧
の確保と、出力回路のプルアップ動作の高速化とを図る
ことができる。

【００２４】本発明中、第３の発明（請求項３記載の半
導体装置）は、第１の電源電圧が印加される第１の電源
端子と出力端子との間に、スイッチ動作を行う１又は複
数のｐチャネル絶縁ゲート形電界効果トランジスタを接
続してなるプルアップ回路と、出力端子と第１の電源電
圧よりも低電圧の第２の電源電圧が印加される第２の電
源端子との間に、スイッチ動作を行う１又は複数のｎチ
ャネル絶縁ゲート形電界効果トランジスタと、常に導通
状態とされる１又は複数のｎチャネル絶縁ゲート形電界
効果トランジスタとを順序不同に直列に接続してなるプ
ルダウン回路とを有する出力回路を備えるというもので
ある。

【００２５】この第３の発明においては、スイッチ動作
を行う１又は複数のｎチャネル絶縁ゲート形電界効果ト
ランジスタのゲート長を短くして、スイッチ動作を行う
１又は複数のｎチャネル絶縁ゲート形電界効果トランジ
スタのスイッチング速度を速くするようにしても、常に
導通状態とされる１又は複数のｎチャネル絶縁ゲート形
電界効果トランジスタが設けられているので、プルダウ
ン回路を構成するｎチャネル絶縁ゲート形電界効果トラ
ンジスタの合計のゲート長をＥＳＤ耐圧に充分な長さと
することができる。

【００２６】この場合、常に導通状態とされる１又は複
数のｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート長も短くする場合には、プルダウン回路のレイアウ
ト面積の増加をわずかに抑えることができる。

【００２７】したがって、第３の発明によれば、レイア
ウト面積の増加をわずかに抑え、出力回路のＥＳＤ耐圧
の確保と、出力回路のプルダウン動作の高速化とを図る
ことができる。

【００２８】

【発明の実施の形態】以下、図１〜図８を参照して、本
発明の実施の第１形態〜第４形態について説明する。

【００２９】第１形態・・図１〜図３図１は本発明の実施の第１形態の要部を示す回路図であ
る。図１中、３１は電源電圧ＶＤＤが印加される外部端
子である電源端子、３２は接地電圧ＶＳＳが印加される
外部端子である接地端子、３３は出力信号ＯＵＴが出力
される外部端子である出力端子である。

【００３０】また、３４は内部回路、３５は内部回路３
４から出力される信号を外部に出力するための出力回路
であり、３６は内部回路３４から出力される信号を反転
するインバータである。

【００３１】また、３７はインバータ３６の出力により
導通、非導通が制御されるｐＭＯＳトランジスタ、３８
はゲートを接地端子３２に接続され、動作時、ゲートに
接地電圧ＶＳＳが印加され、常に導通状態とされるｐＭ
ＯＳトランジスタである。

【００３２】これらｐＭＯＳトランジスタ３７、３８
は、電源端子３１と出力端子３３との間に直列に接続さ
れており、これらｐＭＯＳトランジスタ３７、３８で出
力用のプルアップ回路が構成されている。

【００３３】また、３９はインバータ３６の出力により
導通、非導通が制御されるｎＭＯＳトランジスタ、４０
はゲートを電源端子３１に接続され、動作時、ゲートに
電源電圧ＶＤＤが印加され、常に導通状態とされるｎＭ
ＯＳトランジスタである。

【００３４】これらｎＭＯＳトランジスタ３９、４０
は、出力端子３３と接地端子３２との間に直列に接続さ
れており、これらｎＭＯＳトランジスタ３９、４０で出
力用のプルダウン回路が構成されている。

【００３５】ｐＭＯＳトランジスタ３７、３８は、図２
に概略的平面図を示すように構成されており、図２中、
４２〜５０はＰ型拡散層、５１〜５８はポリシリコン層
である。

【００３６】ここに、ｐＭＯＳトランジスタ３７は、Ｐ
型拡散層４３、４５、４７、４９をソース、Ｐ型拡散層
４２、４６、５０をドレイン、ポリシリコン層５１、５
４、５５、５８をゲートとして構成されている。

【００３７】また、ｐＭＯＳトランジスタ３８は、Ｐ型
拡散層４４、４８をソース、Ｐ型拡散層４３、４５、４
７、４９をドレイン、ポリシリコン層５２、５３、５
６、５７をゲートとして構成されている。

【００３８】なお、ポリシリコン層５１〜５８は、それ
ぞれ、その幅を、図１０に示すポリシリコン層１５〜１
８の１／２とされ、ｐＭＯＳトランジスタ３７、３８の
合計のゲート長が図９に示すｐＭＯＳトランジスタ７の
ゲート長と同一となり、かつ、ｐＭＯＳトランジスタ３
７、３８のそれぞれのゲート幅が図９に示すｐＭＯＳト
ランジスタ７のゲート幅と同一となるように構成されて
いる。

【００３９】また、Ｐ型拡散層４３、４５、４７、４９
は、その幅を必要最小限とされている。

【００４０】また、ｎＭＯＳトランジスタ３９、４０
は、図３に概略的平面図を示すように構成されており、
図３中、６０〜６８はＮ型拡散層であり、６９〜７６は
ポリシリコン層である。

【００４１】ここに、ｎＭＯＳトランジスタ３９は、Ｎ
型拡散層６０、６４、６８をドレイン、Ｎ型拡散層６
１、６３、６５、６７をソース、ポリシリコン層６９、
７２、７３、７６をゲートとして構成されている。

【００４２】また、ｎＭＯＳトランジスタ４０は、Ｎ型
拡散層６１、６３、６５、６７をドレイン、Ｎ型拡散層
６２、６６をソース、ポリシリコン層７０、７１、７
４、７５をゲートとして構成されている。

【００４３】なお、ポリシリコン層６９〜７６は、それ
ぞれ、その幅を、図１１に示すポリシリコン層２６〜２
９の１／２とされ、ｎＭＯＳトランジスタ３９、４０の
合計のゲート長が図９に示すｎＭＯＳトランジスタ８の
ゲート長と同一となり、かつ、ｎＭＯＳトランジスタ３
９、４０のそれぞれのゲート幅が図９に示すｎＭＯＳト
ランジスタ８のゲート幅と同一となるように構成されて
いる。

【００４４】また、Ｎ型拡散層６１、６３、６５、６７
は、その幅を必要最小限とされている。

【００４５】ここに、内部回路３４の出力＝Ｈレベルの
場合、インバータ３６の出力＝Ｌレベル、ｐＭＯＳトラ
ンジスタ３７＝導通状態、ｎＭＯＳトランジスタ３９＝
非導通状態となり、出力信号ＯＵＴ＝Ｈレベルとなる。

【００４６】これに対して、内部回路３４の出力＝Ｌレ
ベルの場合には、インバータ３６の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ３７＝非導通状態、ｎＭＯＳトラン
ジスタ３９＝導通状態となり、出力信号ＯＵＴ＝Ｌレベ
ルとなる。

【００４７】本発明の実施の第１形態においては、ｐＭ
ＯＳトランジスタ３７のゲート長を図９に示すｐＭＯＳ
トランジスタ７の１／２としているので、プルアップ動
作の高速化を図ることができると共に、ｎＭＯＳトラン
ジスタ３９のゲート長を図９に示すｎＭＯＳトランジス
タ８の１／２としているので、プルダウン動作の高速化
を図ることができる。

【００４８】また、ｐＭＯＳトランジスタ３７、３８の
合計のゲート長が図９に示すｐＭＯＳトランジスタ７の
ゲート長と同一となるようにすると共に、ｎＭＯＳトラ
ンジスタ３９、４０の合計のゲート長が図９に示すｎＭ
ＯＳトランジスタ８のゲート長と同一となるようにして
いるので、出力回路３５に必要な充分なＥＳＤ耐圧を確
保することができる。

【００４９】また、ポリシリコン層５１〜５８の幅を、
図１０に示すポリシリコン層１５〜１８の１／２とする
と共に、Ｐ型拡散層４３、４５、４７、４９の幅を必要
最小限としているので、プルアップ回路のレイアウト面
積の増加をわずかに抑えることができる。

【００５０】また、ポリシリコン層６９〜７６の幅を、
図１１に示すポリシリコン層２６〜２９の１／２とする
と共に、Ｎ型拡散層６１、６３、６５、６７の幅を必要
最小限としているので、プルダウン回路のレイアウト面
積の増加をわずかに抑えることができる。

【００５１】また、ｐＭＯＳトランジスタ３７、３８の
合計のゲート長が図９に示すｐＭＯＳトランジスタ７の
ゲート長と同一となり、かつ、ｐＭＯＳトランジスタ３
７、３８のそれぞれのゲート幅が図９に示すｐＭＯＳト
ランジスタ７のゲート幅と同一となるように構成すると
共に、ｎＭＯＳトランジスタ３９、４０の合計のゲート
長が図９に示すｎＭＯＳトランジスタ８のゲート長と同
一となり、かつ、ｎＭＯＳトランジスタ３９、４０のそ
れぞれのゲート幅が図９に示すｎＭＯＳトランジスタ８
のゲート幅と同一となるように構成しているので、出力
インピーダンスを図９に示す半導体装置の出力インピー
ダンスと同一とすることができる。

【００５２】即ち、本発明の実施の第１形態によれば、
レイアウト面積の増加をわずかに抑え、出力回路３５の
ＥＳＤ耐圧の確保と、出力回路３５のプルアップ動作及
びプルダウン動作の高速化と、従来と同様の出力インピ
ーダンスの確保とを図ることができる。

【００５３】第２形態・・図４図４は本発明の実施の第２形態の要部を示す回路図であ
る。図４中、７８は電源電圧ＶＤＤが印加される外部端
子である電源端子、７９は接地電圧ＶＳＳが印加される
外部端子である接地端子、８０は出力信号ＯＵＴが出力
される外部端子である出力端子である。

【００５４】また、８１は内部回路、８２は内部回路８
１から出力される信号を外部に出力するための出力回路
であり、８３は内部回路８１から出力される信号を反転
するインバータである。

【００５５】また、８４はインバータ８３の出力により
導通、非導通が制御されるｐＭＯＳトランジスタ、８５
はゲートを接地端子７９に接続され、動作時、ゲートに
接地電圧ＶＳＳが印加され、常に導通状態とされるｐＭ
ＯＳトランジスタである。

【００５６】これらｐＭＯＳトランジスタ８４、８５
は、電源端子７８と出力端子８０との間に直列に接続さ
れており、これらｐＭＯＳトランジスタ８４、８５で出
力用のプルアップ回路が構成されている。

【００５７】また、８６はインバータ８３の出力により
導通、非導通が制御されるｎＭＯＳトランジスタであ
る。

【００５８】なお、ｐＭＯＳトランジスタ８４、８５
は、その平面構造を、図１に示す本発明の実施の第１形
態が備えるｐＭＯＳトランジスタ３７、３８と同様とさ
れており、ｎＭＯＳトランジスタ８６は、その平面構造
を、図９に示す従来の半導体装置が備えるｎＭＯＳトラ
ンジスタ８と同様とされている。

【００５９】ここに、内部回路８１の出力＝Ｈレベルの
場合、インバータ８３の出力＝Ｌレベル、ｐＭＯＳトラ
ンジスタ８４＝導通状態、ｎＭＯＳトランジスタ８６＝
非導通状態となり、出力信号ＯＵＴ＝Ｈレベルとなる。

【００６０】これに対して、内部回路８１の出力＝Ｌレ
ベルの場合には、インバータ８３の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ８４＝非導通状態、ｎＭＯＳトラン
ジスタ８６＝導通状態となり、出力信号ＯＵＴ＝Ｌレベ
ルとなる。

【００６１】本発明の実施の第２形態によれば、ｐＭＯ
Ｓトランジスタ８４、８５は、その平面構造を、図１に
示す本発明の実施の第１形態が備えるｐＭＯＳトランジ
スタ３７、３８と同様とされており、ｎＭＯＳトランジ
スタ８６は、その平面構造を、図９に示す従来の半導体
装置が備えるｎＭＯＳトランジスタ８と同様とされてい
るので、レイアウト面積の増加をわずかに抑え、出力回
路８２のＥＳＤ耐圧の確保と、出力回路８２のプルアッ
プ動作の高速化と、従来と同様の出力インピーダンスの
確保とを図ることができる。

【００６２】第３形態・・図５図５は本発明の実施の第３形態の要部を示す回路図であ
る。図５中、８８は電源電圧ＶＤＤが印加される外部端
子である電源端子、８９は接地電圧ＶＳＳが印加される
外部端子である接地端子、９０は出力信号ＯＵＴが出力
される外部端子である出力端子である。

【００６３】また、９１は内部回路、９２は内部回路９
１から出力される信号を外部に出力するための出力回路
であり、９３は内部回路９１から出力される信号を反転
するインバータである。

【００６４】また、９４はインバータ９３の出力により
導通、非導通が制御されるｐＭＯＳトランジスタであ
る。

【００６５】また、９５はインバータ９３の出力により
導通、非導通が制御されるｎＭＯＳトランジスタ、９６
はゲートを電源端子８８に接続され、動作時、ゲートに
電源電圧ＶＤＤが印加され、常に導通状態とされるｎＭ
ＯＳトランジスタである。

【００６６】これらｎＭＯＳトランジスタ９５、９６
は、出力端子９０と接地端子８９との間に直列に接続さ
れており、これらｎＭＯＳトランジスタ９５、９６で出
力用のプルダウン回路が構成されている。

【００６７】なお、ｐＭＯＳトランジスタ９４は、その
平面構造を、図９に示す従来の半導体装置が備えるｐＭ
ＯＳトランジスタ７と同様とされており、ｎＭＯＳトラ
ンジスタ９５、９６は、その平面構造を、図１に示す本
発明の実施の第１形態が備えるｎＭＯＳトランジスタ３
９、４０と同様とされている。

【００６８】ここに、内部回路９１の出力＝Ｈレベルの
場合、インバータ９３の出力＝Ｌレベル、ｐＭＯＳトラ
ンジスタ９４＝導通状態、ｎＭＯＳトランジスタ９５＝
非導通状態となり、出力信号ＯＵＴ＝Ｈレベルとなる。

【００６９】これに対して、内部回路９１の出力＝Ｌレ
ベルの場合には、インバータ９３の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ９４＝非導通状態、ｎＭＯＳトラン
ジスタ９６＝導通状態となり、出力信号ＯＵＴ＝Ｌレベ
ルとなる。

【００７０】本発明の実施の第３形態によれば、ｐＭＯ
Ｓトランジスタ９４は、その平面構造を、図９に示す従
来の半導体装置が備えるｐＭＯＳトランジスタ７と同様
とされており、ｎＭＯＳトランジスタ９５、９６は、そ
の平面構造を、図１に示す本発明の実施の第１形態が備
えるｎＭＯＳトランジスタ３９、４０と同様とされてい
るので、レイアウト面積の増加をわずかに抑え、出力回
路９２のＥＳＤ耐圧の確保と、出力回路９２のプルダウ
ン動作の高速化と、従来と同様の出力インピーダンスの
確保とを図ることができる。

【００７１】第４形態・・図６〜図８図６は本発明の実施の第４形態の要部を示す回路図であ
る。図６中、９８は電源電圧ＶＤＤが印加される外部端
子である電源端子、９９は接地電圧ＶＳＳが印加される
外部端子である接地端子、１００は出力信号ＯＵＴが出
力される外部端子である出力端子である。

【００７２】また、１０１は内部回路、１０２は内部回
路１０１から出力される信号を外部に出力するための出
力回路であり、１０３は内部回路１０１から出力される
信号を反転するインバータである。

【００７３】また、１０４はインバータ１０３の出力に
より導通、非導通が制御されるｐＭＯＳトランジスタ、
１０５、１０６はゲートを接地端子９９に接続され、動
作時、ゲートに接地電圧ＶＳＳが印加され、常に導通状
態とされるｐＭＯＳトランジスタである。

【００７４】これらｐＭＯＳトランジスタ１０４、１０
５、１０６は、電源端子９８と出力端子１００との間に
直列に接続されており、これらｐＭＯＳトランジスタ１
０４、１０５、１０６で出力用のプルアップ回路が構成
されている。

【００７５】また、１０７はインバータ１０３の出力に
より導通、非導通が制御されるｎＭＯＳトランジスタ、
１０８、１０９はゲートを電源端子９８に接続され、動
作時、ゲートに電源電圧ＶＤＤが印加され、常に導通状
態とされるｎＭＯＳトランジスタである。

【００７６】これらｎＭＯＳトランジスタ１０７、１０
８、１０９は、出力端子１００と接地端子９９との間に
直列に接続されており、これらｎＭＯＳトランジスタ１
０７、１０８、１０９で出力用のプルダウン回路が構成
されている。

【００７７】ｐＭＯＳトランジスタ１０４、１０５、１
０６は、図７に概略的平面図を示すように構成されてお
り、図７中、１１１〜１２３はＰ型拡散層、１２４〜１
３５はポリシリコン層である。

【００７８】ここに、ｐＭＯＳトランジスタ１０４は、
Ｐ型拡散層１１２、１１６、１１８、１２２をソース、
Ｐ型拡散層１１１、１１７、１２３をドレイン、ポリシ
リコン層１２４、１２９、１３０、１３５をゲートとし
て構成されている。

【００７９】また、ｐＭＯＳトランジスタ１０５は、Ｐ
型拡散層１１３、１１５、１１９、１２１をソース、Ｐ
型拡散層１１２、１１６、１１８、１２２をドレイン、
ポリシリコン層１２５、１２８、１３１、１３４をゲー
トとして構成されている。

【００８０】また、ｐＭＯＳトランジスタ１０６は、Ｐ
型拡散層１１４、１２０をソース、Ｐ型拡散層１１３、
１１５、１１９、１２１をドレイン、ポリシリコン層１
２６、１２７、１３２、１３３をゲートとして構成され
ている。

【００８１】なお、ポリシリコン層１２４〜１３５は、
その幅を、図１０に示すポリシリコン層１５〜１８の１
／３とされ、ｐＭＯＳトランジスタ１０４、１０５、１
０６の合計のゲート長が図９に示すｐＭＯＳトランジス
タ７のゲート長と同一となり、かつ、ｐＭＯＳトランジ
スタ１０４、１０５、１０６のそれぞれのゲート幅が図
９に示すｐＭＯＳトランジスタ７のゲート幅と同一とな
るように構成されている。

【００８２】また、Ｐ型拡散層１１２、１１３、１１
５、１１６、１１８、１１９、１２１、１２２は、その
幅を必要最小限とされている。

【００８３】また、ｎＭＯＳトランジスタ１０７、１０
８、１０９は、図８に概略的平面図を示すように構成さ
れており、図８中、１３７〜１４９はＮ型拡散層であ
り、１５０〜１６１はポリシリコン層である。

【００８４】ここに、ｎＭＯＳトランジスタ１０７は、
Ｎ型拡散層１３７、１４３、１４9をドレイン、Ｎ型拡
散層１３８、１４２、１４４、１４８をソース、ポリシ
リコン層１５０、１５５、１５６、１６１をゲートとし
て構成されている。

【００８５】また、ｎＭＯＳトランジスタ１０８は、Ｎ
型拡散層１３８、１４２、１４４、１４８をドレイン、
Ｎ型拡散層１３９、１４１、１４５、１４７をソース、
ポリシリコン層１５１、１５４、１５７、１６０をゲー
トとして構成されている。

【００８６】また、ｎＭＯＳトランジスタ１０９は、Ｎ
型拡散層１３９、１４１、１４５、１４７をドレイン、
Ｎ型拡散層１４０、１４６をソース、ポリシリコン層１
５２、１５３、１５８、１５９をゲートとして構成され
ている。

【００８７】なお、ポリシリコン層１５０〜１６１は、
その幅を、図１１に示すポリシリコン層２６〜２９の１
／３とされ、ｎＭＯＳトランジスタ１０７、１０８、１
０９の合計のゲート長が図９に示すｎＭＯＳトランジス
タ８のゲート長と同一となり、かつ、ｎＭＯＳトランジ
スタ１０７、１０８、１０９のそれぞれのゲート幅が図
９に示すｎＭＯＳトランジスタ８のゲート幅と同一とな
るようにされている。

【００８８】また、Ｎ型拡散層１３８、１３９、１４
１、１４２、１４４、１４５、１４７、１４８は、その
幅を必要最小限とされている。

【００８９】ここに、内部回路１０１の出力＝Ｈレベル
の場合、インバータ１０３の出力＝Ｌレベル、ｐＭＯＳ
トランジスタ１０４＝導通状態、ｎＭＯＳトランジスタ
１０７＝非導通状態となり、出力信号ＯＵＴ＝Ｈレベル
となる。

【００９０】これに対して、内部回路１０１の出力＝Ｌ
レベルの場合には、インバータ１０３の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ１０４＝非導通状態、ｎＭＯ
Ｓトランジスタ１０７＝導通状態となり、出力信号ＯＵ
Ｔ＝Ｌレベルとなる。

【００９１】本発明の実施の第４形態においては、ｐＭ
ＯＳトランジスタ１０４のゲート長を図９に示すｐＭＯ
Ｓトランジスタ７の１／３としているので、プルアップ
動作の高速化を図ることができると共に、ｎＭＯＳトラ
ンジスタ１０７のゲート長を図９に示すｎＭＯＳトラン
ジスタ８の１／３としているので、プルダウン動作の高
速化を図ることができる。

【００９２】また、ｐＭＯＳトランジスタ１０４、１０
５、１０６の合計のゲート長が図９に示すｐＭＯＳトラ
ンジスタ７のゲート長と同一となるようにすると共に、
ｎＭＯＳトランジスタ１０７、１０８、１０９の合計の
ゲート長が図９に示すｎＭＯＳトランジスタ８のゲート
長と同一となるようにしているので、出力回路１０２に
必要な充分なＥＳＤ耐圧を確保することができる。

【００９３】また、ｐＭＯＳトランジスタ１０４、１０
５、１０６の合計のゲート長が図９に示すｐＭＯＳトラ
ンジスタ７のゲート長と同一となるようにすると共に、
Ｐ型拡散層１１２、１１３、１１５、１１６、１１８、
１１９、１２１、１２２の幅を必要最小限としているの
で、プルアップ回路のレイアウト面積の増加をわずかに
抑えることができる。

【００９４】また、ｎＭＯＳトランジスタ１０７、１０
８、１０９の合計のゲート長が図９に示すｎＭＯＳトラ
ンジスタ８のゲート長と同一となるようにすると共に、
Ｎ型拡散層１３８、１３９、１４１、１４２、１４４、
１４５、１４７、１４８の幅を必要最小限としているの
で、プルダウン回路のレイアウト面積の増加をわずかに
抑えることができる。

【００９５】また、ｐＭＯＳトランジスタ１０４、１０
５、１０６の合計のゲート長が図９に示すｐＭＯＳトラ
ンジスタ７のゲート長と同一となり、かつ、ｐＭＯＳト
ランジスタ１０４、１０５、１０６のそれぞれのゲート
幅が図９に示すｐＭＯＳトランジスタ７のゲート幅と同
一となるように構成すると共に、ｎＭＯＳトランジスタ
１０７、１０８、１０９の合計のゲート長が図９に示す
ｎＭＯＳトランジスタ８のゲート長と同一となり、か
つ、ｎＭＯＳトランジスタ１０７、１０８、１０９のそ
れぞれのゲート幅が図９に示すｎＭＯＳトランジスタ８
のゲート幅と同一となるように構成しているので、出力
インピーダンスを図９に示す半導体装置の出力インピー
ダンスと同一とすることができる。

【００９６】したがって、本発明の実施の第４形態によ
れば、レイアウト面積の増加をわずかに抑え、出力回路
１０２のＥＳＤ耐圧の確保と、出力回路１０２のプルア
ップ動作及びプルダウン動作の高速化と、従来と同様の
出力インピーダンスの確保とを図ることができる。

【００９７】

【発明の効果】以上のように、本発明中、第１の発明
（請求項１記載の半導体装置）によれば、レイアウト面
積の増加をわずかに抑え、出力回路のＥＳＤ耐圧の確保
と、出力回路のプルアップ動作及びプルダウン動作の高
速化とを図ることができる。

【００９８】また、第２の発明（請求項２記載の半導体
装置）によれば、レイアウト面積の増加をわずかに抑
え、出力回路のＥＳＤ耐圧の確保と、出力回路のプルア
ップ動作の高速化とを図ることができる。

【００９９】また、第３の発明（請求項３記載の半導体
装置）によれば、レイアウト面積の増加をわずかに抑
え、出力回路のＥＳＤ耐圧の確保と、出力回路のプルダ
ウン動作の高速化とを図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態の要部を示す回路図で
ある。

【図２】本発明の実施の第１形態が備える出力回路を構
成するｐＭＯＳトランジスタの平面構造を示す概略的平
面図である。

【図３】本発明の実施の第１形態が備える出力回路を構
成するｎＭＯＳトランジスタの平面構造を示す概略的平
面図である。

【図４】本発明の実施の第２形態の要部を示す回路図で
ある。

【図５】本発明の実施の第３形態の要部を示す回路図で
ある。

【図６】本発明の実施の第４形態の要部を示す回路図で
ある。

【図７】本発明の実施の第４形態が備える出力回路を構
成するｐＭＯＳトランジスタの平面構造を示す概略的平
面図である。

【図８】本発明の実施の第４形態が備える出力回路を構
成するｎＭＯＳトランジスタの平面構造を示す概略的平
面図である。

【図９】従来の半導体装置の一例の要部を示す回路図で
ある。

【図１０】図９に示す従来の半導体装置が備える出力回
路を構成するｐＭＯＳトランジスタの平面構造を示す概
略的平面図である。

【図１１】図９に示す従来の半導体装置が備える出力回
路を構成するｎＭＯＳトランジスタの平面構造を示す概
略的平面図である。

【符号の説明】

ＶＤＤ電源電圧ＶＳＳ接地電圧ＯＵＴ出力信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0948

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧が印加される第１の電源端
子と出力端子との間に、スイッチ動作を行う１又は複数
のｐチャネル絶縁ゲート形電界効果トランジスタと、常
に導通状態とされる１又は複数のｐチャネル絶縁ゲート
形電界効果トランジスタとを順序不同に直列に接続して
なるプルアップ回路と、前記出力端子と前記第１の電源電圧よりも低電圧の第２
の電源電圧が印加される第２の電源端子との間に、スイ
ッチ動作を行う１又は複数のｎチャネル絶縁ゲート形電
界効果トランジスタと、常に導通状態とされる１又は複
数のｎチャネル絶縁ゲート形電界効果トランジスタとを
順序不同に直列に接続してなるプルダウン回路とを有す
る出力回路を備えていることを特徴とする半導体装置。
【請求項２】第１の電源電圧が印加される第１の電源端
子と出力端子との間に、スイッチ動作を行う１又は複数
のｐチャネル絶縁ゲート形電界効果トランジスタと、常
に導通状態とされる１又は複数のｐチャネル絶縁ゲート
形電界効果トランジスタとを順序不同に直列に接続して
なるプルアップ回路と、前記出力端子と前記第１の電源電圧よりも低電圧の第２
の電源電圧が印加される第２の電源端子との間に、スイ
ッチ動作を行う１又は複数のｎチャネル絶縁ゲート形電
界効果トランジスタを接続してなるプルダウン回路とを
有する出力回路を備えていることを特徴とする半導体装
置。
【請求項３】第１の電源電圧が印加される第１の電源端
子と出力端子との間に、スイッチ動作を行う１又は複数
のｐチャネル絶縁ゲート形電界効果トランジスタを接続
してなるプルアップ回路と、前記出力端子と前記第１の電源電圧よりも低電圧の第２
の電源電圧が印加される第２の電源端子との間に、スイ
ッチ動作を行う１又は複数のｎチャネル絶縁ゲート形電
界効果トランジスタと、常に導通状態とされる１又は複
数のｎチャネル絶縁ゲート形電界効果トランジスタとを
順序不同に直列に接続してなるプルダウン回路とを有す
る出力回路を備えていることを特徴とする半導体装置。