JPS6094740A - マスタ−スライスｉｃ - Google Patents
マスタ−スライスｉｃInfo
- Publication number
- JPS6094740A JPS6094740A JP20176783A JP20176783A JPS6094740A JP S6094740 A JPS6094740 A JP S6094740A JP 20176783 A JP20176783 A JP 20176783A JP 20176783 A JP20176783 A JP 20176783A JP S6094740 A JPS6094740 A JP S6094740A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- polar
- cell
- circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明け、Ｂ１０ＭＯＳマスタースライス半導体素子に
関する。最近、注目されているものに、ゲートアレーが
ある。通常ゲートアレーは、ユーザーの必要とするロジ
ック’ＩＣを、１〜５Ｎ稈＋ｔのマスタースライスマス
クを用いた後工程をもって作っていく。夕、覗在構成す
るデバイス形態として（ｉ）ＴＴＬ （ｉｌ）ＥＣ！Ｌ
（ｉｉｊｌ ０ＭＯ８の主に３つに分類されている。
関する。最近、注目されているものに、ゲートアレーが
ある。通常ゲートアレーは、ユーザーの必要とするロジ
ック’ＩＣを、１〜５Ｎ稈＋ｔのマスタースライスマス
クを用いた後工程をもって作っていく。夕、覗在構成す
るデバイス形態として（ｉ）ＴＴＬ （ｉｌ）ＥＣ！Ｌ
（ｉｉｊｌ ０ＭＯ８の主に３つに分類されている。
中〜０１０のデバイス各々の特長に合せた用途に使われ
ているが、最近ユーザーの要求である低′消費１カ・高
速性を満たすものとして６１１）のＣＭＯＳゲートアレ
ーが特に注目さねでいる。
ているが、最近ユーザーの要求である低′消費１カ・高
速性を満たすものとして６１１）のＣＭＯＳゲートアレ
ーが特に注目さねでいる。
ヌ（１１）のＥＯＬけ超高速性が要求される分野主に、
コンピュータ関係に用いられている。ところが、ＣＭＯ
Ｓゲートアレーを高速動作させる上で問題となるのに、
ファンアウトを多くとれないことがあげらねる。こｈ＃
−ｊ、素子構造士、負荷容量に対する遅延時間特性が悪
化することによる。そこで本発明は特に高速ＣＭＯＳゲ
ートアレーで、ボトルネックになる。入出力回路用にＢ
ｉｐｏ ｌαマスタースライス素子を、０Ｍ０Ｓチツプ
上Ｋｅけることにより、高速化を達成しようとするもの
であり、従来からある。入出力部にＢｉｐｏｌａ、バッ
ファーだけをもつものと異なり、Ｂｉｐｏｌａマスター
スライスをオンチップ十に持ち任意のＢｉｐｎｌα回路
を形成で＾るものである。
コンピュータ関係に用いられている。ところが、ＣＭＯ
Ｓゲートアレーを高速動作させる上で問題となるのに、
ファンアウトを多くとれないことがあげらねる。こｈ＃
−ｊ、素子構造士、負荷容量に対する遅延時間特性が悪
化することによる。そこで本発明は特に高速ＣＭＯＳゲ
ートアレーで、ボトルネックになる。入出力回路用にＢ
ｉｐｏ ｌαマスタースライス素子を、０Ｍ０Ｓチツプ
上Ｋｅけることにより、高速化を達成しようとするもの
であり、従来からある。入出力部にＢｉｐｏｌａ、バッ
ファーだけをもつものと異なり、Ｂｉｐｏｌａマスター
スライスをオンチップ十に持ち任意のＢｉｐｎｌα回路
を形成で＾るものである。
第１・図が、従来のａ’、ｙＯｓゲートアレーの入出力
回路例である。入力端子１０１から入った信号は入力保
護回路１０２を経由し、入カバッファ−１０３及び１０
４を経て、内部回路に引き込まれる。通常入力回路では
、数段のインバータより構成さね、０Ｍ０８回路で、Ｔ
ＴＬレベルのインターフェイスをとる場合、１０３のイ
ンバータを構成するＰ及びＮチャネルトランジスタの大
きさをコントロールする。次に、ｎＭＯ８出力回路例を
示す。入力回路と同様に、２段のインバー４１０５．
ｊ０６より構成さｆ−＋、１０６のＰ及びＮチャネルト
ランジスタのドレインから出力端子１０７が引き出され
る。１０８は負荷容量である。第２図、負荷容量１０８
ｆ変えたと六の出力回路の遅延時間特性例を示す。ＣＭ
ＯＳでは、出力インピー〃゛ンスがＢブｐｏｌａに比べ
、非常に高いため、出力に容量を付けると、遅延時間は
悪化する。上記例では、鋒負荷時に比べ１００ＰＦ負荷
で、約３０五８遅延特性が悪化している。
回路例である。入力端子１０１から入った信号は入力保
護回路１０２を経由し、入カバッファ−１０３及び１０
４を経て、内部回路に引き込まれる。通常入力回路では
、数段のインバータより構成さね、０Ｍ０８回路で、Ｔ
ＴＬレベルのインターフェイスをとる場合、１０３のイ
ンバータを構成するＰ及びＮチャネルトランジスタの大
きさをコントロールする。次に、ｎＭＯ８出力回路例を
示す。入力回路と同様に、２段のインバー４１０５．
ｊ０６より構成さｆ−＋、１０６のＰ及びＮチャネルト
ランジスタのドレインから出力端子１０７が引き出され
る。１０８は負荷容量である。第２図、負荷容量１０８
ｆ変えたと六の出力回路の遅延時間特性例を示す。ＣＭ
ＯＳでは、出力インピー〃゛ンスがＢブｐｏｌａに比べ
、非常に高いため、出力に容量を付けると、遅延時間は
悪化する。上記例では、鋒負荷時に比べ１００ＰＦ負荷
で、約３０五８遅延特性が悪化している。
このように、Ｃ！ＭＯ８け負荷を付けた時、Ｂｉ？）ｏ
ｌａに比べ、遅延特性が悪化するので、この部分を、Ｂ
ｉｐＯ，ｌα で構成することにより、（！ＭＯ８の内
部ゲート数ｎ８である高速性を落とすことなく、逆Ｋ
Ｂｉｐｏｌａの欠府である。消費電力・発熱の問題も０
ＭＯ８化することで回避″′Ｑきる。そこで、本発明Ｆ
ｉＯＭＯｓゲートアレーでありながら、同一チップ内に
Ｂｉｐｏ ｌαマヌタースライス回路を含んだＢ１０Ｍ
Ｏ８構造の半導体装置であり、従来の入出力バッファに
Ｂｉｐｏｌα入出力回路が用意されたものと異なり、任
意のＢｉｇｏｌα回路が構成で六るものである。第３図
、第４図が、Ｔ’ＴＬ及びＥＯＬ出力バッファの回路例
である。ＴＴＬ回路を説明すると０１＜ ＯＳ内部回路
からの信号を、入カドランジス４３０１のエミ・ツタで
受け、次段トランジスタ３０２ノヘースに接続さｈ１１
段トランジスタ３１１３．３０４に信号が伝達される。
ｌａに比べ、遅延特性が悪化するので、この部分を、Ｂ
ｉｐＯ，ｌα で構成することにより、（！ＭＯ８の内
部ゲート数ｎ８である高速性を落とすことなく、逆Ｋ
Ｂｉｐｏｌａの欠府である。消費電力・発熱の問題も０
ＭＯ８化することで回避″′Ｑきる。そこで、本発明Ｆ
ｉＯＭＯｓゲートアレーでありながら、同一チップ内に
Ｂｉｐｏ ｌαマヌタースライス回路を含んだＢ１０Ｍ
Ｏ８構造の半導体装置であり、従来の入出力バッファに
Ｂｉｐｏｌα入出力回路が用意されたものと異なり、任
意のＢｉｇｏｌα回路が構成で六るものである。第３図
、第４図が、Ｔ’ＴＬ及びＥＯＬ出力バッファの回路例
である。ＴＴＬ回路を説明すると０１＜ ＯＳ内部回路
からの信号を、入カドランジス４３０１のエミ・ツタで
受け、次段トランジスタ３０２ノヘースに接続さｈ１１
段トランジスタ３１１３．３０４に信号が伝達される。
尚、ＴＴＬでは、電源け５Ｖが４０５に印加される。次
に、ＥＯＬの出力バッファの構成例を示す。入カドラン
ジス４４０１のペースで受けた信号は、終殺トランジス
タ４０５のエミ〜りから出力される。４０２． ４１１
３のトランジスタのペース電位、Ｖｅ、 Ｖ、ｆ Ｋよ
り、入力電圧に対する出力電圧の振巾レベルを決定して
いる。十紀、第３図、第４図を構成しているのけ、Ｎ
Ｐ Ｎ Ｂｉｐ。
に、ＥＯＬの出力バッファの構成例を示す。入カドラン
ジス４４０１のペースで受けた信号は、終殺トランジス
タ４０５のエミ〜りから出力される。４０２． ４１１
３のトランジスタのペース電位、Ｖｅ、 Ｖ、ｆ Ｋよ
り、入力電圧に対する出力電圧の振巾レベルを決定して
いる。十紀、第３図、第４図を構成しているのけ、Ｎ
Ｐ Ｎ Ｂｉｐ。
ｌαトランジスタと、抵抗からであることが分るそこで
、本発明けＢｉｐｏｌａ回路を任意に形成することによ
りＴＴＬもしくけＥＯＬ回路を構成できる。
、本発明けＢｉｐｏｌａ回路を任意に形成することによ
りＴＴＬもしくけＥＯＬ回路を構成できる。
そこで第５図に示した２つのＢαｓｉｃ ｃｅｌｌ に
よりゲートアレーを構成している。５０１が従来と同じ
２人力ＮＡＮＤ相当のＣＭＯＳセルであり、２対のＰチ
ャネルＭＯ８）ランジスタ５０３、ＮチャネルＭ ＯＳ
）ランジスタ５０４から威る。５０２がＢｉｐｏｌａ
Ｃｅ１ｌであり、本実施例では、４個のＮＰＮＢｉｐ
ｏｌα トランジスタと、６個の抵抗より成り、４個の
トランジスタの内２個を大電流用、２個を小電流用とし
ている。このように、（ＩＭＯＳセルとＢｉｐｏ ｌａ
七ルを設け、ともにマスタースライスによる形成できる
ため、Ｂｚ ０ＭＯ８の任意の回路構成が達成できる。
よりゲートアレーを構成している。５０１が従来と同じ
２人力ＮＡＮＤ相当のＣＭＯＳセルであり、２対のＰチ
ャネルＭＯ８）ランジスタ５０３、ＮチャネルＭ ＯＳ
）ランジスタ５０４から威る。５０２がＢｉｐｏｌａ
Ｃｅ１ｌであり、本実施例では、４個のＮＰＮＢｉｐ
ｏｌα トランジスタと、６個の抵抗より成り、４個の
トランジスタの内２個を大電流用、２個を小電流用とし
ている。このように、（ＩＭＯＳセルとＢｉｐｏ ｌａ
七ルを設け、ともにマスタースライスによる形成できる
ため、Ｂｚ ０ＭＯ８の任意の回路構成が達成できる。
よって、従来の０ＭＯ８及びＢｉｎｏｌα半導体素子の
長所である。低消費電力・高−５＝ 速・高ファンアウｌｌｆ性をもつ、すぐわた素子となる
。
長所である。低消費電力・高−５＝ 速・高ファンアウｌｌｆ性をもつ、すぐわた素子となる
。
第１図（ａ）、 （ｂ）ｉ”ｔ、ｎＭＯ８入出力回路図
。 第２図は、（！ＭＯＳ出力回路の負荷特性を示す図。 第３図は、ＴＴ、Ｌ出力回路例を示す図。 第４図は、ＥＯＬ出力回路例を示す図。 第５図は、Ｂ１ＭＯＳゲートアレーの基本セルを示す図
である。 婆０５がＮ Ｐ Ｎ Ｂｉｇｏｌαトランジスター− 以 上 出願人 株式会社 諏訪精工舎 ６− “ 第３図 坏 含Ｓ ４ 既 杓ｔ／ｉ μ二一
。 第２図は、（！ＭＯＳ出力回路の負荷特性を示す図。 第３図は、ＴＴ、Ｌ出力回路例を示す図。 第４図は、ＥＯＬ出力回路例を示す図。 第５図は、Ｂ１ＭＯＳゲートアレーの基本セルを示す図
である。 婆０５がＮ Ｐ Ｎ Ｂｉｇｏｌαトランジスター− 以 上 出願人 株式会社 諏訪精工舎 ６− “ 第３図 坏 含Ｓ ４ 既 杓ｔ／ｉ μ二一
Claims (2)
- （１）Ｃ１４０Ｅｌ半導体素子とＢｉｐｏｌａ半導体素
子が同一基板上に形成さね、マスタースライスＴ８ｆも
って０ＭＯ８及びＢｉｇｏｌａの任意の回路が同時に形
成出来ることを％徴とするマスタースライスＩ０ - （２） 上記Ｂｉｐｏｌａ回路として、ＴＴＬレベル及
びＥＯＬレベルの回路がマスタースライス工程で任意に
形成出来ることを特徴とする特許請求の節囲第１項記載
のマスタースライスエＣ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176783A JPS6094740A (ja) | 1983-10-27 | 1983-10-27 | マスタ−スライスｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176783A JPS6094740A (ja) | 1983-10-27 | 1983-10-27 | マスタ−スライスｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6094740A true JPS6094740A (ja) | 1985-05-27 |
Family
ID=16446598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20176783A Pending JPS6094740A (ja) | 1983-10-27 | 1983-10-27 | マスタ−スライスｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62254445A (ja) * | 1986-04-25 | 1987-11-06 | Nec Corp | アナログ・デイジタル半導体集積回路 |
| EP0336741A2 (en) * | 1988-04-06 | 1989-10-11 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and MOSFETs |
| JPH01260692A (ja) * | 1988-04-12 | 1989-10-17 | Hitachi Ltd | ダイナミック型ｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162048A (ja) * | 1982-03-19 | 1983-09-26 | Ricoh Co Ltd | セミカスタムｌｓｉ |
-
1983
- 1983-10-27 JP JP20176783A patent/JPS6094740A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162048A (ja) * | 1982-03-19 | 1983-09-26 | Ricoh Co Ltd | セミカスタムｌｓｉ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62254445A (ja) * | 1986-04-25 | 1987-11-06 | Nec Corp | アナログ・デイジタル半導体集積回路 |
| EP0336741A2 (en) * | 1988-04-06 | 1989-10-11 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and MOSFETs |
| US5220187A (en) * | 1988-04-06 | 1993-06-15 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and mosfets |
| JPH01260692A (ja) * | 1988-04-12 | 1989-10-17 | Hitachi Ltd | ダイナミック型ｒａｍ |
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