JPS6231217A - 複合型論理回路 - Google Patents
複合型論理回路Info
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- JPS6231217A JPS6231217A JP60169862A JP16986285A JPS6231217A JP S6231217 A JPS6231217 A JP S6231217A JP 60169862 A JP60169862 A JP 60169862A JP 16986285 A JP16986285 A JP 16986285A JP S6231217 A JPS6231217 A JP S6231217A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電界効果トランジスタとバイポーラ−トランジ
スタを組合せた複合型論理回路に係る。
スタを組合せた複合型論理回路に係る。
従来低消費電力を目的とした論理ＬＳＩではＣＭＯ３論
理回路が多用されている１例えば１９７８年モトローラ
（ＭＯＴＲＯＬＡ ）社より発行されたモトロー５ Ｃ
ＭＯ５集積回路（ＭＯＴＲＯＬＡ ＣＭＯＳ ＩＮＴＥ
ＧＲＡＴＥＤＣＩＲＣＬＩＩＴＳ） Ｊ ！、：は第１
２図（７） ０ＭＯ５２人、ｆ） ＮＡＮＤゲートが示
されている。図において、１１１，１２２ハＰＭＯ３，
１２３、１２４ハＮＭＯＳテアル、 ＰＭＯ３１２１と
１２２のソースは電源＋■に共通接続され、ドレインは
出力端子に共通接続され、ゲートは夫々入力Ａ、Ｂに接
続されテいルウ一方、ＮＭＯ５Ｉ ２３ 。
理回路が多用されている１例えば１９７８年モトローラ
（ＭＯＴＲＯＬＡ ）社より発行されたモトロー５ Ｃ
ＭＯ５集積回路（ＭＯＴＲＯＬＡ ＣＭＯＳ ＩＮＴＥ
ＧＲＡＴＥＤＣＩＲＣＬＩＩＴＳ） Ｊ ！、：は第１
２図（７） ０ＭＯ５２人、ｆ） ＮＡＮＤゲートが示
されている。図において、１１１，１２２ハＰＭＯ３，
１２３、１２４ハＮＭＯＳテアル、 ＰＭＯ３１２１と
１２２のソースは電源＋■に共通接続され、ドレインは
出力端子に共通接続され、ゲートは夫々入力Ａ、Ｂに接
続されテいルウ一方、ＮＭＯ５Ｉ ２３ 。
１２４は直列接続され、ＮＭＯ３１２３のドレインは出
力端子に接続され、ＮＭＯ５ｌ ２４のソースは基準電
位に接続され、夫々のゲートは入力Ｂ、Ａに接続されて
いる。
力端子に接続され、ＮＭＯ５ｌ ２４のソースは基準電
位に接続され、夫々のゲートは入力Ｂ、Ａに接続されて
いる。
いま、入力Ａ、Ｂが共に１′１１ルベルのとき、ＰＭＯ
３１２１，１２２は共にオフ、ＮＭＯ３Ｉ ２３ 。
３１２１，１２２は共にオフ、ＮＭＯ３Ｉ ２３ 。
１２４は共にオンになる。したがって、出力Ｆは基準電
位まで下がって＃ Ｏ＃ｊレベルとなる。一方、入力Ａ
、Ｈの少くとも１つが１１０１＋レベルのとき、ＮＭＯ
３１２３，１２４の少くとも１つがオフになり。
位まで下がって＃ Ｏ＃ｊレベルとなる。一方、入力Ａ
、Ｈの少くとも１つが１１０１＋レベルのとき、ＮＭＯ
３１２３，１２４の少くとも１つがオフになり。
ＰＭＯ８１２１，１２２の少くとも１つオンになる。
したがって、出力Ｆは電源電圧＋Ｖまで上がって“１”
レベルとなる０以上の説明で明らかなように、 ＣＭＯ
Ｓ回路は定常状態ではＰにＯ８又はＮＨＯ２のいずれか
がオフのため本質的に低消費電力という特徴がある一方
、相補型回路のためトランジスタ数が多くなることやＭ
ＯＳトランジスタの負荷駆動能が弱く、シかも論理振幅
が大きいため高速化が困難という欠点がある。
レベルとなる０以上の説明で明らかなように、 ＣＭＯ
Ｓ回路は定常状態ではＰにＯ８又はＮＨＯ２のいずれか
がオフのため本質的に低消費電力という特徴がある一方
、相補型回路のためトランジスタ数が多くなることやＭ
ＯＳトランジスタの負荷駆動能が弱く、シかも論理振幅
が大きいため高速化が困難という欠点がある。
ＣＭＯＳ回路の低負荷駆動能力を改善するものとして近
年、種々のＢ Ｉ −ＣＭＯ５論理回路が提案されてい
る。例えば１９８年８月に発行されたｒＶＬＳＩデザイ
ン（Ｄｅｓｉｇｎ） ＪのＦｉｇ、２（ａ）には第１３
図のＢ Ｉ−ＣＭＯ５２人力ＮＡＮＤゲートが示されて
いる。
年、種々のＢ Ｉ −ＣＭＯ５論理回路が提案されてい
る。例えば１９８年８月に発行されたｒＶＬＳＩデザイ
ン（Ｄｅｓｉｇｎ） ＪのＦｉｇ、２（ａ）には第１３
図のＢ Ｉ−ＣＭＯ５２人力ＮＡＮＤゲートが示されて
いる。
第１３図において、１３１，１３２はＰＭＯ５であり、
１３３〜１３７はＮＨＯ２である。また、１３８゜１３
９はＮＰＮトランジスタである。ＰＭＯ５１３１。
１３３〜１３７はＮＨＯ２である。また、１３８゜１３
９はＮＰＮトランジスタである。ＰＭＯ５１３１。
１３２のソースは電源＋Ｖに共通接続され、ドレインは
ＮＰＮ１３８のベースに共通接続され、夫々のゲートは
入力Ａ、Ｈに接続される。ＮＭＯ３１３３゜１３４は直
列接続され、 ＮＭＯ３Ｉ ３３のドレインは、ＮＰＮ
１３８のベースにゲートは入力Ｂに接続され、ＮＨＯ２
１３４のソースは基準電位にゲートは入力Ａに接続され
る。ＮＭＯ５１３５，１３６も直列接続され、ＮＨＯ２
１３５のドレインはＮＰＮ１３８のエミッタとＮＰＮ１
３９のコレクタに共通接続され出力端子となり、ゲート
は入力Ｂに接続される。
ＮＰＮ１３８のベースに共通接続され、夫々のゲートは
入力Ａ、Ｈに接続される。ＮＭＯ３１３３゜１３４は直
列接続され、 ＮＭＯ３Ｉ ３３のドレインは、ＮＰＮ
１３８のベースにゲートは入力Ｂに接続され、ＮＨＯ２
１３４のソースは基準電位にゲートは入力Ａに接続され
る。ＮＭＯ５１３５，１３６も直列接続され、ＮＨＯ２
１３５のドレインはＮＰＮ１３８のエミッタとＮＰＮ１
３９のコレクタに共通接続され出力端子となり、ゲート
は入力Ｂに接続される。
ＮＨＯ２１３６のソースはＮＰＮ１３９のベースにゲー
トは入力Ａに接続される。ＮＨＯ２１３７のドレインは
ＮＰＮ１３９のベースに、ゲートはＮＰＮ１３８のベー
スに、ソースは基準電位に接続される。また、ＮＰＮ１
３８のコレクタは電源＋Ｖに接続され、ＮＰＮ１３９の
エミッタは基準電位に接続されている。
トは入力Ａに接続される。ＮＨＯ２１３７のドレインは
ＮＰＮ１３９のベースに、ゲートはＮＰＮ１３８のベー
スに、ソースは基準電位に接続される。また、ＮＰＮ１
３８のコレクタは電源＋Ｖに接続され、ＮＰＮ１３９の
エミッタは基準電位に接続されている。
いま、入力Ａ、Ｂが共に“１”のとき、ＰＭＯ３・
１３１，１３２は共にオフ、 ＮＮ０５Ｉ ３３〜１３
６はオンになり、 ＮＭＯ５Ｉ ３７はオフになる。そ
の結果、ＮＰＮ１３８はオフになり、ＮＰＮ１３９はオ
ンになる。したがって、出力Ｆは“Ｏ”レベルになる０
次に、入力Ａ、Ｂの少くとも１つが０”のとき、ＮＭＯ
３１３３，１３４の少くとも１つがオフになり、ＮＭＯ
５１３５，１３６の少くとも１つがオフになる。一方、
ＰＭＯ３１３１，１３２の少くとも１つがオンになる。
１３１，１３２は共にオフ、 ＮＮ０５Ｉ ３３〜１３
６はオンになり、 ＮＭＯ５Ｉ ３７はオフになる。そ
の結果、ＮＰＮ１３８はオフになり、ＮＰＮ１３９はオ
ンになる。したがって、出力Ｆは“Ｏ”レベルになる０
次に、入力Ａ、Ｂの少くとも１つが０”のとき、ＮＭＯ
３１３３，１３４の少くとも１つがオフになり、ＮＭＯ
５１３５，１３６の少くとも１つがオフになる。一方、
ＰＭＯ３１３１，１３２の少くとも１つがオンになる。
その結果、ＮＰＮ１３９はオフになり、ＮＰＮ１３８と
ＮＭＯ８Ｉ ３７がオンになる。したがって、出力Ｆは
“１″レベルになる。
ＮＭＯ８Ｉ ３７がオンになる。したがって、出力Ｆは
“１″レベルになる。
この回路は０ＭＯ３と同様に定常状態での電力消費が無
いばかりでなく、０ＭＯ３の弱い駆動電流をバイポーラ
トランジスタで増幅しているため高負荷時も高速スイッ
チングできると云う利点がある。一方、ＣＭＯＳ回路と
同様にトランジスタ数が多くなる欠点があり、さらに論
理振幅が大きいため入力信号が付勢されてから、出力側
バイポーラトランジスタが動作を開始するまでの遅延時
間を小さくできない欠点があった。
いばかりでなく、０ＭＯ３の弱い駆動電流をバイポーラ
トランジスタで増幅しているため高負荷時も高速スイッ
チングできると云う利点がある。一方、ＣＭＯＳ回路と
同様にトランジスタ数が多くなる欠点があり、さらに論
理振幅が大きいため入力信号が付勢されてから、出力側
バイポーラトランジスタが動作を開始するまでの遅延時
間を小さくできない欠点があった。
本発明の目的は以上のような従来技術の欠点を除去した
新規な複合型論理回路を提供することにある。
新規な複合型論理回路を提供することにある。
〔発明の概要〕
本発明の複合型論理回路では単一チャネル電界効果トラ
ンジスタで構成される組合せ論理をバイ−ポーラトラン
ジスタのベース・エミッタ間に接続し、バイポーラトラ
ンジスタのコレクタから論理回路の出力を導出する。
ンジスタで構成される組合せ論理をバイ−ポーラトラン
ジスタのベース・エミッタ間に接続し、バイポーラトラ
ンジスタのコレクタから論理回路の出力を導出する。
第１図に本発明の実施例を示す。
図において、１０は電界効果トランジスタとするＮＭＯ
Ｓトランジスタ（以下単にＮＨＯ２と称す）による組合
せ論理であり、ＮＨＯ２の直列接続、並列接続または直
列接続と並列の組合せにより所定の論理機能を満足する
ように構成され、ＮＰＮトランジスタ１３のベース・エ
ミッタ間に接続される。
Ｓトランジスタ（以下単にＮＨＯ２と称す）による組合
せ論理であり、ＮＨＯ２の直列接続、並列接続または直
列接続と並列の組合せにより所定の論理機能を満足する
ように構成され、ＮＰＮトランジスタ１３のベース・エ
ミッタ間に接続される。
１１はベースバイアス抵抗であり、電源＋ｖ１とＮＰＮ
１３のベース間に接続される。１２は負荷抵抗であり電
源＋ｖ２とＮＰＮ１３のコレクタ間に接続される。また
、ＮＰＮ１３のエミッタは電源−Ｖδに接続される。
１３のベース間に接続される。１２は負荷抵抗であり電
源＋ｖ２とＮＰＮ１３のコレクタ間に接続される。また
、ＮＰＮ１３のエミッタは電源−Ｖδに接続される。
いま、入力Ｉｆ〜工、が所定の論理状態を満足しない場
合、Ｎ８０３組合せ論理１０はオフになる。このとき、
抵抗１１を通ってＮＰＮ１３のベース電流が流れ、ＮＰ
Ｎはオンになる。したがって、出力Ｆは“０”レベルに
なる。なお、このとき、ＮＰＮ１３（７）ベース電圧は
（−Ｖａ＋ＶａＩりである。次に入力１１〜Ｉ工が所定
の論理状態を満足した場合、Ｎ８０３組合せ論理１０は
オンになる。このとき、ＮＰＮ１３のベース電流はＮ８
０３組合せ論理１０にバイパスされ、ＮＰＮ１３はオフ
になる。
合、Ｎ８０３組合せ論理１０はオフになる。このとき、
抵抗１１を通ってＮＰＮ１３のベース電流が流れ、ＮＰ
Ｎはオンになる。したがって、出力Ｆは“０”レベルに
なる。なお、このとき、ＮＰＮ１３（７）ベース電圧は
（−Ｖａ＋ＶａＩりである。次に入力１１〜Ｉ工が所定
の論理状態を満足した場合、Ｎ８０３組合せ論理１０は
オンになる。このとき、ＮＰＮ１３のベース電流はＮ８
０３組合せ論理１０にバイパスされ、ＮＰＮ１３はオフ
になる。
したがって、出力Ｆは“１”レベルになる。なお。
このとき、ＮＰＮ１３のベース電位は−ｖ８＋Ｒ１＋Ｒ
ｘ 抗１１の抵抗値であり、ＲＸはＮ８０３組合せ論理のオ
ン抵抗である。したがって、Ｎ８０３組合せ論理り、Ｎ
ＰＮトランジスタ１３のベース・エミッタ接合電圧Ｖｓ
ｅ （約０．８ Ｖ）よりも小さい値に抑えられる。
ｘ 抗１１の抵抗値であり、ＲＸはＮ８０３組合せ論理のオ
ン抵抗である。したがって、Ｎ８０３組合せ論理り、Ｎ
ＰＮトランジスタ１３のベース・エミッタ接合電圧Ｖｓ
ｅ （約０．８ Ｖ）よりも小さい値に抑えられる。
周知のように、容量性負荷を駆動する場合の遅延時の駆
動電流に反比例し、電圧振幅と負荷の大きさに比例する
ので、論理振幅を０ＭＯ５の１０分の１の０．５ Ｖ
にすると１０倍の高速化が図れることになる。また１本
実施例の組合せ論理部１０は単チャンネルＭＯ８で構成
されるためＭＯＳトランジスタ数は０ＭＯ５の１／２に
少くすることができる。
動電流に反比例し、電圧振幅と負荷の大きさに比例する
ので、論理振幅を０ＭＯ５の１０分の１の０．５ Ｖ
にすると１０倍の高速化が図れることになる。また１本
実施例の組合せ論理部１０は単チャンネルＭＯ８で構成
されるためＭＯＳトランジスタ数は０ＭＯ５の１／２に
少くすることができる。
第２図に本発明の他の実施例を示す。図において、２０
はＰＭＯ５による組合せ論理であり、ＰＩＩＩＯ５の直
列接続、並列接続または直列接続と並列接続の組合せに
より所定の論理機能を満足するように構成され、ＰＮＰ
トランジスタ２３のベース・エミッタ間に接続される
。２１はベースバイアス抵抗であり、電源−ＶδとＰＮ
Ｐ２３のベース間に接続される。２２は負荷抵抗であり
、電源−ｖ８とＰＮＰ２３のコレクタ間に接続される。
はＰＭＯ５による組合せ論理であり、ＰＩＩＩＯ５の直
列接続、並列接続または直列接続と並列接続の組合せに
より所定の論理機能を満足するように構成され、ＰＮＰ
トランジスタ２３のベース・エミッタ間に接続される
。２１はベースバイアス抵抗であり、電源−ＶδとＰＮ
Ｐ２３のベース間に接続される。２２は負荷抵抗であり
、電源−ｖ８とＰＮＰ２３のコレクタ間に接続される。
いま、入カニ１〜工、が所定の論理状態を満足しない場
合、 ＰＨ１０組合せ論理２０はオフになる。
合、 ＰＨ１０組合せ論理２０はオフになる。
このとき、抵抗２１を通してＰＮＰ２３のベース電流が
流れ、ＰＮＰ２３はオンになる。したがって、出力Ｆは
“１″レベルになる。なお、このとき、ＰＮＰ２３の／
＜−スミ位は（＋ＶＩ Ｖａｉりである。次に入カニ
ｚ〜工、が所定の論理状態を満足した場合、ＰＨ１０組
合せ論理２０はオンになる。
流れ、ＰＮＰ２３はオンになる。したがって、出力Ｆは
“１″レベルになる。なお、このとき、ＰＮＰ２３の／
＜−スミ位は（＋ＶＩ Ｖａｉりである。次に入カニ
ｚ〜工、が所定の論理状態を満足した場合、ＰＨ１０組
合せ論理２０はオンになる。
このとき、ＰＮＰ２３のベース電位が上昇し。
ＰＮＰ２３はオフになる。したがって、出力Ｆは“０″
レベルになる。なお、このとき、ＰＮＰなる。ただし、
Ｒ１は抵抗２１の抵抗値であり、ＲＸはＰＭＯ３論理２
０のオン抵抗である。したがって、ＰＨ１０組合せ論理
２０の論理振幅はＶａａ−Ｒ１＋ Ｒｘ り２３のベース・エミッタ接合電圧Ｖａｆ！（約０．８
Ｖ）より小さい値に抑えられる。
レベルになる。なお、このとき、ＰＮＰなる。ただし、
Ｒ１は抵抗２１の抵抗値であり、ＲＸはＰＭＯ３論理２
０のオン抵抗である。したがって、ＰＨ１０組合せ論理
２０の論理振幅はＶａａ−Ｒ１＋ Ｒｘ り２３のベース・エミッタ接合電圧Ｖａｆ！（約０．８
Ｖ）より小さい値に抑えられる。
したがって１本実施例でも第１図の実施例と同様に組合
せ論理部の低振幅化による高速化が実現できｌＭＯＳト
ランジスタの数をＣＭＯ３の１７２に少くすることがで
きる。
せ論理部の低振幅化による高速化が実現できｌＭＯＳト
ランジスタの数をＣＭＯ３の１７２に少くすることがで
きる。
なお、第１図、第２図の実施例および以後の実施例では
バイポーラトランジスタのベースバイアス手段とコレク
タ負荷は抵抗素子で示しているが。
バイポーラトランジスタのベースバイアス手段とコレク
タ負荷は抵抗素子で示しているが。
これらのアクティブ素子や受動素子とアクティブ素子の
組合せなど様々な回路手段を適用することは当業者にと
って容易である。
組合せなど様々な回路手段を適用することは当業者にと
って容易である。
以下に本発明の更に具体的な実施例を説明するが第１図
、第２図と同一部分は同一番号で示し、同一部分の接続
構成の説明は省略する。
、第２図と同一部分は同一番号で示し、同一部分の接続
構成の説明は省略する。
第３図は本発明をＡＮＤ −ＯＲゲートに適用した実施
例を示している。第３図（ａ）はその論理シンボルと論
理関数を示し、第３図（ｂ）に回路構成を示す。
例を示している。第３図（ａ）はその論理シンボルと論
理関数を示し、第３図（ｂ）に回路構成を示す。
第３図（ｂ）において、３１〜３４はＮＨＯ２であり、
ＮＨＯ５３１、３２の直列接続とＮＨＯ３３３、３４の
直列接続がＮＰＮトランジスタ１３のベース・エミッタ
間に並列に接続される。また、ＮＭＯＳ３１〜３４のゲ
ートには図示のように入力信号Ａ−Ｄが接続される。
ＮＨＯ５３１、３２の直列接続とＮＨＯ３３３、３４の
直列接続がＮＰＮトランジスタ１３のベース・エミッタ
間に並列に接続される。また、ＮＭＯＳ３１〜３４のゲ
ートには図示のように入力信号Ａ−Ｄが接続される。
いま、入力信号がＡ−Ｂ＝Ｏｎ’且”ＤＣ” Ｄ＝０の
とき、抵抗１１を通ってＮＰＮＩ３にベース電流が流れ
、ＮＰＮＩ３はオンになる。したがって、出力Ｆは“０
”レベルになる。
とき、抵抗１１を通ってＮＰＮＩ３にベース電流が流れ
、ＮＰＮＩ３はオンになる。したがって、出力Ｆは“０
”レベルになる。
次に、Ａ−Ｂ＝１又はＣ−Ｄ＝１のとき、ＮＰＮＩ３の
ベース電流はＭＯ８論理側に、バイパスされ、ＮＰＮＩ
３はオフになる。したがって、出力Ｆはｓｒ １ ｕレ
ベルになる。
ベース電流はＭＯ８論理側に、バイパスされ、ＮＰＮＩ
３はオフになる。したがって、出力Ｆはｓｒ １ ｕレ
ベルになる。
第４図は、本発明を０Ｒ−ＡＮＤゲートに適用した実施
例を示している。第４図（ａ）はその論理シンボルと論
理関数を示し、第４図（ｂ）に回路構成を示す。
例を示している。第４図（ａ）はその論理シンボルと論
理関数を示し、第４図（ｂ）に回路構成を示す。
第４図（ｂ）において、４１〜４４はＮＨＯ２であり、
ＮＨＯ３４１、４２の並列接続とＮＨＯ５４３、４４の
並列接続がＮＰＮトランジスタ１３のベース・エミッタ
間に直列に接続される。また、 ＮＨＯ３４１〜４４の
ゲートには図示のように入力信号Ａ−Ｄが接続される。
ＮＨＯ３４１、４２の並列接続とＮＨＯ５４３、４４の
並列接続がＮＰＮトランジスタ１３のベース・エミッタ
間に直列に接続される。また、 ＮＨＯ３４１〜４４の
ゲートには図示のように入力信号Ａ−Ｄが接続される。
いま、入力信号がＡ＋Ｂ＝Ｏ又はＣ＋Ｄ＝Ｏのとき、抵
抗１１を通ってＮＰＮＩ３にベース電流が流れ、ＮＰＮ
Ｉ３はオンになる。したがって、出力Ｆは“Ｏ”レベル
になる。
抗１１を通ってＮＰＮＩ３にベース電流が流れ、ＮＰＮ
Ｉ３はオンになる。したがって、出力Ｆは“Ｏ”レベル
になる。
次に、Ａ＋Ｂ＝１で且つＣ＋Ｄ−＝１のとき、ＮＰＮＩ
３のベース電流はＭＯ８論理側に、バイパスされ、ＮＰ
ＮＩ３はオフになる。したがって、出力Ｆは“１″レベ
ルになる。
３のベース電流はＭＯ８論理側に、バイパスされ、ＮＰ
ＮＩ３はオフになる。したがって、出力Ｆは“１″レベ
ルになる。
第５図は本発明を０Ｒ−ＡＮＤゲートに適用した実施例
を示している。第５図（、）はその論理シンボルと論理
関数を示し、第５図（ｂ）に回路構成を示す、第５図（
ｂ）において、５１〜５４はＮＨＯ２であり、ＮＨＯ３
５１、５２の直列接続とＮＨＯ２５３。
を示している。第５図（、）はその論理シンボルと論理
関数を示し、第５図（ｂ）に回路構成を示す、第５図（
ｂ）において、５１〜５４はＮＨＯ２であり、ＮＨＯ３
５１、５２の直列接続とＮＨＯ２５３。
５４の並列接続がＮＰＮＩ ３のベース・エミッタ間に
直列に接続される。また、ＮＨＯ５４１〜４４のゲート
には図示のように入力信号Ａ−Ｄが接続される。
直列に接続される。また、ＮＨＯ５４１〜４４のゲート
には図示のように入力信号Ａ−Ｄが接続される。
いま、入力信号がＡ−Ｂ＝ＯまたはＣ＋Ｄ＝０のとき、
抵抗１１を通ってＮＰＮＩ３にベース電流が流れ、ＮＰ
ＮＩ３はオンになる。したがって、出力Ｆは“Ｏ”レベ
ルになる。
抵抗１１を通ってＮＰＮＩ３にベース電流が流れ、ＮＰ
ＮＩ３はオンになる。したがって、出力Ｆは“Ｏ”レベ
ルになる。
次に、Ａ−Ｂ＝１で且つＣ＋Ｄ＝１のとき。
ＮＰＮＩ３のベース電流はＭＯ８論理側にバイパスされ
、ＮＰＮＩ３はオフになる。したがって、゛出力計は“
１”レベルになる。
、ＮＰＮＩ３はオフになる。したがって、゛出力計は“
１”レベルになる。
第６図は本発明を０Ｒ−ＡＮＤ−ＯＲゲートに適用した
実施例を示している。第６図（ａ）はその論理シンボル
と論理関数を示し、第６図（ｂ）に回路構成を示す０図
において、６１〜６４はＮＨＯ２であり、ＮＭＯＳ６１
，６２の並列接続とＮＭＯＳ６３がＮＰＮＩ３のベース
・エミッタ間に直列に接続され、さらにＮＨＯ２６４が
ＮＰＮＩ３のベース・エミッタ間に接続される。また、
ＮＭＯＳ６１〜６４のゲートには図示のように入力信号
Ａ−Ｄが接続される。
実施例を示している。第６図（ａ）はその論理シンボル
と論理関数を示し、第６図（ｂ）に回路構成を示す０図
において、６１〜６４はＮＨＯ２であり、ＮＭＯＳ６１
，６２の並列接続とＮＭＯＳ６３がＮＰＮＩ３のベース
・エミッタ間に直列に接続され、さらにＮＨＯ２６４が
ＮＰＮＩ３のベース・エミッタ間に接続される。また、
ＮＭＯＳ６１〜６４のゲートには図示のように入力信号
Ａ−Ｄが接続される。
いま、入力信号がＡ＋Ｂ＝Ｏ又はＣ＝０で且つＤ＝Ｏの
とき、抵抗１１を通って、ＮＰＮＩ３にベース電流が流
れ、ＮＰＮＩ３はオンになる。したがって、このとき出
力Ｆは“０７ルベルになる。
とき、抵抗１１を通って、ＮＰＮＩ３にベース電流が流
れ、ＮＰＮＩ３はオンになる。したがって、このとき出
力Ｆは“０７ルベルになる。
次に、Ａ＋Ｂ＝１で且つＣ＝１のとき、又はＤ＝１のと
き、ＮＰＮＩ３のベース電流はＭＯ８論理側にバイパス
され、ＮＰＮＩ３はオフになる。
き、ＮＰＮＩ３のベース電流はＭＯ８論理側にバイパス
され、ＮＰＮＩ３はオフになる。
したがって、このとき出力Ｆは１”レベルになる。
第７図は本発明を３人力多数決論理回路に適用した実施
例を示している。第７図（ａ）はその論理シンボルと論
理関数を示し、第７図（ｂ）に回路構成を示す、７１〜
７５はＮＨＯ２であり、ＮＭＯＳ７１とＮＨＯ３７２、
７３の並列接続がＮＰＮＩ３のベース・エミッタ間に直
列に接続され、さらにＮＨＯ２７４。
例を示している。第７図（ａ）はその論理シンボルと論
理関数を示し、第７図（ｂ）に回路構成を示す、７１〜
７５はＮＨＯ２であり、ＮＭＯＳ７１とＮＨＯ３７２、
７３の並列接続がＮＰＮＩ３のベース・エミッタ間に直
列に接続され、さらにＮＨＯ２７４。
７５の直列接続がＮＰＮＩ３のベース・エミッタ間に接
続される。また、ＮＭＯＳ７１〜７５のゲートには図示
のように入力信号Ａ−Ｃが接続される。
続される。また、ＮＭＯＳ７１〜７５のゲートには図示
のように入力信号Ａ−Ｃが接続される。
いま、入力信号がＢ＋Ｃ＝Ｏのとき、およびＡ＝Ｏで且
つＢ−Ｃ＝Ｏのとき抵抗１１を通ってＮＰＮＩ３にベー
ス電流が流れ、ＮＰＮＩ３はオンになる。したがって、
このとき出力Ｆは“０″レベルになる。
つＢ−Ｃ＝Ｏのとき抵抗１１を通ってＮＰＮＩ３にベー
ス電流が流れ、ＮＰＮＩ３はオンになる。したがって、
このとき出力Ｆは“０″レベルになる。
次に、Ａ＝１で且つＢ＋Ｃ＝１のとき、およびＢ−Ｃ＝
１のとき、ＮＰＮｌ３のベース電流はＭＯ３論理側↓こ
バイパスされ、ＮＰＮｌ３はオフになる。したがって、
このとき、出力ＦはＩＩ Ｉ １１レベルになる。
１のとき、ＮＰＮｌ３のベース電流はＭＯ３論理側↓こ
バイパスされ、ＮＰＮｌ３はオフになる。したがって、
このとき、出力ＦはＩＩ Ｉ １１レベルになる。
第８図は本発明を４ビツトのキャリールックアヘッド回
路に適用した実施例を示している。第８図（ａ）はその
論理シンボルと論理関数を示し、第７図（ｂ）に回路構
成を示す。第７図（ｂ）において。
路に適用した実施例を示している。第８図（ａ）はその
論理シンボルと論理関数を示し、第７図（ｂ）に回路構
成を示す。第７図（ｂ）において。
８１〜８９はＮＨＯ３であり、ＮＭＯ５８１〜８５の直
列液１ｍ カＮ Ｐ Ｎ １３のベース・エミッタ間に
接続される。また、ＮＭＯ５８６〜８９のソースはＮＰ
Ｎｌ３のエミッタに共通接続され、ＮＨＯ３８６のドレ
インはＮＨＯ５８３と８４の接続点に、ＮＨＯ５８７の
ドレインはＮＨＯ３８２と８３の接続点に、 ＮＨＯ３
８８のドレインはＮＨＯ３８１と８２の接続点に接続さ
れ、ＮＨＯ５８９のドレインはＮＨＯ５８１のドレイン
と共通にＮＰＮｌ３のベースに接続される。また、ＮＭ
Ｏ５８１〜８９のゲートには図示のように入力信号Ａ〜
■が接続される。
列液１ｍ カＮ Ｐ Ｎ １３のベース・エミッタ間に
接続される。また、ＮＭＯ５８６〜８９のソースはＮＰ
Ｎｌ３のエミッタに共通接続され、ＮＨＯ３８６のドレ
インはＮＨＯ５８３と８４の接続点に、ＮＨＯ５８７の
ドレインはＮＨＯ３８２と８３の接続点に、 ＮＨＯ３
８８のドレインはＮＨＯ３８１と８２の接続点に接続さ
れ、ＮＨＯ５８９のドレインはＮＨＯ５８１のドレイン
と共通にＮＰＮｌ３のベースに接続される。また、ＮＭ
Ｏ５８１〜８９のゲートには図示のように入力信号Ａ〜
■が接続される。
いま、入力信号がＡ−Ｂ−Ｃ−Ｄ−Ｅ＝Ｏ，Ａ・Ｂ−Ｃ
−Ｆ＝Ｏ，Ａ−Ｂ−Ｇ＝Ｏ，Ａ−Ｈ＝Ｏ。
−Ｆ＝Ｏ，Ａ−Ｂ−Ｇ＝Ｏ，Ａ−Ｈ＝Ｏ。
Ｉ＝Ｏのとき、抵抗１１を通ってＮＰＮｌ ３にベース
電流が流れ、ＮＰＮｌ３はオンになる。したがって、こ
のとき出力Ｆは“０″レベルになる。
電流が流れ、ＮＰＮｌ３はオンになる。したがって、こ
のとき出力Ｆは“０″レベルになる。
次に、Ａ−Ｂ−Ｃ−Ｄ−Ｅ＝１．Ａ−Ｂ−Ｃ・Ｆ＝１．
Ａ−Ｂ−Ｇ＝１．Ａ−Ｈ＝１．Ｉ＝１のいずれかの条件
が成立するとＮＰＮｌ３のベース電流はＭＯ８論理側に
バイパスされ、ＮＰＮｌ３はオフになる。したがって、
このとき、出力Ｆは“１”レベルになる。
Ａ−Ｂ−Ｇ＝１．Ａ−Ｈ＝１．Ｉ＝１のいずれかの条件
が成立するとＮＰＮｌ３のベース電流はＭＯ８論理側に
バイパスされ、ＮＰＮｌ３はオフになる。したがって、
このとき、出力Ｆは“１”レベルになる。
第９図は本発明を差動型論理回路に適用した実施例を示
す。第９図（ａ）はその論理シンボルと論理関数を示し
、第９図（ｂ）に回路構成を示す。第９図（ｂ）におい
て、９１〜９４はＮＨＯ２であり、ＮＨＯ５９１、９２
の直列接続がＮＰＮｌ３のベース・エミッタ間に接続さ
れ、ＮＨＯ３９３、９４の並列接続がＮＰＮ１３’ の
ベース・エミッタ間に接続される。また、９５．９６は
ＰＭＯ５であり、ＰＭＯ５９５のソースは電源＋ｖに、
ゲートはＮＰＮ１３’のコレクタに、ドレインはＮＰＮ
ｌ３のコレクタに接続され、ＰＭＯ３９６のソースは電
源＋Ｖに、ゲートはＮＰＮｌ３のコレクタに、ドレイン
はＮＰＮ１３′のコレクタに接続される。また、ＮＨＯ
３９１〜９４のゲートには図示のように入力信号Ａ、Ｂ
およびＡ、Ｂが接続される。
す。第９図（ａ）はその論理シンボルと論理関数を示し
、第９図（ｂ）に回路構成を示す。第９図（ｂ）におい
て、９１〜９４はＮＨＯ２であり、ＮＨＯ５９１、９２
の直列接続がＮＰＮｌ３のベース・エミッタ間に接続さ
れ、ＮＨＯ３９３、９４の並列接続がＮＰＮ１３’ の
ベース・エミッタ間に接続される。また、９５．９６は
ＰＭＯ５であり、ＰＭＯ５９５のソースは電源＋ｖに、
ゲートはＮＰＮ１３’のコレクタに、ドレインはＮＰＮ
ｌ３のコレクタに接続され、ＰＭＯ３９６のソースは電
源＋Ｖに、ゲートはＮＰＮｌ３のコレクタに、ドレイン
はＮＰＮ１３′のコレクタに接続される。また、ＮＨＯ
３９１〜９４のゲートには図示のように入力信号Ａ、Ｂ
およびＡ、Ｂが接続される。
いま、入力信号がＡ−Ｂ＝１のとき、ＮＨＯ３９１。
９２がオンになり、ＮＰＮｌ３のベース電流はＮＨＯ３
９１、９２を通ってバイパスされ、ＮＰＮｌ３はオフに
なる。一方、 ＮＨＯ３９３，９４はオフのため、抵抗
１１′を通ってＮＰＮ１３’ にベース電流が流れ、Ｎ
ＰＮ１３’はオンになる。したがって、このとき、出力
ＦはＩｔ ＯＩ＋レベルになり、その結果ＰＭＯ３９５
がオンになり、出力ＦはＩＩ Ｉ Ｈレベルになる。
９１、９２を通ってバイパスされ、ＮＰＮｌ３はオフに
なる。一方、 ＮＨＯ３９３，９４はオフのため、抵抗
１１′を通ってＮＰＮ１３’ にベース電流が流れ、Ｎ
ＰＮ１３’はオンになる。したがって、このとき、出力
ＦはＩｔ ＯＩ＋レベルになり、その結果ＰＭＯ３９５
がオンになり、出力ＦはＩＩ Ｉ Ｈレベルになる。
次に、Ａ−Ｂ＝Ｏのとき、ＮＨＯ３９１、９２の少くと
も１つがオフになり、ＮＨＯ３９３、９４の少くとも１
つがオンになる。したがって、このとき、抵抗１１を通
ってＮＰＮｌ、３にベース電流が流れ。
も１つがオフになり、ＮＨＯ３９３、９４の少くとも１
つがオンになる。したがって、このとき、抵抗１１を通
ってＮＰＮｌ、３にベース電流が流れ。
ＮＰＮｌ３はオンになり、出力Ｆは“０”レベルになる
。その結果ＰＭＯ５９６がオンになる。一方、ＮＰＮ１
３’のベース電流はＮＨＯ３９３、９４のオンしている
方を通してバイパスされ、ＮＰＮ１３’はオフになる。
。その結果ＰＭＯ５９６がオンになる。一方、ＮＰＮ１
３’のベース電流はＮＨＯ３９３、９４のオンしている
方を通してバイパスされ、ＮＰＮ１３’はオフになる。
したがって、このとき、出力Ｆ′は“１″レベルになる
。
。
第１０図は本発明を０Ｒ−ＡＮＤゲートに適用した実施
例を示す、第１０図（ａ）はその論理シンボルと論理関
数を示し、第１０図（ｂ）に回路構成を示す、、第１０
図（ｂ）において、１０１〜１０４はＰＭＯ３テあり、
ＰＭＯ５ＩＯＩ、１０２の直列接続とＰＭＯ５Ｉ Ｏ３
，１０４の直列接続がＰＮＰ２３のベース・エミッタ間
に並列に接続される。
例を示す、第１０図（ａ）はその論理シンボルと論理関
数を示し、第１０図（ｂ）に回路構成を示す、、第１０
図（ｂ）において、１０１〜１０４はＰＭＯ３テあり、
ＰＭＯ５ＩＯＩ、１０２の直列接続とＰＭＯ５Ｉ Ｏ３
，１０４の直列接続がＰＮＰ２３のベース・エミッタ間
に並列に接続される。
マタ、ＰＭＯ３Ｉ Ｏ１−１０４（７）ゲートには図示
のように入力信号Ａ−Ｄが接続される。いま、Ａ＋Ｂ＝
ＯまたはＣ＋ ｌ） ＝ Ｏのとき、ＰＮＰ２３のベー
ス電流が上昇し、ＰＮＰ２３はオフになる。したがって
、このとき、出力Ｆは“０”レベルになる。
のように入力信号Ａ−Ｄが接続される。いま、Ａ＋Ｂ＝
ＯまたはＣ＋ ｌ） ＝ Ｏのとき、ＰＮＰ２３のベー
ス電流が上昇し、ＰＮＰ２３はオフになる。したがって
、このとき、出力Ｆは“０”レベルになる。
次に、Ａ＋Ｂ＝１で且つＣ＋Ｄ＝１のとき、抵抗２１を
通ってＰＮＰ２３のベース電流が流れ。
通ってＰＮＰ２３のベース電流が流れ。
ＰＮＰ２３はオンになる。したがって、このとき、出力
Ｆは“１″レベルになる。
Ｆは“１″レベルになる。
第１１図は本発明をＡＮＤ−ＯＲゲートに適用した実施
例を示す。第１１図（ａ）はその論理シンボルと論理関
数を示し、第１１図（ｂ）にその回路構成を示す。第１
１図（ｂ）において、１１１〜１１４はＰＭＯ３であり
、ＰＭＯ３Ｉ １１． ｌ １２の並列接続とＰＭＯ３
１１３，１１４の並列接続がＰＮＰ２３のベース・エミ
ッタ間に直列に接続される。
例を示す。第１１図（ａ）はその論理シンボルと論理関
数を示し、第１１図（ｂ）にその回路構成を示す。第１
１図（ｂ）において、１１１〜１１４はＰＭＯ３であり
、ＰＭＯ３Ｉ １１． ｌ １２の並列接続とＰＭＯ３
１１３，１１４の並列接続がＰＮＰ２３のベース・エミ
ッタ間に直列に接続される。
また、ＰＭＯ５１１１〜１１４のゲートには図示のよう
に入力信号Ａ−Ｄが接続される。
に入力信号Ａ−Ｄが接続される。
いま、Ａ−Ｂ＝Ｏで且つＣ−Ｄ＝Ｏのとき、ＰＮＰ２３
のベース電位が上昇し、ＰＮＰ２３はオフになる。その
結果、出力Ｆは“０″レベルになる。
のベース電位が上昇し、ＰＮＰ２３はオフになる。その
結果、出力Ｆは“０″レベルになる。
次に、Ａ−Ｂ＝１またはＣ−Ｄ＝１のとき、抵抗２１を
通ってＰＮＰ２３のベース電流が流れ、ＰＮＰ２３はオ
ンになる。したがって、このとき、出力Ｆは“１”レベ
ルになる。
通ってＰＮＰ２３のベース電流が流れ、ＰＮＰ２３はオ
ンになる。したがって、このとき、出力Ｆは“１”レベ
ルになる。
なお、本発明は以上の実施例に限定されるものではなく
、本発明の精神を逸脱しない範囲で種々の変形が可能で
ある。
、本発明の精神を逸脱しない範囲で種々の変形が可能で
ある。
〔発明の効果゛
以上の実施例の説明で明らかなように、本発明の複合型
論理回路では、組合せ論理が単一チャンネル電界効果ト
ランジスタで構成されるためより少いトランジスタで複
雑な論理を実現できる効果がある。また、ＭＯＳの組合
せ論理部はバイポーラトランジスタのベース・エミッタ
間に接続された構成となるため論理ノードの振幅が小さ
くなり高速動作を実現できる効果がある。
論理回路では、組合せ論理が単一チャンネル電界効果ト
ランジスタで構成されるためより少いトランジスタで複
雑な論理を実現できる効果がある。また、ＭＯＳの組合
せ論理部はバイポーラトランジスタのベース・エミッタ
間に接続された構成となるため論理ノードの振幅が小さ
くなり高速動作を実現できる効果がある。
第１図はＮＭＯ３論理とＮＰＮによる本発明の実施例を
示す図、第２図はＰＭＯ５論理とＰＮＰによる本発明の
実施例を示す図、第３図はＡＮＤ−ＯＲゲートの実施例
を示す図、第４図は０Ｒ−ＡＮＤゲートの実施例を示す
図、第５図は０Ｒ−ＡＮＤゲートの実施例を示す図、第
６図は０Ｒ−ＡＮＤ−ＯＲゲートの実施例を示す図、第
７図は３人力多数決論理の実施例を示す図、第８図は４
ビツトキャリールックアヘッド回路の実施例を示す図、
第９図は差動型論理回路の実施例を示す図、第１０図は
０Ｒ−ＡＮＤゲートの実施例を示す図、第１１図はＡＮ
Ｄ−ＯＲゲートの実施例を示す図、第１２図は従来のＣ
ＭＯ８２人力ＮＡＮＤゲート回路を示す図、第１３図は
従来のＢ Ｉ −ＣＭＯ３２人力ＮＡＮＤゲート回路を
示す図である。 １０・・・ＮＭＯ３組合せ論理、２ｏ・・・ＰＨ１０組
合せ論理、１３・・・ＮＰＮトランジスタ、２３・・・
ＰＮＰトランジスタ。
示す図、第２図はＰＭＯ５論理とＰＮＰによる本発明の
実施例を示す図、第３図はＡＮＤ−ＯＲゲートの実施例
を示す図、第４図は０Ｒ−ＡＮＤゲートの実施例を示す
図、第５図は０Ｒ−ＡＮＤゲートの実施例を示す図、第
６図は０Ｒ−ＡＮＤ−ＯＲゲートの実施例を示す図、第
７図は３人力多数決論理の実施例を示す図、第８図は４
ビツトキャリールックアヘッド回路の実施例を示す図、
第９図は差動型論理回路の実施例を示す図、第１０図は
０Ｒ−ＡＮＤゲートの実施例を示す図、第１１図はＡＮ
Ｄ−ＯＲゲートの実施例を示す図、第１２図は従来のＣ
ＭＯ８２人力ＮＡＮＤゲート回路を示す図、第１３図は
従来のＢ Ｉ −ＣＭＯ３２人力ＮＡＮＤゲート回路を
示す図である。 １０・・・ＮＭＯ３組合せ論理、２ｏ・・・ＰＨ１０組
合せ論理、１３・・・ＮＰＮトランジスタ、２３・・・
ＰＮＰトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極に入力信号が与えられる一方導電型単一
チャンネル電界効果トランジスタの直列及び／または並
列接続の組合せ論理回路の一方のノードがバイポーラト
ランジスタの他方導電型ベースに接続され、他方のノー
ドがバイポーラトランジスタの一方導電型エミッタに接
続され、バイポーラトランジスタの一方導電型コレクタ
から出力を取り出すように構成したことを特徴とする複
合型論理回路。 ２、特許請求の範囲第１項において、一方導電型電界効
果トランジスタはＮ型電界効果トランジスタであり、バ
イポーラトランジスタＮＰＮトランジスタであることを
特徴とする複合型論理回路。 ３、特許請求の範囲第１項において、一方導電型電界効
果トランジスタはＰ型電界効果トランジスタであり、バ
イポーラトランジスタはＰＮＰトランジスタであること
を特徴とする複合型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169862A JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169862A JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231217A true JPS6231217A (ja) | 1987-02-10 |
| JPH0775314B2 JPH0775314B2 (ja) | 1995-08-09 |
Family
ID=15894320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169862A Expired - Fee Related JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775314B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147132A (ja) * | 1983-02-09 | 1984-08-23 | Tsubakimoto Chain Co | 油圧緩衝器 |
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
| JPH02105622A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 論理ゲート回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825820U (ja) * | 1971-08-04 | 1973-03-28 | ||
| JPS4825820A (ja) * | 1971-08-10 | 1973-04-04 | ||
| JPS6021626A (ja) * | 1983-07-18 | 1985-02-04 | Nec Corp | 出力回路 |
-
1985
- 1985-08-02 JP JP60169862A patent/JPH0775314B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825820U (ja) * | 1971-08-04 | 1973-03-28 | ||
| JPS4825820A (ja) * | 1971-08-10 | 1973-04-04 | ||
| JPS6021626A (ja) * | 1983-07-18 | 1985-02-04 | Nec Corp | 出力回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147132A (ja) * | 1983-02-09 | 1984-08-23 | Tsubakimoto Chain Co | 油圧緩衝器 |
| JPS6231217B2 (ja) * | 1983-02-09 | 1987-07-07 | Tsubakimoto Chain Co | |
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
| JP2549141B2 (ja) * | 1987-03-16 | 1996-10-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｂｉｆｅｔ論理回路 |
| JPH02105622A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 論理ゲート回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775314B2 (ja) | 1995-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |