JP2637773B2 - 相補型ｍｏｓ集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MOS論理回路に関し、特に電源過渡電
流による不要幅射を減らした相補型MOS集積回路に関す
る。

〔従来の技術） 相補型MOS（以下MOSという）集積回路は微細化が進み
高速化され、従来のバイポーラ集積回路並の高速動作を
するものもあらわれた。CMOSは一般には低消費電力であ
るが、スイッチング時には電源に過渡電流が流れること
が知られている。この過渡電流のため高速動作時には相
当の電力が消費されるとともに、100mV台の電源電圧降
下を生ずるということもあった。

〔発明が解決しようとする課題〕

第５図は論理回路の例である。同図においてインバー
タ４の入力には入力端子１が接続され、NAND5の入力に
はインバータ４の出力と入力端子２が接続されている。
NAND5の出力は出力端子３に接続されている。

第６図は上記の論理回路を従来のCMOSによって実現し
た回路図である。同図においてインバータ４およびNAND
5の出力には浮遊容量10,15がそれぞれ存在する。たとえ
ば入力１がハイのときトランジスタ８がOFFし、トラン
ジスタ９がONのためインバータ４の出力はローであり、
浮遊容量10は放電されている。次に入力１がローに立ち
下った時には、トランジスタ８がONにトランジスタ９が
OFFになり、インバータ４の出力がハイに立ち上る。し
たがって浮遊容量10に電源端子６からトランジスタ８を
介して急速充電するので、過渡電流が流れる。同様にイ
ンバータ４の出力が立ち下った場合は浮遊容量10の放電
電流がトランジスタ９を介して流れる。さらにNAND回路
５の出力の変化に応じて浮遊容量15の充放電がおこる。

このような過渡電流の集合によって端子6,7に過渡電
流を生じ、それが布線や集積回路の引き出し線の抵抗も
しくは誘導性インダクタンス（以下Ｌと略す）によって
電圧降下を生じ、前述のように100mV台になることもあ
る。通常はこれを防ぐため電源端子6,7間にバイパスコ
ンデンサを挿入する（図示せず）が、引き出し線の抵抗
やＬおよび布線もしくはバイパスコンデンサのＬは打ち
消すことができない。特にデバイスの高速化によりＬの
影響は大きくなっており、集積回路の端子で100mVの電
圧降下を生じ、集積回路内部の電源配線においては数10
0mVの電圧降下となる場合もある。このような大きな高
周波エネルギーは容易に輻射し、TVやラジオに妨害を与
えるばかりでなく集積回路自身が誤動作することがある
という欠点がある。

本発明の目的は過渡電流のピークを低く抑えるような
定電流源を設けることによって、上記の欠点を改善した
相補型MOS集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の相補型MOS集積回路は、相補型MOS論理回路を
有する集積回路において、前記論理回路の正側電源端子
にドレインを接続したＰチャネルMOSトランジスタと、
前記論理回路の負側電源端子にドレインを接続したＮチ
ャネルMOSトランジスタとを有し、前記ＰチャネルMOSト
ランジスタのソースとを有す、前記ＰチャネルMOSトラ
ンジスタのソースを共通に正電源に接続し、前記Ｎチャ
ネルMOSトランジスタのソースを共通に負電源に接続
し、前記各トランジスタのゲートに所定のバイアス電圧
を印加するようにして構成される。

〔実施例〕

第１図は本発明の第一の実施例を示す回路図である。
同図は前述の論理回路（第５図参照）に本発明を適用し
た回路図である。本発明によって追加された素子はＰチ
ャネルトランジスタ16〜18,Nチャンネルトランジスタ20
〜22および抵抗19である。そしてトランジスタ16,20お
よび抵抗19に流れるバイアス電流に比例する電流を、カ
レントミラーを構成するトランジスタ16,17,18およびト
ランジスタ20,21,22によってインバータ４およびNAND5
の各正負電源端子に流そうとしている。

端子１がハイのときトランジスタ８がオフしトランジ
スタ９がオンしており、トランジスタ21は定電流を流そ
うとするがドレイン・ソース間電圧が０のため電流は流
れない。

次に端子１をローにするとトランジスタ９がオフしト
ランジスタ８がオンして、トランジスタ17からトランジ
スタ８を介して定電流で浮遊容量10を充電し、その両端
電圧を電源電圧に近づける。するとトランジスタ17のド
レイン・ソース間電圧が低くなりこのトランジスタが三
極管領域に入り、ドレイン電流は減ってゆく。充電が完
了すると浮遊容量10の両端は電源電圧とひとしくなり、
したがってトランジスタ17のドレイン・ソース間電圧は
０となり電流は流れなくなる。このときトランジスタ９
がオフであるからトランジスタ21も電流は流れない。

端子１が再度ハイになると、今充電された浮遊容量10
の電荷がトランジスタ９を介してトランジスタ21によっ
て定電流放電し、放電が完了すると電流が０となる。こ
のようにして過渡的な電源電流の最大値はトランジスタ
17,21の定電流値でおさえることができる。したがって
従来のような大電流が流れることはない。

また、端子１の入力がゆっくりと立ち上がる場合、途
中で中間電位をとるときはトランジスタ8,9がともにオ
ンするので、従来では正の電源から負の電源へ向って大
電流が流れるが、本発明ではトランジスタ17,21によっ
ておさえられる。このときの電流はトランジスタ17,21
の電流のうち小さい方である。この点からも過渡電流を
おさえることができる。

第２図は本発明の第二の実施例を示す回路図である。
同図は前述の論理回路（第５図参照）にＰチャネルトラ
ンジスタ26によるオープンドレイン出力を端子27に得る
回路を付加している。浮遊容量28に蓄積した電荷を放電
する際に、トランジスタ26がオンしてもトランジスタ25
が定電流のため定電流放電である。なお従来はトランジ
スタ25がないので、トランジスタ26がオンした場合はそ
の抵抗により制限される大きな電流が流れていた。

また、第２図において抵抗23に流れる電流に比例する
電流を、カレントミラー動作でトランジスタ21,22へ流
そうとし、トランジスタ21を介してトランジスタ16、1
7、18、25からなるカレントミラー回路によって定電流
を流そうとしている。前述のように、各段の電流は過渡
電流のピーク値が上記定電流で与えられ、定常時は０で
ある。抵抗23の値を大きくすることで過渡電流を少くで
き、抵抗23の値を小さくすることにより過渡応答（浮遊
容量の充放電時間）を速めることができる。したがって
抵抗23をLSIの外付とすることにより、目的に応じて低
過渡電流にするか、または高速化するか使い分けができ
る。

なお、NAND回路５についてもインバータ４と同様に動
作し同じ効果を発揮できる。

また、たとえば第２図において、トランジスタ26がオ
ンしているときに仮りに出力端子27が負側電源にショー
トされてしまった場合を考えると、トランジスタ25があ
るため前述のカレントミラー動作により、トランジスタ
25と16のサイズ比によって決まる定電流が流れる。一方
従来のようにトランジスタ25がない場合はトランジスタ
26のオン抵抗で決まる大電流が流れてしまう。したがっ
て第２図はいわゆる垂下型電流制限動作を行って、負荷
ショート時の大電流の流下を防止している。

もちろん第１図においても全く同様に負荷ショート時
の電流は、トランジスタ18又はトランジスタ22の流しう
る定電流値に押えられることはあきらかである。

第３図は本発明の第三の実施例である。オペアンプ等
で代表される何らかのアナログ回路32の入力には入力端
子31が接続され、出力にはソースフォロワとして働くＮ
チャネルトランジススタ37が接続されている。Ｎチャネ
ルトランジスタにはバイアス電源39によって定電流動作
を行うＮチャネルトランジスタ40が直列に接続され、そ
の接続点に出力端子38が設けられている。Ｎチャネルト
ランジスタ40はＮチャネルトランジスタ37の直流バイア
スとなっている。従来はＮチャネルトランジスタ37のド
レインは直接電源端子35に接続されており、ソースフォ
ロワ型出力回路として動作させていた。ここで例に出力
端子38が比較的高い電圧になっているときに、負側電源
端子41にショートされた場合、Ｎチャネルトランジスタ
37のゲート・ソース間電圧が大きくなり、トランジスタ
37はオン状態となり、オン抵抗で決まる大電流が流れて
しまう。そこで、本発明によれば抵抗36とＰチャネルト
ランジスタ33,34からなるカレントミラー回路によっ
て、トランジスタ37に流れうる最大電流をトランジスタ
34の定電流値に制限することができる。なお、出力端子
38をショートしないときはトランジスタ34はオン状態で
あるものの、ソースフォロワを構成するトランジスタ37
の電流（ふつうは定電流トランジスタ40の電流と同じ）
が流れるだけであり、0.1V程度のソース・ドレイン間電
圧となり、ソースフォロワは従来とかわらぬ動作をして
いる。

次に第４図に第三の実施例の具体例を示す。第４図は
CMOSオプアンプに本発明を実施したものである。入力3
1,42に接続された差動アンプを構成するＰチャネルトラ
ンジスタ44,45,その出力を受けて能動負荷を構成するＮ
チャネルトランジスタ46,47,その出力を受けてソース接
地として動作するＮチャネルトランジスタ48,その出力
をバイアス用トランジスタ49,50を介して自らの入力と
するプッシュプル出力回路を構成するトランジスタ54,5
5,定電流回路を構成するトランジスタ43,51からなるオ
ペアンプがある。かかるオペアンプの出力電流を制限す
るためにトランジスタ34が電源端子35と出力トランジス
タ55のドレイン間に接続され、同様にトランジスタ53が
接地端子41と、出力トランジスタ54のドレイン間に接続
されている。出力電流を制限する方法はトランジスタ3
4,53がそれぞれカレントミラーとして一定電流以上の電
流を流し得ないということであり、前述の各実施例と同
様の原理である。

なお、本発明の出力回路としては上述した実施例に限
らず、いかなる回路でも正負各電源との間にカレントミ
ラー回路構成をそれぞれ挿入すればよい。

〔発明の効果〕

本発明によれば過渡電流のピーク値をカレントミラー
による定電流源の電流値におさえることができかつ、定
常時は論理部に電流が流れず、きわめて定電流でしかも
過渡電流も少ない論理回路を得ることができ、出力ショ
ート時にも大電流の流下しない回路を提供できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は本発明の
第三の実施例を示す回路図、第４図は第三の実施例を具
体例を示す回路図、第５図は従来例を示す回路図、第６
図は従来例の具体的な回路図である。 1,2,31……入力端子、3,27……出力端子、４……インバ
ータ、５……NAND,6,7……電源端子、16〜18,25,26,33,
34,43〜45,51,54……ＰチャネルMOSトランジスタ、22,2
3,37,40,46〜48,50,55……ＮチャネルMOSトランジス
タ、32……オペアンプ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力端に供給される信号に応じて第１の出
   力信号を第１の出力端に供給する相補型MOS論理回路で
   あって第１及び第２の節点間の電圧により動作すれ第１
   の相補型MOS論理回路と、前記第１の出力端から出力さ
   れる前記第１の出力信号に応じて第２の出力信号を第２
   の出力端に供給する相補型MOS論理回路であって第３及
   び第４の節点間の電圧により動作する第２の相補型MOS
   論理回路と、ソースが第１の電源端子に接続されドレイ
   ンが前記第１の節点に接続された一導電型の第１のMOS
   トランジスタと、ソースが第２の電源端子に接続されド
   レインが前記第２の節点に接続された逆導電型の第２の
   MOSトランジスタと、ソースが前記第１の電源端子に接
   続されドレインが前記第３の節点に接続された前記一導
   電型の第３のMOSトランジスタと、ソースが前記第２の
   電源端子に接続されドレインが前記第４の節点に接続さ
   れた前記逆導電型の第４のMOSトランジスタと、ソース
   が前記第１の電源端子に接続されゲート及びドレインが
   前記第１及び第３のMOSトランジスタのゲートに共通に
   接続された前記一導電型の第５のMOSトランジスタと、
   ソースが前記第２の電源端子に接続されゲート及びドレ
   インが前記第２及び第４のMOSトランジスタのゲートに
   共通に接続された前記逆導電型の第６のMOSトランジス
   タと、前記第５及び第６のトランジスタに電流を流すこ
   とにより第１及び乃至第４のMOSトランジスタに定電流
   が流れるようにする手段とを有することを特徴とする相
   補型MOS集積回路。