JP2000165214A - クロックドコンパレータ - Google Patents
クロックドコンパレータInfo
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- JP2000165214A JP2000165214A JP34085298A JP34085298A JP2000165214A JP 2000165214 A JP2000165214 A JP 2000165214A JP 34085298 A JP34085298 A JP 34085298A JP 34085298 A JP34085298 A JP 34085298A JP 2000165214 A JP2000165214 A JP 2000165214A
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Abstract
(57)【要約】
【課題】高速動作可能で、消費電流を電源電圧に依存さ
せないようにする。 【解決手段】ミラー回路４０と、可変電流源３１と、Ｐ
型ＭＯＳＦＥＴ１５に直列に接続されると共にそのソー
ス端子が接地されているＮ型ＭＯＳＦＥＴ１７と、Ｐ型
ＭＯＳＦＥＴ１５のゲート端子にその一端が接続される
と共にその他端に、入力端子が接続されたスイッチ２６
が接続されるコンデンサＣp と、Ｎ型ＭＯＳＦＥＴ１７
のゲート端子にその一端が接続されると共にその他端に
参照電圧の供給端子が接続されたスイッチ２７が接続さ
れるコンデンサＣn と、ミラー回路４０の出力端子とコ
ンデンサＣn との間に接続されたスイッチ２９と、Ｐ型
ＭＯＳＦＥＴ１５、１６双方のゲート端子間に設けられ
たスイッチ２８とを有する。
せないようにする。 【解決手段】ミラー回路４０と、可変電流源３１と、Ｐ
型ＭＯＳＦＥＴ１５に直列に接続されると共にそのソー
ス端子が接地されているＮ型ＭＯＳＦＥＴ１７と、Ｐ型
ＭＯＳＦＥＴ１５のゲート端子にその一端が接続される
と共にその他端に、入力端子が接続されたスイッチ２６
が接続されるコンデンサＣp と、Ｎ型ＭＯＳＦＥＴ１７
のゲート端子にその一端が接続されると共にその他端に
参照電圧の供給端子が接続されたスイッチ２７が接続さ
れるコンデンサＣn と、ミラー回路４０の出力端子とコ
ンデンサＣn との間に接続されたスイッチ２９と、Ｐ型
ＭＯＳＦＥＴ１５、１６双方のゲート端子間に設けられ
たスイッチ２８とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速Ａ／Ｄ変換器
等に適用して好適なクロックドコンパレータ（チョッパ
型比較器とも称す）の改良に関する。
等に適用して好適なクロックドコンパレータ（チョッパ
型比較器とも称す）の改良に関する。
【０００２】
【従来の技術】図２は、従来のクロックドコンパレータ
の一例の回路構成図である。この回路は、図３に示すよ
うに、相互にハイレベルの期間が重ならないようにした
２つのスイッチ制御信号φ1 、φ2 がスイッチ２０、２
１、２２に供給されると共に、入力端子に入力電圧Ｖin
が入力されることによってコンパレータ動作を行う。
の一例の回路構成図である。この回路は、図３に示すよ
うに、相互にハイレベルの期間が重ならないようにした
２つのスイッチ制御信号φ1 、φ2 がスイッチ２０、２
１、２２に供給されると共に、入力端子に入力電圧Ｖin
が入力されることによってコンパレータ動作を行う。
【０００３】まず、φ1 がハイレベルの時には、スイッ
チ２１、２２がオン（閉状態）になると共に、スイッチ
２０がオフ（開状態）となるため、その等価回路は図４
（ａ）に示すようになる。この時、出力電圧Ｖout は、
Ｐ型ＭＯＳＦＥＴ１０の電流とＮ型ＭＯＳＦＥＴ１１の
電流とがつりあう電位Ｖin1 ’となり、参照電圧をＶ
ref とすれば、コンデンサＣ1 にはＱ＝Ｃ1 ・（Ｖref
−Ｖin1 ’）なる電荷が蓄積される。
チ２１、２２がオン（閉状態）になると共に、スイッチ
２０がオフ（開状態）となるため、その等価回路は図４
（ａ）に示すようになる。この時、出力電圧Ｖout は、
Ｐ型ＭＯＳＦＥＴ１０の電流とＮ型ＭＯＳＦＥＴ１１の
電流とがつりあう電位Ｖin1 ’となり、参照電圧をＶ
ref とすれば、コンデンサＣ1 にはＱ＝Ｃ1 ・（Ｖref
−Ｖin1 ’）なる電荷が蓄積される。
【０００４】次に、φ2 がハイレベルの時には、スイッ
チ２１、２２がオフになると共に、スイッチ２０がオン
となるため、その等価回路は図４（ｂ）に示すようにな
る。この時、電荷Ｑ＝Ｃ1 ・（Ｖref −Ｖin1 ’）はコ
ンデンサＣ1 で保存され、Ｖin＝Ｖref ならば、
Ｖin2 ’＝Ｖin1 ’なのでＶout はそのままであるが、
Ｖ in＞Ｖref ならば電荷Ｑが一定なのでＶin2 ’も上昇
してその結果Ｖout が降下してローレベルになり、Ｖin
＜Ｖref ならば逆にＶout はハイレベルになる動作を行
う。
チ２１、２２がオフになると共に、スイッチ２０がオン
となるため、その等価回路は図４（ｂ）に示すようにな
る。この時、電荷Ｑ＝Ｃ1 ・（Ｖref −Ｖin1 ’）はコ
ンデンサＣ1 で保存され、Ｖin＝Ｖref ならば、
Ｖin2 ’＝Ｖin1 ’なのでＶout はそのままであるが、
Ｖ in＞Ｖref ならば電荷Ｑが一定なのでＶin2 ’も上昇
してその結果Ｖout が降下してローレベルになり、Ｖin
＜Ｖref ならば逆にＶout はハイレベルになる動作を行
う。
【０００５】また、図５に示すものも従来のクロックド
コンパレータの回路構成図である。まず、φ1 がハイレ
ベルの時には、スイッチ２４、２５がオン（閉状態）に
なると共に、スイッチ２３がオフ（開状態）となるた
め、その等価回路は図６（ａ）に示すようになる。この
時、出力電圧Ｖout は、Ｐ型ＭＯＳＦＥＴ１２の電流と
Ｎ型ＭＯＳＦＥＴ１４の電流とがつりあう電位Ｖin1 ’
となり、参照電圧をＶ ref とすれば、コンデンサＣ2 に
はＱ＝Ｃ2 ・（Ｖref −Ｖin1 ’）なる電荷が蓄積され
る。
コンパレータの回路構成図である。まず、φ1 がハイレ
ベルの時には、スイッチ２４、２５がオン（閉状態）に
なると共に、スイッチ２３がオフ（開状態）となるた
め、その等価回路は図６（ａ）に示すようになる。この
時、出力電圧Ｖout は、Ｐ型ＭＯＳＦＥＴ１２の電流と
Ｎ型ＭＯＳＦＥＴ１４の電流とがつりあう電位Ｖin1 ’
となり、参照電圧をＶ ref とすれば、コンデンサＣ2 に
はＱ＝Ｃ2 ・（Ｖref −Ｖin1 ’）なる電荷が蓄積され
る。
【０００６】次に、φ2 がハイレベルの時には、スイッ
チ２４、２５がオフになると共に、スイッチ２３がオン
となるため、その等価回路は図６（ｂ）に示すようにな
る。この時、電荷Ｑ＝Ｃ1 ・（Ｖref −Ｖin1 ’）はコ
ンデンサＣ1 で保存され、Ｖin＝Ｖref ならば、
Ｖin2 ’＝Ｖin1 ’なのでＶout はそのままであるが、
Ｖ in＞Ｖref ならば電荷Ｑが一定なのでＶin2 ’も上昇
してその結果Ｖout が降下してローレベルになり、Ｖin
＜Ｖref ならば逆にＶout はハイレベルになる動作を行
う。
チ２４、２５がオフになると共に、スイッチ２３がオン
となるため、その等価回路は図６（ｂ）に示すようにな
る。この時、電荷Ｑ＝Ｃ1 ・（Ｖref −Ｖin1 ’）はコ
ンデンサＣ1 で保存され、Ｖin＝Ｖref ならば、
Ｖin2 ’＝Ｖin1 ’なのでＶout はそのままであるが、
Ｖ in＞Ｖref ならば電荷Ｑが一定なのでＶin2 ’も上昇
してその結果Ｖout が降下してローレベルになり、Ｖin
＜Ｖref ならば逆にＶout はハイレベルになる動作を行
う。
【０００７】
【発明が解決しようとする課題】ところで、図２に示す
ような従来のクロックドコンパレータにあっては、消費
電流が大きく、しかも消費電流や動作速度が電源電圧に
依存して変化してしまうといった問題があった。
ような従来のクロックドコンパレータにあっては、消費
電流が大きく、しかも消費電流や動作速度が電源電圧に
依存して変化してしまうといった問題があった。
【０００８】また、図５に示すような従来のクロックド
コンパレータにあっては、このような問題はないもの
の、Ｎ型ＭＯＳＦＥＴ１４のみが出力電圧Ｖout の変動
に関与するので、動作速度が遅くなるといった問題があ
った。本発明は、このような従来の課題を解決するため
になされたもので、高速動作可能で、消費電流を電源電
圧に依存させないようにしたクロックドコンパレータを
提供することを課題とする。
コンパレータにあっては、このような問題はないもの
の、Ｎ型ＭＯＳＦＥＴ１４のみが出力電圧Ｖout の変動
に関与するので、動作速度が遅くなるといった問題があ
った。本発明は、このような従来の課題を解決するため
になされたもので、高速動作可能で、消費電流を電源電
圧に依存させないようにしたクロックドコンパレータを
提供することを課題とする。
【０００９】また、本発明は、消費電流を調整可能なク
ロックドコンパレータを提供することも課題とする。
ロックドコンパレータを提供することも課題とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に係る発明は、１対のトランジスタで構成
されたミラー回路と、前記１対のトランジスタの一方に
接続される電流源と、前記１対のトランジスタの他方に
接続される前記１対のトランジスタとは別の型のトラン
ジスタと、入力電圧の入力端子に接続された第１のスイ
ッチおよび参照電圧の供給端子に接続された第２のスイ
ッチを、その一端に接続した容量素子と、前記容量素子
の他端と前記ミラー回路のミラー電流の出力部との間に
接続された第３のスイッチと、を有するクロックドコン
パレータにおいて、前記１対のトランジスタの間に設け
た第４のスイッチと、前記１対のトランジスタのうち前
記別の型のトランジスタに接続されたトランジスタと前
記第１のスイッチとの間に設けた容量素子と、を備えた
ことを特徴とするクロックドコンパレータを提供する。
め、請求項１に係る発明は、１対のトランジスタで構成
されたミラー回路と、前記１対のトランジスタの一方に
接続される電流源と、前記１対のトランジスタの他方に
接続される前記１対のトランジスタとは別の型のトラン
ジスタと、入力電圧の入力端子に接続された第１のスイ
ッチおよび参照電圧の供給端子に接続された第２のスイ
ッチを、その一端に接続した容量素子と、前記容量素子
の他端と前記ミラー回路のミラー電流の出力部との間に
接続された第３のスイッチと、を有するクロックドコン
パレータにおいて、前記１対のトランジスタの間に設け
た第４のスイッチと、前記１対のトランジスタのうち前
記別の型のトランジスタに接続されたトランジスタと前
記第１のスイッチとの間に設けた容量素子と、を備えた
ことを特徴とするクロックドコンパレータを提供する。
【００１１】ここに、第２のスイッチと第３のスイッチ
と第４のスイッチとは同じパターンで開閉動作を行い、
さらに、これらのスイッチが閉状態のときには第１のス
イッチが閉状態とはならず、逆に、第１のスイッチが閉
状態のときにはこれらのスイッチが閉状態とはならない
ように構成される。
と第４のスイッチとは同じパターンで開閉動作を行い、
さらに、これらのスイッチが閉状態のときには第１のス
イッチが閉状態とはならず、逆に、第１のスイッチが閉
状態のときにはこれらのスイッチが閉状態とはならない
ように構成される。
【００１２】第２のスイッチと第３のスイッチと第４の
スイッチがオン状態の時には、ミラー回路の動作によっ
て、１対のトランジスタおよび別の型のトランジスタに
流れる電流が等しくなるように、両容量素子の電圧が定
まりこの両容量素子にはこれらの電圧と参照電圧と夫々
の容量値で定まる電荷が蓄積される。したがって、入力
電圧が参照電圧より大きな場合には、両電荷は一定なの
で両容量素子の電圧が共に上昇し、その結果、ミラー回
路を構成するトランジスタの電流が減少し、これに接続
されるトランジスタの電流が増加するので、出力電圧は
ローレベルになる。
スイッチがオン状態の時には、ミラー回路の動作によっ
て、１対のトランジスタおよび別の型のトランジスタに
流れる電流が等しくなるように、両容量素子の電圧が定
まりこの両容量素子にはこれらの電圧と参照電圧と夫々
の容量値で定まる電荷が蓄積される。したがって、入力
電圧が参照電圧より大きな場合には、両電荷は一定なの
で両容量素子の電圧が共に上昇し、その結果、ミラー回
路を構成するトランジスタの電流が減少し、これに接続
されるトランジスタの電流が増加するので、出力電圧は
ローレベルになる。
【００１３】一方、入力電圧が参照電圧より小さな場合
には、前記両電荷が一定なので両容量素子の電圧が共に
降下し、その結果、ミラー回路を構成するトランジスタ
の電流が増加し、これに接続されるトランジスタの電流
が減少するので、出力電圧はハイレベルになるようにし
て、クロックドコンパレータの動作を行う。そして、ミ
ラー回路を構成するトランジスタの一方、および、これ
に接続されるトランジスタの双方が出力変化に寄与する
ので動作速度が速くなると共に、動作速度や消費電流が
電源電圧に依存しなくなる。
には、前記両電荷が一定なので両容量素子の電圧が共に
降下し、その結果、ミラー回路を構成するトランジスタ
の電流が増加し、これに接続されるトランジスタの電流
が減少するので、出力電圧はハイレベルになるようにし
て、クロックドコンパレータの動作を行う。そして、ミ
ラー回路を構成するトランジスタの一方、および、これ
に接続されるトランジスタの双方が出力変化に寄与する
ので動作速度が速くなると共に、動作速度や消費電流が
電源電圧に依存しなくなる。
【００１４】また、請求項２に係る発明は、請求項１に
記載のクロックドコンパレータにおいて、前記電流源
は、供給電流を調整可能な可変電流源であることを特徴
とするクロックドコンパレータである。
記載のクロックドコンパレータにおいて、前記電流源
は、供給電流を調整可能な可変電流源であることを特徴
とするクロックドコンパレータである。
【００１５】この発明によれば、可変電流源の供給電流
の調整によって、動作に必要な最小電流を回路に流すよ
うにすることができるため、動作速度に対し消費電力が
最適なクロックドコンパレータを実現できる。
の調整によって、動作に必要な最小電流を回路に流すよ
うにすることができるため、動作速度に対し消費電力が
最適なクロックドコンパレータを実現できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態で
あるクロックドコンパレータ回路の回路構成図である。
図１に示すように、このクロックドコンパレータ回路
は、１対のトランジスタであるＰ型ＭＯＳＦＥＴ１５、
１６がミラー接続されてなるミラー回路４０と、Ｐ型Ｍ
ＯＳＦＥＴ１６に直列に接続された可変電流源３１と、
Ｐ型ＭＯＳＦＥＴ１５に直列に接続されると共にそのソ
ース端子が接地されているＮ型ＭＯＳＦＥＴ１７と、Ｐ
型ＭＯＳＦＥＴ１５のゲート端子にその一端が接続され
ると共にその他端に、入力端子が接続されたスイッチ２
６が接続されるコンデンサＣ p と、Ｎ型ＭＯＳＦＥＴ１
７のゲート端子にその一端が接続されると共にその他端
に、参照電圧（Ｖref ）の供給端子が接続されたスイッ
チ２７が接続されるコンデンサＣn と、ミラー回路４０
の出力部とコンデンサＣn との間に接続されたスイッチ
２９と、Ｐ型ＭＯＳＦＥＴ１５、１６の双方のゲート端
子間に設けられたスイッチ２８と、を有して構成され
る。
を参照しつつ説明する。図１は、本発明の実施の形態で
あるクロックドコンパレータ回路の回路構成図である。
図１に示すように、このクロックドコンパレータ回路
は、１対のトランジスタであるＰ型ＭＯＳＦＥＴ１５、
１６がミラー接続されてなるミラー回路４０と、Ｐ型Ｍ
ＯＳＦＥＴ１６に直列に接続された可変電流源３１と、
Ｐ型ＭＯＳＦＥＴ１５に直列に接続されると共にそのソ
ース端子が接地されているＮ型ＭＯＳＦＥＴ１７と、Ｐ
型ＭＯＳＦＥＴ１５のゲート端子にその一端が接続され
ると共にその他端に、入力端子が接続されたスイッチ２
６が接続されるコンデンサＣ p と、Ｎ型ＭＯＳＦＥＴ１
７のゲート端子にその一端が接続されると共にその他端
に、参照電圧（Ｖref ）の供給端子が接続されたスイッ
チ２７が接続されるコンデンサＣn と、ミラー回路４０
の出力部とコンデンサＣn との間に接続されたスイッチ
２９と、Ｐ型ＭＯＳＦＥＴ１５、１６の双方のゲート端
子間に設けられたスイッチ２８と、を有して構成され
る。
【００１７】図３に示すように、相互にハイレベルの期
間が重ならないようにした２つのスイッチ制御信号
φ1 、φ2 がスイッチ２６、２７、２８、２９に供給さ
れ、φ1がハイレベルの時にスイッチ２７、２８、２９
がオン（閉状態）になると共に、φ2 がハイレベルの時
にスイッチ２６がオン（閉状態）になるように構成され
ている。なお、このようなスイッチ制御信号は図示しな
い制御部から供給されるようになっている。また、この
回路は、ＭＯＳＦＥＴ、電源、可変電流源の極性を入れ
替えた構成としても良い。
間が重ならないようにした２つのスイッチ制御信号
φ1 、φ2 がスイッチ２６、２７、２８、２９に供給さ
れ、φ1がハイレベルの時にスイッチ２７、２８、２９
がオン（閉状態）になると共に、φ2 がハイレベルの時
にスイッチ２６がオン（閉状態）になるように構成され
ている。なお、このようなスイッチ制御信号は図示しな
い制御部から供給されるようになっている。また、この
回路は、ＭＯＳＦＥＴ、電源、可変電流源の極性を入れ
替えた構成としても良い。
【００１８】次にこの回路の動作を説明する。可変電流
源３１の供給電流をｉ0 に調整するものとする。まず、
φ1 がハイレベルの時には、スイッチ２７、２８、２９
がオン（閉状態）になると共に、スイッチ２６がオフ
（開状態）となるため、その等価回路は図７（ａ）に示
すようになる。この時、ミラー効果によって、Ｐ型ＭＯ
ＳＦＥＴ１５、１６に同じ電流ｉ0 が流れるように、ゲ
ート電圧Ｖin1p’が定まると共に、同じくＮ型ＭＯＳＦ
ＥＴ１７にも電流ｉ0 が流れるように、ミラー回路４０
の出力部の電圧Ｖin1n’が定まってこれが出力電圧Ｖ
out となる。Ｐ型ＭＯＳＦＥＴ１５、１６のサイズ比を
「１：ａ」として、Ｎ型ＭＯＳＦＥＴ１７に流れる電流
をａ×ｉ0 とすることもできる。
源３１の供給電流をｉ0 に調整するものとする。まず、
φ1 がハイレベルの時には、スイッチ２７、２８、２９
がオン（閉状態）になると共に、スイッチ２６がオフ
（開状態）となるため、その等価回路は図７（ａ）に示
すようになる。この時、ミラー効果によって、Ｐ型ＭＯ
ＳＦＥＴ１５、１６に同じ電流ｉ0 が流れるように、ゲ
ート電圧Ｖin1p’が定まると共に、同じくＮ型ＭＯＳＦ
ＥＴ１７にも電流ｉ0 が流れるように、ミラー回路４０
の出力部の電圧Ｖin1n’が定まってこれが出力電圧Ｖ
out となる。Ｐ型ＭＯＳＦＥＴ１５、１６のサイズ比を
「１：ａ」として、Ｎ型ＭＯＳＦＥＴ１７に流れる電流
をａ×ｉ0 とすることもできる。
【００１９】このとき、参照電圧をＶref とすれば、コ
ンデンサＣp にはＱp ＝Ｃp ・（Ｖ ref −Ｖin1p’）な
る電荷が蓄積されると共に、コンデンサＣn にはＱn ＝
Ｃn・（Ｖref −Ｖin1n’）なる電荷が蓄積される。次
に、φ2 がハイレベルの時には、スイッチ２６がオンに
なると共に、スイッチ２７、２８、２９がオフとなるた
め、その等価回路は図７（ｂ）に示すようになる。
ンデンサＣp にはＱp ＝Ｃp ・（Ｖ ref −Ｖin1p’）な
る電荷が蓄積されると共に、コンデンサＣn にはＱn ＝
Ｃn・（Ｖref −Ｖin1n’）なる電荷が蓄積される。次
に、φ2 がハイレベルの時には、スイッチ２６がオンに
なると共に、スイッチ２７、２８、２９がオフとなるた
め、その等価回路は図７（ｂ）に示すようになる。
【００２０】この時、電荷Ｑp 、Ｑn の夫々は、コンデ
ンサＣp 、コンデンサＣn によって保存され、Ｖin＞Ｖ
ref ならば電荷Ｑp 、Ｑn が一定なのでＶin2n’（Ｐ型
ＭＯＳＦＥＴ１５のゲート電圧）、Ｖin2p’（Ｎ型ＭＯ
ＳＦＥＴ１７のゲート電圧）とも上昇し、その結果、Ｐ
型ＭＯＳＦＥＴ１５の電流が減少し、Ｎ型ＭＯＳＦＥＴ
１７の電流が増加するので、Ｖout が降下してローレベ
ルになる。
ンサＣp 、コンデンサＣn によって保存され、Ｖin＞Ｖ
ref ならば電荷Ｑp 、Ｑn が一定なのでＶin2n’（Ｐ型
ＭＯＳＦＥＴ１５のゲート電圧）、Ｖin2p’（Ｎ型ＭＯ
ＳＦＥＴ１７のゲート電圧）とも上昇し、その結果、Ｐ
型ＭＯＳＦＥＴ１５の電流が減少し、Ｎ型ＭＯＳＦＥＴ
１７の電流が増加するので、Ｖout が降下してローレベ
ルになる。
【００２１】一方、Ｖin＜Ｖref ならば電荷Ｑp 、Ｑn
が一定なのでＶin2n’、Ｖin2p’とも降下し、その結
果、Ｐ型ＭＯＳＦＥＴ１５の電流が増加し、Ｎ型ＭＯＳ
ＦＥＴ１７の電流が減少するので、Ｖout が上昇してハ
イレベルになる。このようにして、クロックドコンパレ
ータの動作が行われるが、この実施の形態では、Ｐ型Ｍ
ＯＳＦＥＴ１５およびＮ型ＭＯＳＦＥＴ１７の双方がＶ
out 変動に寄与するため動速度が速くなる。
が一定なのでＶin2n’、Ｖin2p’とも降下し、その結
果、Ｐ型ＭＯＳＦＥＴ１５の電流が増加し、Ｎ型ＭＯＳ
ＦＥＴ１７の電流が減少するので、Ｖout が上昇してハ
イレベルになる。このようにして、クロックドコンパレ
ータの動作が行われるが、この実施の形態では、Ｐ型Ｍ
ＯＳＦＥＴ１５およびＮ型ＭＯＳＦＥＴ１７の双方がＶ
out 変動に寄与するため動速度が速くなる。
【００２２】また、φ1 がハイレベルの時には可変電流
源３１の供給電流ｉ0 で消費電流が決まり、φ2 がハイ
レベルの時には電流が最大となるのはＶin＝Ｖref の時
で、φ1 がハイレベルの時の消費電流と同じである。こ
れは、可変電流源３１によって決まり電源電圧の変動に
よって変化しない。さらに、この電流を可変電流源３１
の供給電流ｉ0 を調整することによって要求される動作
速度を実現するのに必要かつ最小限の値に設定すれば、
消費電力を最適化することが可能となる。
源３１の供給電流ｉ0 で消費電流が決まり、φ2 がハイ
レベルの時には電流が最大となるのはＶin＝Ｖref の時
で、φ1 がハイレベルの時の消費電流と同じである。こ
れは、可変電流源３１によって決まり電源電圧の変動に
よって変化しない。さらに、この電流を可変電流源３１
の供給電流ｉ0 を調整することによって要求される動作
速度を実現するのに必要かつ最小限の値に設定すれば、
消費電力を最適化することが可能となる。
【００２３】この回路の応用例としては、例えばＡ／Ｄ
変換器の入力部における、入力値の量子化をするための
ものなどが挙げられるが、その応用例はこれに留まらな
いことは言うまでもない。
変換器の入力部における、入力値の量子化をするための
ものなどが挙げられるが、その応用例はこれに留まらな
いことは言うまでもない。
【００２４】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、高速動作可能で、消費電流を電源電圧に依
存させないようにしたクロックドコンパレータを実現す
ることが可能になるという効果が得られる。
明によれば、高速動作可能で、消費電流を電源電圧に依
存させないようにしたクロックドコンパレータを実現す
ることが可能になるという効果が得られる。
【００２５】また、請求項２に係る発明によれば、消費
電流を最適化することが可能になるという効果が得られ
る。
電流を最適化することが可能になるという効果が得られ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態であるクロックドコンパレ
ータ回路の回路構成図である。
ータ回路の回路構成図である。
【図２】従来のクロックドコンパレータ回路の回路構成
図である。
図である。
【図３】スイッチ制御信号のタイミングチャートの説明
図である。
図である。
【図４】図２に示す従来のクロックドコンパレータ回路
の等価回路図である。
の等価回路図である。
【図５】スイッチ制御信号のタイミングチャートの説明
図である。
図である。
【図６】図５に示す従来のクロックドコンパレータ回路
の等価回路図である。
の等価回路図である。
【図７】本発明の実施の形態であるクロックドコンパレ
ータ回路の等価回路図である。
ータ回路の等価回路図である。
１５ Ｐ型ＭＯＳＦＥＴ １６ Ｐ型ＭＯＳＦＥＴ １７ Ｎ型ＭＯＳＦＥＴ ２６ スイッチ ２７ スイッチ ２８ スイッチ ２９ スイッチ ３１ 可変電流源 ４０ ミラー回路 Ｃp コンデンサ Ｃn コンデンサ
Claims (2)
- 【請求項１】 １対のトランジスタで構成されたミラー
回路と、 前記１対のトランジスタの一方に接続される電流源と、 前記１対のトランジスタの他方に接続される前記１対の
トランジスタとは別の型のトランジスタと、 入力電圧の入力端子に接続された第１のスイッチおよび
参照電圧の供給端子に接続された第２のスイッチを、そ
の一端に接続した容量素子と、 前記容量素子の他端と前記ミラー回路のミラー電流の出
力部との間に接続された第３のスイッチと、を有するク
ロックドコンパレータにおいて、 前記１対のトランジスタの間に設けた第４のスイッチ
と、 前記１対のトランジスタのうち前記別の型のトランジス
タに接続されたトランジスタと前記第１のスイッチとの
間に設けた容量素子と、を備えたことを特徴とするクロ
ックドコンパレータ。 - 【請求項２】 請求項１に記載のクロックドコンパレー
タにおいて、 前記電流源は、供給電流を調整可能な可変電流源である
ことを特徴とするクロックドコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34085298A JP2000165214A (ja) | 1998-11-30 | 1998-11-30 | クロックドコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34085298A JP2000165214A (ja) | 1998-11-30 | 1998-11-30 | クロックドコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000165214A true JP2000165214A (ja) | 2000-06-16 |
Family
ID=18340911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34085298A Withdrawn JP2000165214A (ja) | 1998-11-30 | 1998-11-30 | クロックドコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000165214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005015740A1 (en) * | 2003-08-04 | 2005-02-17 | Seiko Epson Corporation | Differential circuits |
| US7907006B2 (en) | 2008-06-10 | 2011-03-15 | Kabushiki Kaisha Toshiba | Demodulator |
| JP2020167527A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
-
1998
- 1998-11-30 JP JP34085298A patent/JP2000165214A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005015740A1 (en) * | 2003-08-04 | 2005-02-17 | Seiko Epson Corporation | Differential circuits |
| US7907006B2 (en) | 2008-06-10 | 2011-03-15 | Kabushiki Kaisha Toshiba | Demodulator |
| JP2020167527A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
| JP7474566B2 (ja) | 2019-03-29 | 2024-04-25 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
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| A300 | Withdrawal of application because of no request for examination |
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