JP2845192B2 - 差動スイッチング回路 - Google Patents
差動スイッチング回路Info
- Publication number
- JP2845192B2 JP2845192B2 JP4140096A JP4140096A JP2845192B2 JP 2845192 B2 JP2845192 B2 JP 2845192B2 JP 4140096 A JP4140096 A JP 4140096A JP 4140096 A JP4140096 A JP 4140096A JP 2845192 B2 JP2845192 B2 JP 2845192B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pmos
- nmos
- switching circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は差動スイッチング回
路に関し、特に電流出力型のＤ／Ａコンバータ等に用い
る差動スイッチング回路に関する。
路に関し、特に電流出力型のＤ／Ａコンバータ等に用い
る差動スイッチング回路に関する。
【０００２】
【従来の技術】従来のかかる差動スイッチング回路は、
例えばＤ／Ａコンバータの電流源セルに組込まれて用い
られる。
例えばＤ／Ａコンバータの電流源セルに組込まれて用い
られる。
【０００３】図５は従来の一例を示す差動スイッチング
回路図である。図５に示すように、この差動スイッチン
グ回路は、定電流ＰチャネルＭＯＳトランジスタＰ１を
備え、そのゲートにバイアス電圧Ｖを供給される定電流
源回路１と、この定電流源回路１に接続される一対のＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）
Ｐ２，Ｐ３からなる電流スイッチ２と、出力抵抗Ｒ１と
を有し、これらＰＭＯＳＰ２，Ｐ３のゲートに入力端子
ＤＩからインバータＩ１を介し、また直接制御すること
により、出力端子ＤＯからハイ，ロウの電圧を取り出す
構成である。なお、Ａ点からＤ点は、各ノードを表わ
す。
回路図である。図５に示すように、この差動スイッチン
グ回路は、定電流ＰチャネルＭＯＳトランジスタＰ１を
備え、そのゲートにバイアス電圧Ｖを供給される定電流
源回路１と、この定電流源回路１に接続される一対のＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）
Ｐ２，Ｐ３からなる電流スイッチ２と、出力抵抗Ｒ１と
を有し、これらＰＭＯＳＰ２，Ｐ３のゲートに入力端子
ＤＩからインバータＩ１を介し、また直接制御すること
により、出力端子ＤＯからハイ，ロウの電圧を取り出す
構成である。なお、Ａ点からＤ点は、各ノードを表わ
す。
【０００４】この電流スイッチ２を形成するＰＭＯＳＰ
２，Ｐ３は相補的なディジタル信号を供給し、オン／オ
フすることにより、出力端子ＤＯの電圧を制御してい
る。したがって、ＰＭＯＳＰ２，Ｐ３のいずれかに電流
が流れる回路を構成することになる。
２，Ｐ３は相補的なディジタル信号を供給し、オン／オ
フすることにより、出力端子ＤＯの電圧を制御してい
る。したがって、ＰＭＯＳＰ２，Ｐ３のいずれかに電流
が流れる回路を構成することになる。
【０００５】この差動スイッチング回路は、各電流セル
ごとに対応して設けられており、Ｄ／Ａコンバータとし
ては、複数個配置された定電流源の各々を制御すること
により、所望のアナログ出力をコントロールすることが
できる。
ごとに対応して設けられており、Ｄ／Ａコンバータとし
ては、複数個配置された定電流源の各々を制御すること
により、所望のアナログ出力をコントロールすることが
できる。
【０００６】図６は図５に示す電流スイッチのノードＢ
における電圧変化を説明するタイミング図である。図６
に示すように、電流スイッチ２のＰＭＯＳＰ２，Ｐ３が
切り換わるとき、両トランジスタが共にオフ気味となる
タイミングが存在している。すなわち、入力端子ＤＩよ
り入力信号が供給されると、ノードＣ，Ｄの電圧はそれ
ぞれＶＣ，ＶＤのように変化するが、時刻４ｎｓ付近に
おいて、ノードＢの電圧ＶＢが他の切り換わり時刻（０
ｎｓ，８ｎｓ）のＶＢ電圧よりも約０．８Ｖ高くなるこ
とがある。これは、ＰＭＯＳＰ２，Ｐ３が共にオフとな
るタイミングであり、この電圧変化がＰＭＯＳＰ１の寄
生容量を介してノードＡの一定バイアス電圧ＶＡにノイ
ズとして重畳されてしまう。
における電圧変化を説明するタイミング図である。図６
に示すように、電流スイッチ２のＰＭＯＳＰ２，Ｐ３が
切り換わるとき、両トランジスタが共にオフ気味となる
タイミングが存在している。すなわち、入力端子ＤＩよ
り入力信号が供給されると、ノードＣ，Ｄの電圧はそれ
ぞれＶＣ，ＶＤのように変化するが、時刻４ｎｓ付近に
おいて、ノードＢの電圧ＶＢが他の切り換わり時刻（０
ｎｓ，８ｎｓ）のＶＢ電圧よりも約０．８Ｖ高くなるこ
とがある。これは、ＰＭＯＳＰ２，Ｐ３が共にオフとな
るタイミングであり、この電圧変化がＰＭＯＳＰ１の寄
生容量を介してノードＡの一定バイアス電圧ＶＡにノイ
ズとして重畳されてしまう。
【０００７】かかる一定バイアス電圧ＶＡにノイズが重
畳されると、そのバイアス電圧が与えられている複数個
の定電流源トランジスタ全てに影響を与えてしまい、Ｄ
／Ａ変換出力にもノイズが出力されてしまう。このよう
な事態は、インバータＩ１の遅延時間により、電流スイ
ッチ２の制御がＰＭＯＳＰ３，ＰＭＯＳＰ２の順に行わ
れる方式、要するに切り換え順序固定方式のために生ず
るものである。
畳されると、そのバイアス電圧が与えられている複数個
の定電流源トランジスタ全てに影響を与えてしまい、Ｄ
／Ａ変換出力にもノイズが出力されてしまう。このよう
な事態は、インバータＩ１の遅延時間により、電流スイ
ッチ２の制御がＰＭＯＳＰ３，ＰＭＯＳＰ２の順に行わ
れる方式、要するに切り換え順序固定方式のために生ず
るものである。
【０００８】図７は従来の他の例を示す差動スイッチン
グ回路図である。図７に示すように、この差動スイッチ
ング回路は、上述した出力ノイズを低減するために、図
５の回路を改良したものであり、例えば特開平５−３０
８２８８号公報のディジタル／アナログ変換器等に開示
されている。この回路は、前述した定電流源回路１，電
流スイッチ２の他に、スイッチ制御部３ａを設けてお
り、その構成はＰＭＯＳＰ５およびＰ７と、ＮＭＯＳＮ
１およびＮ２とによって形成される。
グ回路図である。図７に示すように、この差動スイッチ
ング回路は、上述した出力ノイズを低減するために、図
５の回路を改良したものであり、例えば特開平５−３０
８２８８号公報のディジタル／アナログ変換器等に開示
されている。この回路は、前述した定電流源回路１，電
流スイッチ２の他に、スイッチ制御部３ａを設けてお
り、その構成はＰＭＯＳＰ５およびＰ７と、ＮＭＯＳＮ
１およびＮ２とによって形成される。
【０００９】かかるスイッチ制御部３ａを設けたのは、
図５の回路で反転信号を形成するためにインバータＩ１
を設けていたのを止めること、すなわち、ゲート遅延に
よるＰＭＯＳＰ３，ＰＭＯＳＰ２の順の動作タイムラグ
によって発生していたノイズを無くすため、正転信号
（ＤＩ）および反転信号（ＤＩ反転）のタイムラグを無
くす構成とすることにある。かかるタイムラグを無くす
ことにより、切り換わる時間が短かくなり、ノイズを削
減することができる。
図５の回路で反転信号を形成するためにインバータＩ１
を設けていたのを止めること、すなわち、ゲート遅延に
よるＰＭＯＳＰ３，ＰＭＯＳＰ２の順の動作タイムラグ
によって発生していたノイズを無くすため、正転信号
（ＤＩ）および反転信号（ＤＩ反転）のタイムラグを無
くす構成とすることにある。かかるタイムラグを無くす
ことにより、切り換わる時間が短かくなり、ノイズを削
減することができる。
【００１０】図８（ａ），（ｂ）はそれぞれ図７に示す
電流スイッチのノードＢにおける電圧変化を説明するタ
イミング図およびノードＡの電圧特性図である。図８
（ａ）に示すように、図７の差動スイッチング回路で
は、電流スイッチ２のＰＭＯＳＰ３，Ｐ２が完全には両
方ともオフにはならないものの、オフ気味の状態によっ
てやはりノードＢの電圧ＶＢが最大で約０．６Ｖ持ち上
げられる。そのために、図８（ｂ）に示すように、ノー
ドＡの電圧ＶＡは約０．３６ｍＶ持ち上げられてしま
う。この電圧の変化は、図７のスイッチ制御部３ａにお
けるＰＭＯＳＰ５，Ｐ７の動作を制御するにあたり、こ
れら両トランジスタに対する立ち上がり遅延制御をしづ
らいことによっている。
電流スイッチのノードＢにおける電圧変化を説明するタ
イミング図およびノードＡの電圧特性図である。図８
（ａ）に示すように、図７の差動スイッチング回路で
は、電流スイッチ２のＰＭＯＳＰ３，Ｐ２が完全には両
方ともオフにはならないものの、オフ気味の状態によっ
てやはりノードＢの電圧ＶＢが最大で約０．６Ｖ持ち上
げられる。そのために、図８（ｂ）に示すように、ノー
ドＡの電圧ＶＡは約０．３６ｍＶ持ち上げられてしま
う。この電圧の変化は、図７のスイッチ制御部３ａにお
けるＰＭＯＳＰ５，Ｐ７の動作を制御するにあたり、こ
れら両トランジスタに対する立ち上がり遅延制御をしづ
らいことによっている。
【００１１】
【発明が解決しようとする課題】上述した従来の差動ス
イッチング回路、特に図５に示した前者の差動スイッチ
ング回路は、スイッチトランジスタの切り換わりにおい
て、ノイズを発生するという欠点がある。
イッチング回路、特に図５に示した前者の差動スイッチ
ング回路は、スイッチトランジスタの切り換わりにおい
て、ノイズを発生するという欠点がある。
【００１２】また、図７に示した後者の差動スイッチン
グ回路は、電流スイッチを形成するトランジスタ（Ｐ
２，Ｐ３）を共にオフとならないように、タイミングを
制御することにより、或る程度のノイズを低減すること
ができる。しかし、両トランジスタの切り換わりタイミ
ングをより良くするために、ＮＭＯＳとＰＭＯＳとのサ
イズバランスを、ＮＭＯＳ優位なものにしなければなら
ない。そのために、スイッチ制御部の面積が大きくな
り、ひいては使用消費電力を増大させるという欠点があ
る。
グ回路は、電流スイッチを形成するトランジスタ（Ｐ
２，Ｐ３）を共にオフとならないように、タイミングを
制御することにより、或る程度のノイズを低減すること
ができる。しかし、両トランジスタの切り換わりタイミ
ングをより良くするために、ＮＭＯＳとＰＭＯＳとのサ
イズバランスを、ＮＭＯＳ優位なものにしなければなら
ない。そのために、スイッチ制御部の面積が大きくな
り、ひいては使用消費電力を増大させるという欠点があ
る。
【００１３】本発明の目的は、かかる定電流源へのノイ
ズの飛び込みを減らすとともに、スイッチ制御部の面積
を小さく且つ消費電力も少なくすることのできる差動ス
イッチング回路を提供することにある。
ズの飛び込みを減らすとともに、スイッチ制御部の面積
を小さく且つ消費電力も少なくすることのできる差動ス
イッチング回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の差動スイッチン
グ回路は、ゲートに一定電圧を供給される定電流ＭＯＳ
トランジスタを備えた定電流源回路と、一対のＭＯＳト
ランジスタからなり、前記定電流源回路に接続される電
流スイッチと、出力端子に接続される出力抵抗と、入力
端子に接続され、前記電流スイッチの前記一対のＭＯＳ
トランジスタを制御するためのスイッチ制御部とを備え
た差動スイッチング回路において、前記スイッチ制御部
は、前記入力端子からの信号をそれぞれゲートに供給
し、電源とＧＮＤ間に接続した第１のＰＭＯＳトランジ
スタおよび第１のＮＭＯＳトランジスタと、前記第１の
ＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトラン
ジスタ間に接続した第２のＰＭＯＳトランジスタと、前
記入力端子からの信号をインバータを介してそれぞれゲ
ートに供給し、前記電源と前記ＧＮＤ間に接続した第３
のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジ
スタと、前記第３のＰＭＯＳトランジスタおよび前記第
２のＮＭＯＳトランジスタ間に接続した第４のＰＭＯＳ
トランジスタとを有し、前記第２のＰＭＯＳトランジス
タおよび前記第１のＮＭＯＳトランジスタの接続点を前
記第４のＰＭＯＳトランジスタおよび前記電流スイッチ
の一方のＭＯＳトランジスタのそれぞれのゲートに接続
し且つ前記第４のＰＭＯＳトランジスタおよび前記第２
のＮＭＯＳトランジスタの接続点を前記第２のＰＭＯＳ
トランジスタおよび前記電流スイッチの他方のＭＯＳト
ランジスタのそれぞれのゲートに接続して構成される。
グ回路は、ゲートに一定電圧を供給される定電流ＭＯＳ
トランジスタを備えた定電流源回路と、一対のＭＯＳト
ランジスタからなり、前記定電流源回路に接続される電
流スイッチと、出力端子に接続される出力抵抗と、入力
端子に接続され、前記電流スイッチの前記一対のＭＯＳ
トランジスタを制御するためのスイッチ制御部とを備え
た差動スイッチング回路において、前記スイッチ制御部
は、前記入力端子からの信号をそれぞれゲートに供給
し、電源とＧＮＤ間に接続した第１のＰＭＯＳトランジ
スタおよび第１のＮＭＯＳトランジスタと、前記第１の
ＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトラン
ジスタ間に接続した第２のＰＭＯＳトランジスタと、前
記入力端子からの信号をインバータを介してそれぞれゲ
ートに供給し、前記電源と前記ＧＮＤ間に接続した第３
のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジ
スタと、前記第３のＰＭＯＳトランジスタおよび前記第
２のＮＭＯＳトランジスタ間に接続した第４のＰＭＯＳ
トランジスタとを有し、前記第２のＰＭＯＳトランジス
タおよび前記第１のＮＭＯＳトランジスタの接続点を前
記第４のＰＭＯＳトランジスタおよび前記電流スイッチ
の一方のＭＯＳトランジスタのそれぞれのゲートに接続
し且つ前記第４のＰＭＯＳトランジスタおよび前記第２
のＮＭＯＳトランジスタの接続点を前記第２のＰＭＯＳ
トランジスタおよび前記電流スイッチの他方のＭＯＳト
ランジスタのそれぞれのゲートに接続して構成される。
【００１５】また、本発明の差動スイッチング回路は、
前記電源および前記ＧＮＤ間に接続した前記第１および
前記第２のＰＭＯＳトランジスタの接続位置を入れ換え
且つ前記第３および前記第４のＰＭＯＳトランジスタの
接続位置を入れ換えて構成することもできる。
前記電源および前記ＧＮＤ間に接続した前記第１および
前記第２のＰＭＯＳトランジスタの接続位置を入れ換え
且つ前記第３および前記第４のＰＭＯＳトランジスタの
接続位置を入れ換えて構成することもできる。
【００１６】さらに、本発明の差動スイッチング回路
は、ゲートに一定電圧を供給される定電流ＭＯＳトラン
ジスタを備えた定電流源回路と、一対のＭＯＳトランジ
スタからなり、前記定電流源回路に接続される電流スイ
ッチと、出力端子に接続される出力抵抗と、入力端子に
接続され、前記電流スイッチの前記一対のＭＯＳトラン
ジスタを制御するためのスイッチ制御部とを備えた差動
スイッチング回路において、前記スイッチ制御部は、前
記入力端子からの信号をそれぞれゲートに供給し、電源
とＧＮＤ間に接続した第１のＰＭＯＳトランジスタおよ
び第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳ
トランジスタおよび前記第１のＮＭＯＳトランジスタ間
に接続した第２のＮＭＯＳトランジスタと、前記入力端
子からの信号をインバータを介してそれぞれゲートに供
給し、前記電源と前記ＧＮＤ間に接続した第２のＰＭＯ
Ｓトランジスタおよび第３のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタおよび前記第３のＮＭ
ＯＳトランジスタ間に接続した第４のＮＭＯＳトランジ
スタとを有し、前記第１のＰＭＯＳトランジスタおよび
前記第２のＮＭＯＳトランジスタの接続点を前記第４の
ＮＭＯＳトランジスタおよび前記電流スイッチの一方の
ＭＯＳトランジスタのそれぞれのゲートに接続し且つ前
記第２のＰＭＯＳトランジスタおよび前記第４のＮＭＯ
Ｓトランジスタの接続点を前記第２のＮＭＯＳトランジ
スタおよび前記電流スイッチの他方のＭＯＳトランジス
タのそれぞれのゲートに接続して構成される。
は、ゲートに一定電圧を供給される定電流ＭＯＳトラン
ジスタを備えた定電流源回路と、一対のＭＯＳトランジ
スタからなり、前記定電流源回路に接続される電流スイ
ッチと、出力端子に接続される出力抵抗と、入力端子に
接続され、前記電流スイッチの前記一対のＭＯＳトラン
ジスタを制御するためのスイッチ制御部とを備えた差動
スイッチング回路において、前記スイッチ制御部は、前
記入力端子からの信号をそれぞれゲートに供給し、電源
とＧＮＤ間に接続した第１のＰＭＯＳトランジスタおよ
び第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳ
トランジスタおよび前記第１のＮＭＯＳトランジスタ間
に接続した第２のＮＭＯＳトランジスタと、前記入力端
子からの信号をインバータを介してそれぞれゲートに供
給し、前記電源と前記ＧＮＤ間に接続した第２のＰＭＯ
Ｓトランジスタおよび第３のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタおよび前記第３のＮＭ
ＯＳトランジスタ間に接続した第４のＮＭＯＳトランジ
スタとを有し、前記第１のＰＭＯＳトランジスタおよび
前記第２のＮＭＯＳトランジスタの接続点を前記第４の
ＮＭＯＳトランジスタおよび前記電流スイッチの一方の
ＭＯＳトランジスタのそれぞれのゲートに接続し且つ前
記第２のＰＭＯＳトランジスタおよび前記第４のＮＭＯ
Ｓトランジスタの接続点を前記第２のＮＭＯＳトランジ
スタおよび前記電流スイッチの他方のＭＯＳトランジス
タのそれぞれのゲートに接続して構成される。
【００１７】さらに、本発明の差動スイッチング回路
は、前記電源および前記ＧＮＤ間に接続した前記第１お
よび前記第２のＮＭＯＳトランジスタの接続位置を入れ
換え且つ前記第３および前記第４のＮＭＯＳトランジス
タの接続位置を入れ換えて構成することもできる。
は、前記電源および前記ＧＮＤ間に接続した前記第１お
よび前記第２のＮＭＯＳトランジスタの接続位置を入れ
換え且つ前記第３および前記第４のＮＭＯＳトランジス
タの接続位置を入れ換えて構成することもできる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一つの実施
の形態を示す差動スイッチング回路図である。図１に示
すように、本実施の形態の差動スイッチング回路は、電
流セルマトリクス方式のＤ／Ａコンバータの電流源セル
に適用したものであり、その構成はゲートに一定電圧Ｖ
を供給される定電流ＰＭＯＳＰ１を備えた定電流源回路
１と、一対のＰＭＯＳＰ２，Ｐ３からなる電流スイッチ
２と、出力抵抗Ｒ１および電流スイッチ２のＰＭＯＳＰ
２，Ｐ３を制御するスイッチ制御部３とを有する。
て図面を参照して説明する。図１は本発明の一つの実施
の形態を示す差動スイッチング回路図である。図１に示
すように、本実施の形態の差動スイッチング回路は、電
流セルマトリクス方式のＤ／Ａコンバータの電流源セル
に適用したものであり、その構成はゲートに一定電圧Ｖ
を供給される定電流ＰＭＯＳＰ１を備えた定電流源回路
１と、一対のＰＭＯＳＰ２，Ｐ３からなる電流スイッチ
２と、出力抵抗Ｒ１および電流スイッチ２のＰＭＯＳＰ
２，Ｐ３を制御するスイッチ制御部３とを有する。
【００１９】本実施の形態における定電流ＰＭＯＳＰ１
は、ソースを電源ＶＤＤに且つドレインを電流スイッチ
ＰＭＯＳＰ２，Ｐ３のソースに接続し、ゲートをバイア
ス端子Ｖに接続することにより、常時所定の電流を供給
する定電流源となっている。また、電流スイッチ２を形
成するＰＭＯＳＰ２，Ｐ３は、それらのゲートに印加さ
れる制御信号によってオン，オフされ、定電流源ＰＭＯ
ＳＰ１からの電流を出力端子ＤＯへ供給したり、ＧＮＤ
へ流したりする。
は、ソースを電源ＶＤＤに且つドレインを電流スイッチ
ＰＭＯＳＰ２，Ｐ３のソースに接続し、ゲートをバイア
ス端子Ｖに接続することにより、常時所定の電流を供給
する定電流源となっている。また、電流スイッチ２を形
成するＰＭＯＳＰ２，Ｐ３は、それらのゲートに印加さ
れる制御信号によってオン，オフされ、定電流源ＰＭＯ
ＳＰ１からの電流を出力端子ＤＯへ供給したり、ＧＮＤ
へ流したりする。
【００２０】さらに、スイッチ制御部３は、入力端子Ｄ
Ｉからの信号をそれぞれゲートに供給され且つ電源ＶＤ
ＤとＧＮＤ間に接続してＣＭＯＳインバータ機能を果た
すＰＭＯＳＰ４およびＮＭＯＳＮ１と、これらＰＭＯＳ
Ｐ４およびＮＭＯＳＮ１間に接続され、遅延回路機能を
果たすＰＭＯＳＰ５と、同様に入力端子ＤＩからの信号
をインバータＩ１を介してそれぞれゲートに供給され且
つ電源ＶＤＤとＧＮＤ間に接続してＣＭＯＳインバータ
機能を果たすＰＭＯＳＰ６およびＮＭＯＳＮ２と、これ
らＰＭＯＳＰ６およびＮＭＯＳＮ２間に接続され、遅延
回路機能を果たすＰＭＯＳＰ７とを有している。
Ｉからの信号をそれぞれゲートに供給され且つ電源ＶＤ
ＤとＧＮＤ間に接続してＣＭＯＳインバータ機能を果た
すＰＭＯＳＰ４およびＮＭＯＳＮ１と、これらＰＭＯＳ
Ｐ４およびＮＭＯＳＮ１間に接続され、遅延回路機能を
果たすＰＭＯＳＰ５と、同様に入力端子ＤＩからの信号
をインバータＩ１を介してそれぞれゲートに供給され且
つ電源ＶＤＤとＧＮＤ間に接続してＣＭＯＳインバータ
機能を果たすＰＭＯＳＰ６およびＮＭＯＳＮ２と、これ
らＰＭＯＳＰ６およびＮＭＯＳＮ２間に接続され、遅延
回路機能を果たすＰＭＯＳＰ７とを有している。
【００２１】すなわち、このスイッチ制御部３は、入力
端子ＤＩと入力信号を反転させるインバータＩ１を持
ち、入力端子ＤＩをＰＭＯＳＰ４のゲートおよびＮＭＯ
ＳＮ１のゲートに接続する。また、インバータＩ１の出
力をＰＭＯＳＰ６のゲートおよびＮＭＯＳＮ２のゲート
に接続し、ＰＭＯＳＰ５のソースをＰＭＯＳＰ４のドレ
インに、ＰＭＯＳＰ５のドレインをＮＭＯＳＮ１のドレ
インにそれぞる接続する。同様に、ＰＭＯＳＰ７のソー
スをＰＭＯＳＰ６のドレインに、ＰＭＯＳＰ７のドレイ
ンをＮＭＯＳＮ２のドレインにそれぞれ接続する。しか
も、電流スイッチ２の一対のＰＭＯＳＰ２，Ｐ３うち、
Ｐ２のゲートをＮ１のドレインおよびＰ７のゲートに接
続するとともに、Ｐ３のゲートをＮ２のドレインおよび
Ｐ５のゲートに接続して構成される。
端子ＤＩと入力信号を反転させるインバータＩ１を持
ち、入力端子ＤＩをＰＭＯＳＰ４のゲートおよびＮＭＯ
ＳＮ１のゲートに接続する。また、インバータＩ１の出
力をＰＭＯＳＰ６のゲートおよびＮＭＯＳＮ２のゲート
に接続し、ＰＭＯＳＰ５のソースをＰＭＯＳＰ４のドレ
インに、ＰＭＯＳＰ５のドレインをＮＭＯＳＮ１のドレ
インにそれぞる接続する。同様に、ＰＭＯＳＰ７のソー
スをＰＭＯＳＰ６のドレインに、ＰＭＯＳＰ７のドレイ
ンをＮＭＯＳＮ２のドレインにそれぞれ接続する。しか
も、電流スイッチ２の一対のＰＭＯＳＰ２，Ｐ３うち、
Ｐ２のゲートをＮ１のドレインおよびＰ７のゲートに接
続するとともに、Ｐ３のゲートをＮ２のドレインおよび
Ｐ５のゲートに接続して構成される。
【００２２】かかる構成の差動スイッチング回路におい
て、入力端子ＤＩからの信号が入ると、ＰＭＯＳＰ２，
Ｐ３のゲートであるノードＣ，Ｄの電圧ＶＣ，ＶＤは、
ＮＭＯＳＮ１およびＮＭＯＳＮ２がすぐに応答し、ＰＭ
ＯＳＰ４およびＰＭＯＳＰ６もすぐに応答しようとす
る。しかし、ＰＭＯＳＰ４，Ｐ６はノードＣ，Ｄの電圧
ＶＣ，ＶＤによって応答するＰＭＯＳＰ５およびＰＭＯ
ＳＰ７が接続されているため、スイッチ制御部３の出力
ノードＣ，ＤにまでＰチャネルトランジスタ側からの″
ハイ″レベルの応答はすぐにはとどかない。このため、
出力ノードＣ，Ｄは相対的にロウにはすぐなるが、ハイ
になるためには、必ず他方がロウでないとハイになりに
くい。要するに、必ず他方がロウでないと、遅延素子と
してのＰＭＯＳＰ５，Ｐ７がオンしないため、ハイにな
りにくくしており、それによって電流スイッチとしての
ＰＭＯＳＰ２，Ｐ３の双方が同時にはオフにならないよ
うに構成するためである。その上、ＰＭＯＳＰ４，Ｐ６
は、抵抗としての機能も果たし、ノードＣ，Ｄにおける
電圧の立ち上がりタイミングを遅延させる働きをしてい
る。
て、入力端子ＤＩからの信号が入ると、ＰＭＯＳＰ２，
Ｐ３のゲートであるノードＣ，Ｄの電圧ＶＣ，ＶＤは、
ＮＭＯＳＮ１およびＮＭＯＳＮ２がすぐに応答し、ＰＭ
ＯＳＰ４およびＰＭＯＳＰ６もすぐに応答しようとす
る。しかし、ＰＭＯＳＰ４，Ｐ６はノードＣ，Ｄの電圧
ＶＣ，ＶＤによって応答するＰＭＯＳＰ５およびＰＭＯ
ＳＰ７が接続されているため、スイッチ制御部３の出力
ノードＣ，ＤにまでＰチャネルトランジスタ側からの″
ハイ″レベルの応答はすぐにはとどかない。このため、
出力ノードＣ，Ｄは相対的にロウにはすぐなるが、ハイ
になるためには、必ず他方がロウでないとハイになりに
くい。要するに、必ず他方がロウでないと、遅延素子と
してのＰＭＯＳＰ５，Ｐ７がオンしないため、ハイにな
りにくくしており、それによって電流スイッチとしての
ＰＭＯＳＰ２，Ｐ３の双方が同時にはオフにならないよ
うに構成するためである。その上、ＰＭＯＳＰ４，Ｐ６
は、抵抗としての機能も果たし、ノードＣ，Ｄにおける
電圧の立ち上がりタイミングを遅延させる働きをしてい
る。
【００２３】このような立ち上がりが緩く、立ち下がり
が速いスイッチングのタイミングを作るために、スイッ
チ制御部３のＰＭＯＳＰ４〜Ｐ７とＮＭＯＳＮ１，Ｎ２
とのサイズ比は、通常ＰＭＯＳに対してＮＭＯＳのサイ
ズを或る程度大きくしなければならないが、本実施の形
態によれば、ＰＭＯＳを２段縦積みにしているので、そ
れぞれ一般的なインバータサイズのままで実現すること
ができる。
が速いスイッチングのタイミングを作るために、スイッ
チ制御部３のＰＭＯＳＰ４〜Ｐ７とＮＭＯＳＮ１，Ｎ２
とのサイズ比は、通常ＰＭＯＳに対してＮＭＯＳのサイ
ズを或る程度大きくしなければならないが、本実施の形
態によれば、ＰＭＯＳを２段縦積みにしているので、そ
れぞれ一般的なインバータサイズのままで実現すること
ができる。
【００２４】図２（ａ），（ｂ）はそれぞれ図１に示す
電流スイッチのノードＢにおける電圧変化を説明するタ
イミング図およびノードＡの電圧特性図である。図２
（ａ），（ｂ）に示すように、この電圧スイッチにおけ
る電圧特性は、前述した図８（ａ），（ｂ）の従来例の
特性に対応しており、それとの比較でみると、電流スイ
ッチ２を構成するＰＭＯＳＰ２，Ｐ３のゲートに印加す
る制御電圧ＶＣ，ＶＤの立ち下がり特性を俊敏にするこ
と、すなわちＰＭＯＳの動作スピードを遅くすることが
できるので、ノードＢの電圧ＶＢをより安定にすること
ができ、その結果定電流源回路１を構成するＰＭＯＳＰ
１のゲートに供給されるバイアス電圧ＶＡへのノイズの
影響を大幅に削減することができる。
電流スイッチのノードＢにおける電圧変化を説明するタ
イミング図およびノードＡの電圧特性図である。図２
（ａ），（ｂ）に示すように、この電圧スイッチにおけ
る電圧特性は、前述した図８（ａ），（ｂ）の従来例の
特性に対応しており、それとの比較でみると、電流スイ
ッチ２を構成するＰＭＯＳＰ２，Ｐ３のゲートに印加す
る制御電圧ＶＣ，ＶＤの立ち下がり特性を俊敏にするこ
と、すなわちＰＭＯＳの動作スピードを遅くすることが
できるので、ノードＢの電圧ＶＢをより安定にすること
ができ、その結果定電流源回路１を構成するＰＭＯＳＰ
１のゲートに供給されるバイアス電圧ＶＡへのノイズの
影響を大幅に削減することができる。
【００２５】図３は本発明の他の実施の形態を示す差動
スイッチング回路図である。図３に示すように、本実施
の形態における差動スイッチング回路は、前述した図１
の各回路を形成するＰＭＯＳをＮＭＯＳに、またＮＭＯ
ＳをＰＭＯＳにそれぞれ置き換たものである。
スイッチング回路図である。図３に示すように、本実施
の形態における差動スイッチング回路は、前述した図１
の各回路を形成するＰＭＯＳをＮＭＯＳに、またＮＭＯ
ＳをＰＭＯＳにそれぞれ置き換たものである。
【００２６】すなわち、かかる差動スイッチング回路に
おいて、定電流源回路１を構成するＮＭＯＳＮ３のドレ
インは、電流スイッチ２を構成するＮＭＯＳＮ４，Ｎ５
のソースに、ＮＭＯＳＮ３のソースはＧＮＤに接続され
るとともに、ゲートにはバイアス電圧Ｖが供給され、こ
れによってＮＭＯＳＮ３は定電流源となっている。ま
た、電流スイッチ２のＮＭＯＳＮ４，Ｎ５はそれぞれゲ
ートに印加される信号によりオン，オフされ、定電流源
ＮＭＯＳＮ３の電流を出力端子ＤＯへ供給したり、停止
したりする。
おいて、定電流源回路１を構成するＮＭＯＳＮ３のドレ
インは、電流スイッチ２を構成するＮＭＯＳＮ４，Ｎ５
のソースに、ＮＭＯＳＮ３のソースはＧＮＤに接続され
るとともに、ゲートにはバイアス電圧Ｖが供給され、こ
れによってＮＭＯＳＮ３は定電流源となっている。ま
た、電流スイッチ２のＮＭＯＳＮ４，Ｎ５はそれぞれゲ
ートに印加される信号によりオン，オフされ、定電流源
ＮＭＯＳＮ３の電流を出力端子ＤＯへ供給したり、停止
したりする。
【００２７】しかも、入力端子ＤＩからの信号が供給さ
れると、スイッチ制御部３のＰＭＯＳＰ８，Ｐ９は直ち
に応答するので、ＮＭＯＳＮ４，Ｎ５のゲートであるノ
ードＣ，Ｄの電位ＶＣ，ＶＤはハイ（ＶＤＤ）になる。
しかし、電位ＶＣもしくはＶＤがロウになるためには、
他方がハイである必要がある。すなわち、他方がハイで
ないと、ＮＭＯＳＮ６，Ｎ８がオンしないため、ロウに
なりにくく、したがって電流スイッチ２のＮＭＯＳＮ
４，Ｎ５が共に（同時に）オフにならないようにしてい
る。さらに、スイッチ制御部３におけるＮＭＯＳＮ７，
Ｎ９は抵抗の役割も果しているため、ノードＣ，Ｄの電
位ＶＣ，ＶＤの立ち下がるタイミングを遅らせることが
できる。
れると、スイッチ制御部３のＰＭＯＳＰ８，Ｐ９は直ち
に応答するので、ＮＭＯＳＮ４，Ｎ５のゲートであるノ
ードＣ，Ｄの電位ＶＣ，ＶＤはハイ（ＶＤＤ）になる。
しかし、電位ＶＣもしくはＶＤがロウになるためには、
他方がハイである必要がある。すなわち、他方がハイで
ないと、ＮＭＯＳＮ６，Ｎ８がオンしないため、ロウに
なりにくく、したがって電流スイッチ２のＮＭＯＳＮ
４，Ｎ５が共に（同時に）オフにならないようにしてい
る。さらに、スイッチ制御部３におけるＮＭＯＳＮ７，
Ｎ９は抵抗の役割も果しているため、ノードＣ，Ｄの電
位ＶＣ，ＶＤの立ち下がるタイミングを遅らせることが
できる。
【００２８】上述したスイッチング回路を用いれば、Ｎ
ＭＯＳで定電流セルを形成している電流セルマトリック
ス方式のＤ／Ａコンバータでも同様の効果が得られる。
ＭＯＳで定電流セルを形成している電流セルマトリック
ス方式のＤ／Ａコンバータでも同様の効果が得られる。
【００２９】なお、図３の回路において、スイッチ制御
部３を構成するＮＭＯＳＮ６とＮ７、およびＮＭＯＳＮ
８とＮ９の位置をそれぞれ入れ換えても同様に機能させ
ることができる。
部３を構成するＮＭＯＳＮ６とＮ７、およびＮＭＯＳＮ
８とＮ９の位置をそれぞれ入れ換えても同様に機能させ
ることができる。
【００３０】図４は本発明のまた別の実施の形態を示す
差動スイッチング回路図である。図４に示すように、本
実施の形態における差動スイッチング回路は、前述した
図１のスイッチ制御部３において、ＰＭＯＳＰ４とＰ
５、およびＰＭＯＳＰ６とＰ７の接続位置を入れ換えた
構成である。すなわち、電源ＶＤＤ側にＰＭＯＳＰ５，
Ｐ７を接続し、ノードＣ，Ｄ側にＰＭＯＳＰ４，Ｐ６を
接続した回路である。なお、その他の定電流源回路１，
電流スイッチ２および出力抵抗Ｒ１については、変更を
要しないため、説明を省略する。
差動スイッチング回路図である。図４に示すように、本
実施の形態における差動スイッチング回路は、前述した
図１のスイッチ制御部３において、ＰＭＯＳＰ４とＰ
５、およびＰＭＯＳＰ６とＰ７の接続位置を入れ換えた
構成である。すなわち、電源ＶＤＤ側にＰＭＯＳＰ５，
Ｐ７を接続し、ノードＣ，Ｄ側にＰＭＯＳＰ４，Ｐ６を
接続した回路である。なお、その他の定電流源回路１，
電流スイッチ２および出力抵抗Ｒ１については、変更を
要しないため、説明を省略する。
【００３１】
【発明の効果】以上説明したように、本発明の差動スイ
ッチング回路は、定電流源回路と、そこからの電流を出
力端子もしくはＧＮＤへ供給するための一対のＰＭＯＳ
あるいはＮＭＯＳからなる電流切換スイッチと、この電
流切換スイッチを制御するスイッチ制御部とを備え、し
かもこのスイッチ制御部に入力正転信号および入力反転
信号で動作するＰＭＯＳもしくはＮＭＯＳを縦積みに接
続することにより、前記一対のＰＭＯＳあるいはＮＭＯ
Ｓの切換わりタイミングを同時オフが発生しにくくでき
るので、インバータのＰ対Ｎのサイズ比を同等でも良く
でき、ノイズを減少させるとともに、スイッチ制御部の
面積を小さく且つ消費電力を少なくできるという効果が
ある。また、本発明によれば、回路設計を容易にでき、
電流セル方式のＤ／Ａコンバータに用いても、ノイズが
少なく、安定したコンバータとすることができるという
効果がある。
ッチング回路は、定電流源回路と、そこからの電流を出
力端子もしくはＧＮＤへ供給するための一対のＰＭＯＳ
あるいはＮＭＯＳからなる電流切換スイッチと、この電
流切換スイッチを制御するスイッチ制御部とを備え、し
かもこのスイッチ制御部に入力正転信号および入力反転
信号で動作するＰＭＯＳもしくはＮＭＯＳを縦積みに接
続することにより、前記一対のＰＭＯＳあるいはＮＭＯ
Ｓの切換わりタイミングを同時オフが発生しにくくでき
るので、インバータのＰ対Ｎのサイズ比を同等でも良く
でき、ノイズを減少させるとともに、スイッチ制御部の
面積を小さく且つ消費電力を少なくできるという効果が
ある。また、本発明によれば、回路設計を容易にでき、
電流セル方式のＤ／Ａコンバータに用いても、ノイズが
少なく、安定したコンバータとすることができるという
効果がある。
【図１】本発明の一実施の形態を示す差動スイッチング
回路図である。
回路図である。
【図２】図１に示す電流スイッチの各ノードにおける電
圧特性図である。
圧特性図である。
【図３】本発明の他の実施の形態を示す差動スイッチン
グ回路図である。
グ回路図である。
【図４】本発明のまた別の実施の形態を示す差動スイッ
チング回路図である。
チング回路図である。
【図５】従来の一例を示す差動スイッチング回路図であ
る。
る。
【図６】図５に示す電流スイッチの各ノードにおける電
圧特性図である。
圧特性図である。
【図７】従来の他の例を示す差動スイッチング回路図で
ある。
ある。
【図８】図７に示す電流スイッチの各ノードにおける電
圧特性図である。
圧特性図である。
１ 定電流源回路 ２ 電流スイッチ ３ スイッチ制御部 Ｉ１ インバータ Ｐ１〜Ｐ９ ＰチャネルＭＯＳトランジスタ Ｎ１〜Ｎ９ ＮチャネルＭＯＳトランジスタ ＤＩ 入力端子 ＤＯ 出力端子 Ｖ バイアス電圧端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16 H03K 17/687 H03M 1/08 H03M 1/74
Claims (4)
- 【請求項１】 ゲートに一定電圧を供給される定電流Ｍ
ＯＳトランジスタを備えた定電流源回路と、一対のＭＯ
Ｓトランジスタからなり、前記定電流源回路に接続され
る電流スイッチと、出力端子に接続される出力抵抗と、
入力端子に接続され、前記電流スイッチの前記一対のＭ
ＯＳトランジスタを制御するためのスイッチ制御部とを
備えた差動スイッチング回路において、前記スイッチ制
御部は、前記入力端子からの信号をそれぞれゲートに供
給し、電源とＧＮＤ間に接続した第１のＰＭＯＳトラン
ジスタおよび第１のＮＭＯＳトランジスタと、前記第１
のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトラ
ンジスタ間に接続した第２のＰＭＯＳトランジスタと、
前記入力端子からの信号をインバータを介してそれぞれ
ゲートに供給し、前記電源と前記ＧＮＤ間に接続した第
３のＰＭＯＳトランジスタおよび第２のＮＭＯＳトラン
ジスタと、前記第３のＰＭＯＳトランジスタおよび前記
第２のＮＭＯＳトランジスタ間に接続した第４のＰＭＯ
Ｓトランジスタとを有し、前記第２のＰＭＯＳトランジ
スタおよび前記第１のＮＭＯＳトランジスタの接続点を
前記第４のＰＭＯＳトランジスタおよび前記電流スイッ
チの一方のＭＯＳトランジスタのそれぞれのゲートに接
続し且つ前記第４のＰＭＯＳトランジスタおよび前記第
２のＮＭＯＳトランジスタの接続点を前記第２のＰＭＯ
Ｓトランジスタおよび前記電流スイッチの他方のＭＯＳ
トランジスタのそれぞれのゲートに接続したことを特徴
とする差動スイッチング回路。 - 【請求項２】 前記電源および前記ＧＮＤ間に接続した
前記第１および前記第２のＰＭＯＳトランジスタの接続
位置を入れ換え且つ前記第３および前記第４のＰＭＯＳ
トランジスタの接続位置を入れ換えた請求項１記載の差
動スイッチング回路。 - 【請求項３】 ゲートに一定電圧を供給される定電流Ｍ
ＯＳトランジスタを備えた定電流源回路と、一対のＭＯ
Ｓトランジスタからなり、前記定電流源回路に接続され
る電流スイッチと、出力端子に接続される出力抵抗と、
入力端子に接続され、前記電流スイッチの前記一対のＭ
ＯＳトランジスタを制御するためのスイッチ制御部とを
備えた差動スイッチング回路において、前記スイッチ制
御部は、前記入力端子からの信号をそれぞれゲートに供
給し、電源とＧＮＤ間に接続した第１のＰＭＯＳトラン
ジスタおよび第１のＮＭＯＳトランジスタと、前記第１
のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトラ
ンジスタ間に接続した第２のＮＭＯＳトランジスタと、
前記入力端子からの信号をインバータを介してそれぞれ
ゲートに供給し、前記電源と前記ＧＮＤ間に接続した第
２のＰＭＯＳトランジスタおよび第３のＮＭＯＳトラン
ジスタと、前記第２のＰＭＯＳトランジスタおよび前記
第３のＮＭＯＳトランジスタ間に接続した第４のＮＭＯ
Ｓトランジスタとを有し、前記第１のＰＭＯＳトランジ
スタおよび前記第２のＮＭＯＳトランジスタの接続点を
前記第４のＮＭＯＳトランジスタおよび前記電流スイッ
チの一方のＭＯＳトランジスタのそれぞれのゲートに接
続し且つ前記第２のＰＭＯＳトランジスタおよび前記第
４のＮＭＯＳトランジスタの接続点を前記第２のＮＭＯ
Ｓトランジスタおよび前記電流スイッチの他方のＭＯＳ
トランジスタのそれぞれのゲートに接続したことを特徴
とする差動スイッチング回路。 - 【請求項４】 前記電源および前記ＧＮＤ間に接続した
前記第１および前記第２のＮＭＯＳトランジスタの接続
位置を入れ換え且つ前記第３および前記第４のＮＭＯＳ
トランジスタの接続位置を入れ換えた請求項３記載の差
動スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140096A JP2845192B2 (ja) | 1996-02-28 | 1996-02-28 | 差動スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140096A JP2845192B2 (ja) | 1996-02-28 | 1996-02-28 | 差動スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232931A JPH09232931A (ja) | 1997-09-05 |
| JP2845192B2 true JP2845192B2 (ja) | 1999-01-13 |
Family
ID=12607335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140096A Expired - Lifetime JP2845192B2 (ja) | 1996-02-28 | 1996-02-28 | 差動スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845192B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
| KR100549872B1 (ko) | 2003-12-10 | 2006-02-06 | 삼성전자주식회사 | 차동 스위칭 회로 및 디지털 아날로그 변환기 |
| JP4616362B2 (ja) * | 2008-02-20 | 2011-01-19 | 株式会社リコー | Ｄ／ａ変換回路 |
-
1996
- 1996-02-28 JP JP4140096A patent/JP2845192B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232931A (ja) | 1997-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11261400A (ja) | 電力消費抑止回路 | |
| JPH06232708A (ja) | 遅延回路 | |
| US5235218A (en) | Switching constant current source circuit | |
| JPH09257839A (ja) | バッファリング回路 | |
| JP2933070B2 (ja) | チャ−ジポンプ回路 | |
| JPH0399516A (ja) | レベル変換回路 | |
| JP2968826B2 (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| JP2845192B2 (ja) | 差動スイッチング回路 | |
| JPH0261821B2 (ja) | ||
| JP2679495B2 (ja) | 半導体回路 | |
| JP3370169B2 (ja) | 出力回路 | |
| JPH10255480A (ja) | センスアンプ | |
| JP2668172B2 (ja) | 電流発生装置およびｄ／ａ変換装置 | |
| JP3949510B2 (ja) | 半導体基準電圧発生回路 | |
| US5406219A (en) | Differential-to-single-ended converter | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPH0677832A (ja) | Ｄーａコンバータ | |
| JPH06132806A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP3037177B2 (ja) | 遅延回路 | |
| JP2979623B2 (ja) | レベルシフト回路 | |
| JP2000165214A (ja) | クロックドコンパレータ | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JPH03192919A (ja) | Ｃｍｏｓ集積回路 | |
| KR100365425B1 (ko) | 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980929 |