JP2933070B2 - チャ−ジポンプ回路 - Google Patents
チャ−ジポンプ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はチャージポンプ回路
に関し、特にアナログ制御回路で用いられるチャージポ
ンプ回路に関する。
に関し、特にアナログ制御回路で用いられるチャージポ
ンプ回路に関する。
【０００２】
【従来の技術】アナログ制御回路で用いられるチャージ
ポンプ回路を図１０に示す。図１０のチャージポンプ回
路では、ＵＰバー信号でｐＭＯＳＦＥＴ７０１がオンと
なり出力電圧を上げ、ＤＯＷＮ信号でｎＭＯＳＦＥＴ７
０２がオンとなり降圧する。
ポンプ回路を図１０に示す。図１０のチャージポンプ回
路では、ＵＰバー信号でｐＭＯＳＦＥＴ７０１がオンと
なり出力電圧を上げ、ＤＯＷＮ信号でｎＭＯＳＦＥＴ７
０２がオンとなり降圧する。
【０００３】この回路では、ｐＭＯＳＦＥＴ７０１とｎ
ＭＯＳＦＥＴ７０２のデバイスばらつきによるドレイン
電流の違いにより、ｐＭＯＳＦＥＴ７０１とｎＭＯＳＦ
ＥＴ７０２のドレイン電流が異なる欠点がある。また、
出力（ドレイン）電圧が変化すると、チャネル長変調等
ドレイン・ソース間電圧によるドレイン電流の違いによ
り、ｐＭＯＳＦＥＴ７０１とｎＭＯＳＦＥＴ７０２のド
レイン電流が異なる欠点もある。
ＭＯＳＦＥＴ７０２のデバイスばらつきによるドレイン
電流の違いにより、ｐＭＯＳＦＥＴ７０１とｎＭＯＳＦ
ＥＴ７０２のドレイン電流が異なる欠点がある。また、
出力（ドレイン）電圧が変化すると、チャネル長変調等
ドレイン・ソース間電圧によるドレイン電流の違いによ
り、ｐＭＯＳＦＥＴ７０１とｎＭＯＳＦＥＴ７０２のド
レイン電流が異なる欠点もある。
【０００４】この欠点を解決するための技術が特開平６
−１８８７２８号公報に開示されている。図１１は特開
平６−１８８７２８号公報に開示されたチャージポンプ
回路を示す。同図中、ｐＭＯＳＦＥＴ７１１とｎＭＯＳ
ＦＥＴ７１２とでチャージポンプを形成している。
−１８８７２８号公報に開示されている。図１１は特開
平６−１８８７２８号公報に開示されたチャージポンプ
回路を示す。同図中、ｐＭＯＳＦＥＴ７１１とｎＭＯＳ
ＦＥＴ７１２とでチャージポンプを形成している。
【０００５】この回路では、カレントミラー７１３によ
りｎＭＯＳＦＥＴ７１２のゲート電圧を調節している。
この回路ではｐＭＯＳＦＥＴ７１１とｎＭＯＳＦＥＴ７
１２間のデバイスばらつきの影響を小さくすることがで
きる。
りｎＭＯＳＦＥＴ７１２のゲート電圧を調節している。
この回路ではｐＭＯＳＦＥＴ７１１とｎＭＯＳＦＥＴ７
１２間のデバイスばらつきの影響を小さくすることがで
きる。
【０００６】
【発明が解決しようとする課題】しかし、特開平６−１
８８７２８号公報開示のチャージポンプ回路は、出力
（ドレイン）電圧の変化によりｐＭＯＳＦＥＴ７１１と
ｎＭＯＳＦＥＴ７１２のドレイン電流が異なるという欠
点は解決されていない。
８８７２８号公報開示のチャージポンプ回路は、出力
（ドレイン）電圧の変化によりｐＭＯＳＦＥＴ７１１と
ｎＭＯＳＦＥＴ７１２のドレイン電流が異なるという欠
点は解決されていない。
【０００７】従来のチャージポンプ回路の問題点は、同
じパルス幅でも昇圧及び降圧電圧幅に差が生じることで
ある。その理由は、昇圧にｐＭＯＳＦＥＴを、降圧にｎ
ＭＯＳＦＥＴを用いているため、ｐＭＯＳＦＥＴとｎＭ
ＯＳＦＥＴ間のばらつきによるドレイン電流の違い、チ
ャネル変調等ドレイン・ソース間電圧によるドレイン電
流の違いが生じるからである。
じパルス幅でも昇圧及び降圧電圧幅に差が生じることで
ある。その理由は、昇圧にｐＭＯＳＦＥＴを、降圧にｎ
ＭＯＳＦＥＴを用いているため、ｐＭＯＳＦＥＴとｎＭ
ＯＳＦＥＴ間のばらつきによるドレイン電流の違い、チ
ャネル変調等ドレイン・ソース間電圧によるドレイン電
流の違いが生じるからである。
【０００８】そこで本発明の目的は、チャージポンプ回
路を構成するｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのドレイ
ン電流を等しくし、昇圧及び降圧電圧幅に差をなくし、
高精度のアナログ制御回路を実現することにある。
路を構成するｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのドレイ
ン電流を等しくし、昇圧及び降圧電圧幅に差をなくし、
高精度のアナログ制御回路を実現することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に本発明は、第１導電型の第１ＭＯＳトランジスタと第
２導電型の第２ＭＯＳトランジスタとの直列回路からな
り、各トランジスタのゲート電圧を制御することにより
前記２個のトランジスタの接続点より所定出力電圧を得
るチャージポンプ手段と、このチャージポンプ手段のト
ランジスタと特性が同一の第１導電型の第３ＭＯＳトラ
ンジスタと第２導電型の第４ＭＯＳトランジスタとの直
列回路からなり、前記第３ＭＯＳトランジスタのゲート
に対して、前記第１ＭＯＳトランジスタのオン時の電流
と等しい電流が当該第３ＭＯＳトランジスタに流れるよ
うなバイアスが印加され、前記第４ＭＯＳトランジスタ
のゲートに所定電圧が印加されるレプリカ手段と、前記
レプリカ手段の出力電圧が前記チャージポンプ手段の出
力電圧と等しくなるよう前記第２及び第４ＭＯＳトラン
ジスタのゲート電圧を制御する電圧制御手段とを含むこ
とを特徴とする。
に本発明は、第１導電型の第１ＭＯＳトランジスタと第
２導電型の第２ＭＯＳトランジスタとの直列回路からな
り、各トランジスタのゲート電圧を制御することにより
前記２個のトランジスタの接続点より所定出力電圧を得
るチャージポンプ手段と、このチャージポンプ手段のト
ランジスタと特性が同一の第１導電型の第３ＭＯＳトラ
ンジスタと第２導電型の第４ＭＯＳトランジスタとの直
列回路からなり、前記第３ＭＯＳトランジスタのゲート
に対して、前記第１ＭＯＳトランジスタのオン時の電流
と等しい電流が当該第３ＭＯＳトランジスタに流れるよ
うなバイアスが印加され、前記第４ＭＯＳトランジスタ
のゲートに所定電圧が印加されるレプリカ手段と、前記
レプリカ手段の出力電圧が前記チャージポンプ手段の出
力電圧と等しくなるよう前記第２及び第４ＭＯＳトラン
ジスタのゲート電圧を制御する電圧制御手段とを含むこ
とを特徴とする。
【００１０】本発明によれば、レプリカ手段の出力電圧
がチャージポンプ手段の出力電圧と等しくなるよう制御
されるため、第１ＭＯＳトランジスタがオンとなったと
き流れるドレイン電流は第３ＭＯＳトランジスタに流れ
ると等しくなる。同様に、第２ＭＯＳトランジスタがオ
ンとなったとき流れるドレイン電流は第４ＭＯＳトラン
ジスタに流れると等しくなる。
がチャージポンプ手段の出力電圧と等しくなるよう制御
されるため、第１ＭＯＳトランジスタがオンとなったと
き流れるドレイン電流は第３ＭＯＳトランジスタに流れ
ると等しくなる。同様に、第２ＭＯＳトランジスタがオ
ンとなったとき流れるドレイン電流は第４ＭＯＳトラン
ジスタに流れると等しくなる。
【００１１】一方、第３及び第４ＭＯＳトランジスタに
流れるドレイン電流は等しい。従って、第１及び第２Ｍ
ＯＳトランジスタに流れるドレイン電流も等しくなる。
流れるドレイン電流は等しい。従って、第１及び第２Ｍ
ＯＳトランジスタに流れるドレイン電流も等しくなる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。なお、以下の説明
においてＵＰは正論理、ＵＰバーは負論理のＵＰ信号を
示し、ＤＯＷＮは正論理、ＤＯＷＮバーは負論理のＤＯ
ＷＮ信号を示す。
て添付図面を参照しながら説明する。なお、以下の説明
においてＵＰは正論理、ＵＰバーは負論理のＵＰ信号を
示し、ＤＯＷＮは正論理、ＤＯＷＮバーは負論理のＤＯ
ＷＮ信号を示す。
【００１３】図１は本発明に係るチャージポンプ回路の
最良の実施の形態の回路図である。チャージポンプ回路
は、チャージポンプ１００を形成するｐＭＯＳトランジ
スタ（第１導電型ＭＯＳトランジスタ、以下同様）１０
７及びｎＭＯＳトランジスタ（第２導電型ＭＯＳトラン
ジスタ、以下同様）１０８と、レプリカ回路１０１を構
成するｐＭＯＳトランジスタ１０９及びｎＭＯＳトラン
ジスタ１１０と、オペアンプ１０２と、セレクタ１０３
とにより構成される。
最良の実施の形態の回路図である。チャージポンプ回路
は、チャージポンプ１００を形成するｐＭＯＳトランジ
スタ（第１導電型ＭＯＳトランジスタ、以下同様）１０
７及びｎＭＯＳトランジスタ（第２導電型ＭＯＳトラン
ジスタ、以下同様）１０８と、レプリカ回路１０１を構
成するｐＭＯＳトランジスタ１０９及びｎＭＯＳトラン
ジスタ１１０と、オペアンプ１０２と、セレクタ１０３
とにより構成される。
【００１４】そして、チャージポンプ１００とレプリカ
回路１０１の出力はオペアンプ１０２へ入力され、オペ
アンプ１０２の出力はｎＭＯＳトランジスタ１１０のゲ
ートとセレクタ１０３の一方の入力とに入力される。
回路１０１の出力はオペアンプ１０２へ入力され、オペ
アンプ１０２の出力はｎＭＯＳトランジスタ１１０のゲ
ートとセレクタ１０３の一方の入力とに入力される。
【００１５】セレクタ１０３の他方の入力はｎＭＯＳト
ランジスタ１１０のソースとともに接地されている。そ
して、セレクタ１０３の出力はｎＭＯＳトランジスタ１
０８のゲートに接続されている。
ランジスタ１１０のソースとともに接地されている。そ
して、セレクタ１０３の出力はｎＭＯＳトランジスタ１
０８のゲートに接続されている。
【００１６】又、ｐＭＯＳトランジスタ１０７と１０９
とは特性が同一のｐＭＯＳトランジスタで構成され、ｎ
ＭＯＳトランジスタ１０８と１１０特性が同一のｎＭＯ
Ｓトランジスタで構成される。
とは特性が同一のｐＭＯＳトランジスタで構成され、ｎ
ＭＯＳトランジスタ１０８と１１０特性が同一のｎＭＯ
Ｓトランジスタで構成される。
【００１７】そして、ｐＭＯＳトランジスタ１０９のゲ
ートは接地されており、これによりこのｐＭＯＳトラン
ジスタ１０９に流れるドレイン電流は、ｐＭＯＳトラン
ジスタ１０７のゲートにＵＰバー信号（ロウレベル）が
入力されたときにｐＭＯＳトランジスタ１０７に流れる
ドレイン電流と等しくなる。
ートは接地されており、これによりこのｐＭＯＳトラン
ジスタ１０９に流れるドレイン電流は、ｐＭＯＳトラン
ジスタ１０７のゲートにＵＰバー信号（ロウレベル）が
入力されたときにｐＭＯＳトランジスタ１０７に流れる
ドレイン電流と等しくなる。
【００１８】次に、図１の回路の動作について、同図を
参照して説明する。チャージポンプのレプリカ回路１０
１は、出力電圧がチャージポンプ１００の出力電圧１０
４に等しくなるようにレプリカ回路を構成するＭＯＳト
ランジスタ１１０のゲート電圧が決まる。このとき、レ
プリカ回路を構成するｐＭＯＳトランジスタ１０９とｎ
ＭＯＳトランジスタ１１０のドレイン電流は等しい。
参照して説明する。チャージポンプのレプリカ回路１０
１は、出力電圧がチャージポンプ１００の出力電圧１０
４に等しくなるようにレプリカ回路を構成するＭＯＳト
ランジスタ１１０のゲート電圧が決まる。このとき、レ
プリカ回路を構成するｐＭＯＳトランジスタ１０９とｎ
ＭＯＳトランジスタ１１０のドレイン電流は等しい。
【００１９】これは、ｐＭＯＳトランジスタ１０９とｎ
ＭＯＳトランジスタ１１０とは直列に接続されており、
オペアンプ１０２の入力は高インピーダンスであるた
め、ドレイン電流はｐＭＯＳトランジスタ１０９からｎ
ＭＯＳトランジスタ１１０へ流れるためである。
ＭＯＳトランジスタ１１０とは直列に接続されており、
オペアンプ１０２の入力は高インピーダンスであるた
め、ドレイン電流はｐＭＯＳトランジスタ１０９からｎ
ＭＯＳトランジスタ１１０へ流れるためである。
【００２０】いま、チャージポンプ１００を昇圧する場
合、ＵＰバー信号１０５がロウレベルとなる。
合、ＵＰバー信号１０５がロウレベルとなる。
【００２１】ＵＰバー信号１０５のロウレベルは接地レ
ベルであり、ゲート電圧とドレイン電圧もｐＭＯＳトラ
ンジスタ１０９と等しいので、昇圧電圧すなわちｐＭＯ
Ｓトランジスタ１０７のドレイン電流はレプリカ回路１
０１のｐＭＯＳトランジスタ１０９のドレイン電流に等
しい。
ベルであり、ゲート電圧とドレイン電圧もｐＭＯＳトラ
ンジスタ１０９と等しいので、昇圧電圧すなわちｐＭＯ
Ｓトランジスタ１０７のドレイン電流はレプリカ回路１
０１のｐＭＯＳトランジスタ１０９のドレイン電流に等
しい。
【００２２】ＤＯＷＮバー信号１０６がハイレベルのと
きは、セレクタ１０３により接地レベルが選択され降圧
電流すなわちｎＭＯＳトランジスタ１０８のドレイン電
流は流れない。
きは、セレクタ１０３により接地レベルが選択され降圧
電流すなわちｎＭＯＳトランジスタ１０８のドレイン電
流は流れない。
【００２３】ＤＯＷＮバー信号１０６がロウレベルのと
きは、チャージポンプ回路１００を構成するｎＭＯＳト
ランジスタ１０８のゲート電圧は、セレクタ回路１０３
によりレプリカ回路１０１のｎＭＯＳトランジスタ１１
０のゲート電圧と等しくなる。
きは、チャージポンプ回路１００を構成するｎＭＯＳト
ランジスタ１０８のゲート電圧は、セレクタ回路１０３
によりレプリカ回路１０１のｎＭＯＳトランジスタ１１
０のゲート電圧と等しくなる。
【００２４】ドレイン電圧も等しいので、降圧電流すな
わちｎＭＯＳトランジスタ１０８のドレイン電流とレプ
リカ回路のｎＭＯＳトランジスタ１１０のドレイン電流
に等しい。
わちｎＭＯＳトランジスタ１０８のドレイン電流とレプ
リカ回路のｎＭＯＳトランジスタ１１０のドレイン電流
に等しい。
【００２５】レプリカ回路１０１のｐＭＯＳ１０９とｎ
ＭＯＳ１１０のドレイン電流は等しいので、昇圧電流と
降圧電流は等しくなる。以上により、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタ間のデバイスばらつきやチ
ャネル変調等にかかわらず、昇圧及び降圧電流が等しく
なる。
ＭＯＳ１１０のドレイン電流は等しいので、昇圧電流と
降圧電流は等しくなる。以上により、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタ間のデバイスばらつきやチ
ャネル変調等にかかわらず、昇圧及び降圧電流が等しく
なる。
【００２６】次に、第２〜第５の実施の形態について説
明する。これはセレクタ１０３を２個のＭＯＳトランジ
スタで構成したものである。
明する。これはセレクタ１０３を２個のＭＯＳトランジ
スタで構成したものである。
【００２７】まず、第２の実施の形態について説明す
る。図２は第２の実施の形態の回路図である。なお、図
１と同様の構成部分については同一番号を付し、その説
明を省略する。
る。図２は第２の実施の形態の回路図である。なお、図
１と同様の構成部分については同一番号を付し、その説
明を省略する。
【００２８】第２の実施の形態はセレクタ１０３をｐＭ
ＯＳトランジスタ２１０とｎＭＯＳトランジスタ２１１
とで構成したものである。
ＯＳトランジスタ２１０とｎＭＯＳトランジスタ２１１
とで構成したものである。
【００２９】ｐＭＯＳトランジスタ２１０のソースはｎ
ＭＯＳトランジスタ１１０のゲートを介してオペアンプ
１０２の出力に接続されている。又、ドレインはｎＭＯ
Ｓトランジスタ１０８のゲートと接続されている。
ＭＯＳトランジスタ１１０のゲートを介してオペアンプ
１０２の出力に接続されている。又、ドレインはｎＭＯ
Ｓトランジスタ１０８のゲートと接続されている。
【００３０】一方、ｎＭＯＳトランジスタ２１１のソー
スはｎＭＯＳトランジスタ１１０のソースとともに接地
され、ドレインはｎＭＯＳトランジスタ１０８のゲート
と接続されている。次に、動作について説明する。
スはｎＭＯＳトランジスタ１１０のソースとともに接地
され、ドレインはｎＭＯＳトランジスタ１０８のゲート
と接続されている。次に、動作について説明する。
【００３１】ＤＯＷＮバー信号１０６がハイレベルのと
き、接地が選択されチャージポンプ１００のｎＭＯＳト
ランジスタ１０８のドレイン電流は流れない。
き、接地が選択されチャージポンプ１００のｎＭＯＳト
ランジスタ１０８のドレイン電流は流れない。
【００３２】ＤＯＷＮバー信号１０６がロウレベルのと
き、オペアンプ１０２の出力が選択され、レプリカ回路
１０１のｎＭＯＳトランジスタ１１０と同じ値のドレイ
ン電流がｎＭＯＳトランジスタ１０８に流れる。
き、オペアンプ１０２の出力が選択され、レプリカ回路
１０１のｎＭＯＳトランジスタ１１０と同じ値のドレイ
ン電流がｎＭＯＳトランジスタ１０８に流れる。
【００３３】一方、ＵＰバー信号がロウレベルのとき、
ｐＭＯＳトランジスタ１０７にドレイン電流が流れ、そ
の値はｐＭＯＳトランジスタ１０９のドレイン電流の値
と等しくなる。又、ＵＰバー信号がハイレベルのときド
レイン電流は流れない。
ｐＭＯＳトランジスタ１０７にドレイン電流が流れ、そ
の値はｐＭＯＳトランジスタ１０９のドレイン電流の値
と等しくなる。又、ＵＰバー信号がハイレベルのときド
レイン電流は流れない。
【００３４】次に、第３の実施の形態について説明す
る。図３は第３の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図３は第３の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
【００３５】第３の実施の形態はセレクタ１０３を２個
のｎＭＯＳトランジスタ３０１，３０２で構成したもの
である。ｎＭＯＳトランジスタ３０１，３０２の接続は
図２のｐＭＯＳトランジスタ２００及びｎＭＯＳトラン
ジスタ２０１と同様なため説明を省略する。次に、動作
について説明する。
のｎＭＯＳトランジスタ３０１，３０２で構成したもの
である。ｎＭＯＳトランジスタ３０１，３０２の接続は
図２のｐＭＯＳトランジスタ２００及びｎＭＯＳトラン
ジスタ２０１と同様なため説明を省略する。次に、動作
について説明する。
【００３６】ＤＯＷＮバー信号１０６がハイレベルでＤ
ＯＷＮ信号３００がロウレベルのとき、接地が選択され
チャージポンプ１００のｎＭＯＳトランジスタ１０８の
ドレイン電流は流れない。
ＯＷＮ信号３００がロウレベルのとき、接地が選択され
チャージポンプ１００のｎＭＯＳトランジスタ１０８の
ドレイン電流は流れない。
【００３７】ＤＯＷＮバー信号がロウレベルでＤＯＷＮ
信号がハイレベルのとき、オペアンプ１０２の出力が選
択され、レプリカ回路１０１のｎＭＯＳトランジスタ１
１０と同じ値のドレイン電流がｎＭＯＳトランジスタ１
０８に流れる。
信号がハイレベルのとき、オペアンプ１０２の出力が選
択され、レプリカ回路１０１のｎＭＯＳトランジスタ１
１０と同じ値のドレイン電流がｎＭＯＳトランジスタ１
０８に流れる。
【００３８】一方、ＵＰバー信号がロウレベルのとき、
ｐＭＯＳトランジスタ１０７にドレイン電流が流れ、そ
の値はｐＭＯＳトランジスタ１０９のドレイン電流の値
と等しくなる。又、ＵＰバー信号がハイレベルのときド
レイン電流は流れない。
ｐＭＯＳトランジスタ１０７にドレイン電流が流れ、そ
の値はｐＭＯＳトランジスタ１０９のドレイン電流の値
と等しくなる。又、ＵＰバー信号がハイレベルのときド
レイン電流は流れない。
【００３９】次に、第４の実施の形態について説明す
る。図４は第４の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図４は第４の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
【００４０】第４の実施の形態はセレクタ１０３をｐＭ
ＯＳトランジスタ４０１とｎＭＯＳトランジスタ４０２
とで構成したものである。
ＯＳトランジスタ４０１とｎＭＯＳトランジスタ４０２
とで構成したものである。
【００４１】ｐＭＯＳトランジスタ４０１のソースはｐ
ＭＯＳトランジスタ１０９のソースとともに電源に接続
され、ドレインはｐＭＯＳトランジスタ１０７のゲート
に接続され、ｎＭＯＳトランジスタ４０２のソースはオ
ペアンプ１０２の出力とｐＭＯＳトランジスタ１０９の
ゲートとに接続され、ドレインはｐＭＯＳトランジスタ
１０７のゲートに接続される。次に、動作について説明
する。
ＭＯＳトランジスタ１０９のソースとともに電源に接続
され、ドレインはｐＭＯＳトランジスタ１０７のゲート
に接続され、ｎＭＯＳトランジスタ４０２のソースはオ
ペアンプ１０２の出力とｐＭＯＳトランジスタ１０９の
ゲートとに接続され、ドレインはｐＭＯＳトランジスタ
１０７のゲートに接続される。次に、動作について説明
する。
【００４２】ＵＰ信号４００がロウレベルのとき、電源
が選択されチャージポンプ１００のｐＭＯＳトランジス
タ１０７のドレイン電流は流れない。
が選択されチャージポンプ１００のｐＭＯＳトランジス
タ１０７のドレイン電流は流れない。
【００４３】ＵＰ信号４００がハイレベルのとき、オペ
アンプ１０２の出力が選択され、レプリカ回路１０１の
ｐＭＯＳトランジスタ１０９と同じ値のドレイン電流が
ｐＭＯＳトランジスタ１０７に流れる。
アンプ１０２の出力が選択され、レプリカ回路１０１の
ｐＭＯＳトランジスタ１０９と同じ値のドレイン電流が
ｐＭＯＳトランジスタ１０７に流れる。
【００４４】次に、第５の実施の形態について説明す
る。図５は第５の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図５は第５の実施の形態の回路図である。同図にお
いても図１と同様の構成部分については同一番号を付
し、その説明を省略する。
【００４５】第５の実施の形態はセレクタ１０３を２個
のｐＭＯＳトランジスタ５００，５０１で構成したもの
である。ｎＭＯＳトランジスタ５００，５０１の接続は
図４のｐＭＯＳトランジスタ４０１及びｎＭＯＳトラン
ジスタ４０２と同様なため説明を省略する。次に、動作
について説明する。
のｐＭＯＳトランジスタ５００，５０１で構成したもの
である。ｎＭＯＳトランジスタ５００，５０１の接続は
図４のｐＭＯＳトランジスタ４０１及びｎＭＯＳトラン
ジスタ４０２と同様なため説明を省略する。次に、動作
について説明する。
【００４６】ＵＰ信号４００がロウレベルでＵＰバー信
号１０５がハイレベルのとき、電源が選択されチャージ
ポンプ１００のｐＭＯＳトランジスタ１０７のドレイン
電流は流れない。ＵＰ信号４００がハイレベルでＵＰバ
ー信号１０５がロウレベルのとき、オペアンプ１０２の
出力が選択され、レプリカ回路１０１のｐＭＯＳトラン
ジスタ１０９と同じ値のドレイン電流がｐＭＯＳトラン
ジスタ１０７に流れる。
号１０５がハイレベルのとき、電源が選択されチャージ
ポンプ１００のｐＭＯＳトランジスタ１０７のドレイン
電流は流れない。ＵＰ信号４００がハイレベルでＵＰバ
ー信号１０５がロウレベルのとき、オペアンプ１０２の
出力が選択され、レプリカ回路１０１のｐＭＯＳトラン
ジスタ１０９と同じ値のドレイン電流がｐＭＯＳトラン
ジスタ１０７に流れる。
【００４７】次に、第６の実施の形態について説明す
る。図６は第６の実施の形態の回路図である。第６の実
施の形態はチャージポンプを構成するｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタを各々２個ずつで構成
し、レプリカ回路も同様にｐＭＯＳトランジスタ及びｎ
ＭＯＳトランジスタを各々２個ずつで構成したものであ
る。
る。図６は第６の実施の形態の回路図である。第６の実
施の形態はチャージポンプを構成するｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタを各々２個ずつで構成
し、レプリカ回路も同様にｐＭＯＳトランジスタ及びｎ
ＭＯＳトランジスタを各々２個ずつで構成したものであ
る。
【００４８】チャージポンプ回路６００はゲートにＵＰ
バー信号１０５を接続したｐＭＯＳトランジスタ６０３
と、ソースをｐＭＯＳトランジスタ６０３のドレイン
に、ドレインを出力１０４に接続したｐＭＯＳトランジ
スタ６０４と、ドレインを出力１０４に接続したｎＭＯ
Ｓトランジスタ６０５と、ゲートをＤＯＷＮ信号に、ド
レインをｎＭＯＳトランジスタ６０５のソースに接続し
たｎＭＯＳトランジスタ６０６から構成される。
バー信号１０５を接続したｐＭＯＳトランジスタ６０３
と、ソースをｐＭＯＳトランジスタ６０３のドレイン
に、ドレインを出力１０４に接続したｐＭＯＳトランジ
スタ６０４と、ドレインを出力１０４に接続したｎＭＯ
Ｓトランジスタ６０５と、ゲートをＤＯＷＮ信号に、ド
レインをｎＭＯＳトランジスタ６０５のソースに接続し
たｎＭＯＳトランジスタ６０６から構成される。
【００４９】レプリカ回路６０１は、ゲートを接地に接
続したｐＭＯＳトランジスタ６０７と、ソースをｐＭＯ
Ｓトランジスタ６０７のドレインに、ドレインを出力１
２０に接続したｐＭＯＳトランジスタ６０８と、ドレイ
ンを出力１２０に接続したｎＭＯＳトランジスタ６０９
と、ゲートを電源に、ドレインにｎＭＯＳトランジスタ
６０９のソースを接続したｎＭＯＳトランジスタ６１０
から構成される。
続したｐＭＯＳトランジスタ６０７と、ソースをｐＭＯ
Ｓトランジスタ６０７のドレインに、ドレインを出力１
２０に接続したｐＭＯＳトランジスタ６０８と、ドレイ
ンを出力１２０に接続したｎＭＯＳトランジスタ６０９
と、ゲートを電源に、ドレインにｎＭＯＳトランジスタ
６０９のソースを接続したｎＭＯＳトランジスタ６１０
から構成される。
【００５０】オペアンプ回路１０２は、チャージポンプ
６００の出力１０４とレプリカ６０１の出力１２０を入
力とし出力を６０９と６０５のｎＭＯＳトランジスタの
ゲートに接続する。
６００の出力１０４とレプリカ６０１の出力１２０を入
力とし出力を６０９と６０５のｎＭＯＳトランジスタの
ゲートに接続する。
【００５１】又、ｐＭＯＳトランジスタ６０８のゲート
とｐＭＯＳトランジスタ６０４のゲートとは短絡されて
いる。なお、ｐＭＯＳトランジスタ６０８及びｐＭＯＳ
トランジスタ６０４を削除し、チャージポンプ６００の
ｐＭＯＳトランジスタを６０８のみで構成し、レプリカ
回路６０１のｐＭＯＳトランジスタを６０７のみで構成
することも可能である。
とｐＭＯＳトランジスタ６０４のゲートとは短絡されて
いる。なお、ｐＭＯＳトランジスタ６０８及びｐＭＯＳ
トランジスタ６０４を削除し、チャージポンプ６００の
ｐＭＯＳトランジスタを６０８のみで構成し、レプリカ
回路６０１のｐＭＯＳトランジスタを６０７のみで構成
することも可能である。
【００５２】次に、第６の実施の形態の動作について説
明する。
明する。
【００５３】第１の実施の形態と同様に、ＵＰバーがロ
ウレベルのとき、チャージポンプ６００のｐＭＯＳトラ
ンジスタ６０３と６０４のドレイン電流は、レプリカ回
路６０１のＰＭＯＳトランジスタ６０７と６０８のドレ
イン電流と等しい。
ウレベルのとき、チャージポンプ６００のｐＭＯＳトラ
ンジスタ６０３と６０４のドレイン電流は、レプリカ回
路６０１のＰＭＯＳトランジスタ６０７と６０８のドレ
イン電流と等しい。
【００５４】また、ＤＯＷＮ信号がハイレベルのとき、
チャージポンプ６００のｎＭＯＳトランジスタ６０５と
６０６のドレイン電流は、レプリカ回路６０１のｎＭＯ
Ｓトランジスタ６０９と６１０のドレイン電流と等し
い。
チャージポンプ６００のｎＭＯＳトランジスタ６０５と
６０６のドレイン電流は、レプリカ回路６０１のｎＭＯ
Ｓトランジスタ６０９と６１０のドレイン電流と等し
い。
【００５５】レプリカ回路６０１のｐＭＯＳトランジス
タ６０７と６０８のドレイン電流とｎＭＯＳトランジス
タ６０９と６１０のドレイン電流は等しく、ｐＭＯＳト
ランジスタとｎＭＯＳトランジスタ間のデバイスばらつ
きやチャネル変調等にかかわらず、昇圧及び降圧電流が
等しくなる。
タ６０７と６０８のドレイン電流とｎＭＯＳトランジス
タ６０９と６１０のドレイン電流は等しく、ｐＭＯＳト
ランジスタとｎＭＯＳトランジスタ間のデバイスばらつ
きやチャネル変調等にかかわらず、昇圧及び降圧電流が
等しくなる。
【００５６】次に、第７の実施の形態について説明す
る。図７は第７の実施の形態の回路図である。第７の実
施の形態は第６の実施の形態のｐＭＯＳトランジスタ６
０３と６０４，６０７と６０８、及びｎＭＯＳトランジ
スタ６０５と６０６，６０９と６１０のゲートに接続さ
れている信号を交換したものであり、動作及び効果は第
６の実施の形態と同様であるため説明を省略する。
る。図７は第７の実施の形態の回路図である。第７の実
施の形態は第６の実施の形態のｐＭＯＳトランジスタ６
０３と６０４，６０７と６０８、及びｎＭＯＳトランジ
スタ６０５と６０６，６０９と６１０のゲートに接続さ
れている信号を交換したものであり、動作及び効果は第
６の実施の形態と同様であるため説明を省略する。
【００５７】次に、第８及び第９の実施の形態について
説明する。図８は第８の実施の形態の回路図、図９は第
９の実施の形態の回路図である。第８及び第９の実施の
形態はオペアンプにより、ｎＭＯＳトランジスタの代わ
りにｐＭＯＳトランジスタのゲート電圧を設定するもの
で、動作及び効果は第６及び第７の実施の形態と同様で
あるため説明を省略する。
説明する。図８は第８の実施の形態の回路図、図９は第
９の実施の形態の回路図である。第８及び第９の実施の
形態はオペアンプにより、ｎＭＯＳトランジスタの代わ
りにｐＭＯＳトランジスタのゲート電圧を設定するもの
で、動作及び効果は第６及び第７の実施の形態と同様で
あるため説明を省略する。
【００５８】
【発明の効果】本発明によれば、第１導電型の第１ＭＯ
Ｓトランジスタと第２導電型の第２ＭＯＳトランジスタ
との直列回路からなり、各トランジスタのゲート電圧を
制御することにより前記２個のトランジスタの接続点よ
り所定出力電圧を得るチャージポンプ手段と、このチャ
ージポンプ手段のトランジスタと特性が同一の第１導電
型の第３ＭＯＳトランジスタと第２導電型の第４ＭＯＳ
トランジスタとの直列回路からなり、前記第３ＭＯＳト
ランジスタのゲートに対して、前記第１ＭＯＳトランジ
スタのオン時の電流と等しい電流が当該第３ＭＯＳトラ
ンジスタに流れるようなバイアスが印加され、前記第４
ＭＯＳトランジスタのゲートに所定電圧が印加されるレ
プリカ手段と、前記レプリカ手段の出力電圧が前記チャ
ージポンプ手段の出力電圧と等しくなるよう前記第２及
び第４ＭＯＳトランジスタのゲート電圧を制御する電圧
制御手段とを含みチャージポンプ回路を構成したため、
チャージポンプ回路を構成する第１導電型ＭＯＳＦＥＴ
と第２導電型ＭＯＳＦＥＴのドレイン電流を等しくし、
昇圧及び降圧電圧幅に差をなくし、高精度のアナログ制
御回路を実現することが可能となる。
Ｓトランジスタと第２導電型の第２ＭＯＳトランジスタ
との直列回路からなり、各トランジスタのゲート電圧を
制御することにより前記２個のトランジスタの接続点よ
り所定出力電圧を得るチャージポンプ手段と、このチャ
ージポンプ手段のトランジスタと特性が同一の第１導電
型の第３ＭＯＳトランジスタと第２導電型の第４ＭＯＳ
トランジスタとの直列回路からなり、前記第３ＭＯＳト
ランジスタのゲートに対して、前記第１ＭＯＳトランジ
スタのオン時の電流と等しい電流が当該第３ＭＯＳトラ
ンジスタに流れるようなバイアスが印加され、前記第４
ＭＯＳトランジスタのゲートに所定電圧が印加されるレ
プリカ手段と、前記レプリカ手段の出力電圧が前記チャ
ージポンプ手段の出力電圧と等しくなるよう前記第２及
び第４ＭＯＳトランジスタのゲート電圧を制御する電圧
制御手段とを含みチャージポンプ回路を構成したため、
チャージポンプ回路を構成する第１導電型ＭＯＳＦＥＴ
と第２導電型ＭＯＳＦＥＴのドレイン電流を等しくし、
昇圧及び降圧電圧幅に差をなくし、高精度のアナログ制
御回路を実現することが可能となる。
【図１】本発明に係るチャージポンプ回路の最良の実施
の形態の回路図である。
の形態の回路図である。
【図２】同チャージポンプ回路の第２の実施の形態の回
路図である。
路図である。
【図３】同チャージポンプ回路の第３の実施の形態の回
路図である。
路図である。
【図４】同チャージポンプ回路の第４の実施の形態の回
路図である。
路図である。
【図５】同チャージポンプ回路の第５の実施の形態の回
路図である。
路図である。
【図６】同チャージポンプ回路の第６の実施の形態の回
路図である。
路図である。
【図７】同チャージポンプ回路の第７の実施の形態の回
路図である。
路図である。
【図８】同チャージポンプ回路の第８の実施の形態の回
路図である。
路図である。
【図９】同チャージポンプ回路の第９の実施の形態の回
路図である。
路図である。
【図１０】従来のチャージポンプ回路の回路図である。
【図１１】特開平６−１８８７２８号公報に開示された
チャージポンプ回路の回路図である。
チャージポンプ回路の回路図である。
１００ チャージポンプ １０１ レプリカ回路 １０２ オペアンプ １０３ セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−128620（ＪＰ，Ａ) 特開 平１−177867（ＪＰ，Ａ) 特開 平１−99433（ＪＰ，Ａ) 特開 昭57−30414（ＪＰ，Ａ) 特開 平６−104745（ＪＰ，Ａ) 特開 平６−188728（ＪＰ，Ａ) 特開 平９−49858（ＪＰ，Ａ) 特開 平７−225622（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/093 G05F 1/56
Claims (6)
- 【請求項１】 第１導電型の第１ＭＯＳトランジスタと
第２導電型の第２ＭＯＳトランジスタとの直列回路から
なり、各トランジスタのゲート電圧を制御することによ
り前記２個のトランジスタの接続点より所定出力電圧を
得るチャージポンプ手段と、 このチャージポンプ手段のトランジスタと特性が同一の
第１導電型の第３ＭＯＳトランジスタと第２導電型の第
４ＭＯＳトランジスタとの直列回路からなり、前記第３
ＭＯＳトランジスタのゲートに対して、前記第１ＭＯＳ
トランジスタのオン時の電流と等しい電流が当該第３Ｍ
ＯＳトランジスタに流れるようなバイアスが印加され、
前記第４ＭＯＳトランジスタのゲートに所定電圧が印加
されるレプリカ手段と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第２及び第４ＭＯＳト
ランジスタのゲート電圧を制御する電圧制御手段とを含
むことを特徴とするチャージポンプ回路。 - 【請求項２】 前記電圧制御手段は、前記レプリカ手段
の出力と前記チャージポンプ手段の出力とを入力としか
つ出力を前記第４ＭＯＳトランジスタのゲートに接続し
たオペアンプと、前記チャージポンプ手段の昇圧又は降
圧時に前記オペアンプの出力電圧を前記第２ＭＯＳトラ
ンジスタのゲートに印加する電圧印加手段とからなるこ
とを特徴とする請求項１記載のチャージポンプ回路。 - 【請求項３】 前記電圧印加手段は、ゲートに降圧信号
を、ソースに前記オペアンプの出力を夫々入力させ、ド
レインを前記第２ＭＯＳトランジスタのゲートに接続し
た前記第１導電型の第５ＭＯＳトランジスタと、ゲート
に前記降圧信号を入力させ、ソースを前記第４ＭＯＳト
ランジスタのソースに接続し、ドレインを前記第２ＭＯ
Ｓトランジスタのゲートに接続した前記第２導電型の第
６ＭＯＳトランジスタとからなることを特徴とする請求
項２記載のチャージポンプ回路。 - 【請求項４】 前記電圧印加手段は、ゲートに降圧信号
の反転信号を、ソースに前記オペアンプの出力を夫々入
力させ、ドレインを前記第２ＭＯＳトランジスタのゲー
トに接続した第２導電型の第７ＭＯＳトランジスタと、
ゲートに前記降圧信号を入力させ、ソースを前記第４Ｍ
ＯＳトランジスタのソースと接続し、ドレインを前記第
２ＭＯＳトランジスタのゲートに接続した前記第２導電
型の第８ＭＯＳトランジスタとからなることを特徴とす
る請求項２記載のチャージポンプ回路。 - 【請求項５】 第１導電型の第１ＭＯＳトランジスタ
と、ソースを前記第１ＭＯＳトランジスタのドレインと
接続し、ドレインより出力を取出す第１導電型の第２Ｍ
ＯＳトランジスタと、ドレインを前記第２ＭＯＳトラン
ジスタのドレインと接続した第２導電型の第３ＭＯＳト
ランジスタと、ドレインを前記第３ＭＯＳトランジスタ
のソースと接続した前記第２導電型の第４ＭＯＳトラン
ジスタとから構成される前記チャージポンプ手段と、 前記第１のＭＯＳトランジスタのオン時の電流と等しい
電流が流れるようなバイアスがゲートに印加される第１
導電型の第５ＭＯＳトランジスタと、ソースを前記第５
ＭＯＳトランジスタのドレインに接続しドレインより出
力を取出す第１導電型の第６ＭＯＳトランジスタと、ド
レインを前記第６ＭＯＳトランジスタのドレインと接続
した前記第２導電型の第７ＭＯＳトランジスタと、ドレ
インを前記第７ＭＯＳトランジスタのソースと接続し、
前記第４のＭＯＳトランジスタのオン時の電流と等しい
電流が流れるようなバイアスがゲートに印加される第８
ＭＯＳトランジスタとから構成される前記レプリカ手段
と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第３及び第７ＭＯＳト
ランジスタのゲート電圧を制御する電圧制御手段と、を
含むことを特徴とするチャージポンプ回路。 - 【請求項６】 第１導電型の第１ＭＯＳトランジスタ
と、ソースを前記第１ＭＯＳトランジスタのドレインと
接続し、ドレインより出力を取出す第１導電型の第２Ｍ
ＯＳトランジスタと、ドレインを前記第２ＭＯＳトラン
ジスタのドレインと接続した第２導電型の第３ＭＯＳト
ランジスタと、ドレインを前記第３ＭＯＳトランジスタ
のソースと接続した前記第２導電型の第４ＭＯＳトラン
ジスタとから構成される前記チャージポンプ手段と、 第１導電型の第５ＭＯＳトランジスタと、ソースを前記
第５ＭＯＳトランジスタのドレインに接続し、前記第２
のＭＯＳトランジスタのオン時の電流と等しい電流が流
れるようなバイアスがゲートに印加される第１導電型の
第６ＭＯＳトランジスタと、ドレインを前記第６ＭＯＳ
トランジスタのドレインと接続し、前記第３のＭＯＳト
ランジスタのオン時の電流と等しい電流が流れるような
バイアスがゲートに印加される第２導電型の第７ＭＯＳ
トランジスタと、ドレインを前記第７ＭＯＳトランジス
タのソースと接続した前記第２導電型の第８ＭＯＳトラ
ンジスタとから構成される前記レプリカ手段と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第４及び第８ＭＯＳト
ランジスタのゲート電圧を制御する電圧制御手段と、を
含むことを特徴とするチャージポンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237570A JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
| US09/146,103 US6054882A (en) | 1997-09-03 | 1998-09-03 | Charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237570A JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188159A JPH1188159A (ja) | 1999-03-30 |
| JP2933070B2 true JP2933070B2 (ja) | 1999-08-09 |
Family
ID=17017282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237570A Expired - Lifetime JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6054882A (ja) |
| JP (1) | JP2933070B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555471B1 (ko) * | 1998-07-29 | 2006-03-03 | 삼성전자주식회사 | 적응적으로 전류 옵셋을 제어하는 전하 펌프 |
| JP3959886B2 (ja) * | 1999-03-24 | 2007-08-15 | 松下電工株式会社 | 照明器具 |
| US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
| GB2356751B (en) * | 1999-11-23 | 2004-04-21 | Sony Uk Ltd | Charge pump |
| JP4608153B2 (ja) * | 2001-09-10 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | チャージポンプ電流補正回路 |
| KR100423011B1 (ko) * | 2001-09-29 | 2004-03-16 | 주식회사 버카나와이어리스코리아 | 위상 동기 루프용 충전 펌프 회로 |
| US6989698B2 (en) * | 2002-08-26 | 2006-01-24 | Integrant Technologies Inc. | Charge pump circuit for compensating mismatch of output currents |
| US7078977B2 (en) * | 2002-09-06 | 2006-07-18 | True Circuits, Inc. | Fast locking phase-locked loop |
| JP4480547B2 (ja) | 2004-11-05 | 2010-06-16 | パナソニック株式会社 | チャージポンプ回路 |
| DE102006018236A1 (de) * | 2006-04-19 | 2007-11-08 | Xignal Technologies Ag | Steuerbare Stromquelle für einen Phasenregelkreis |
| US8018269B2 (en) * | 2007-11-13 | 2011-09-13 | Qualcomm Incorporated | Fast-switching low-noise charge pump |
| JP2010103707A (ja) | 2008-10-22 | 2010-05-06 | Canon Inc | チャージポンプ回路、及びクロック生成器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9405805D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Improved phase locked loop |
| US5532636A (en) * | 1995-03-10 | 1996-07-02 | Intel Corporation | Source-switched charge pump circuit |
| JP2877196B2 (ja) * | 1996-03-28 | 1999-03-31 | 日本電気株式会社 | チャージポンプ回路およびそれを備えた位相同期回路 |
-
1997
- 1997-09-03 JP JP9237570A patent/JP2933070B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-03 US US09/146,103 patent/US6054882A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH1188159A (ja) | 1999-03-30 |
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