JP3278673B2 - 定電圧発生回路 - Google Patents

定電圧発生回路

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JP3278673B2 JP01478093A JP1478093A JP3278673B2 JP 3278673 B2 JP3278673 B2 JP 3278673B2 JP 01478093 A JP01478093 A JP 01478093A JP 1478093 A JP1478093 A JP 1478093A JP 3278673 B2 JP3278673 B2 JP 3278673B2
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    • H03F3/46Reflex amplifiers
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路等に用
いられ、半導体装置に所望の電を供給する定電圧発生
回路に関するものである。
【0002】
【従来の技術】図2は、従来の定電圧発生回路の一構成
例を示す回路図である。この定電圧発生回路では、第1
の電源(例えば、電源電位Vcc)と第2の電源(例え
ば、接地電位Vss)との間に、カレントミラー型バイ
アス回路10と次段回路20とが接続されている。カレ
ントミラー型バイアス回路10は、電源電位Vccと接
地電位Vssとの間に直列接続された第1の抵抗素子で
ある抵抗11、第1のトランジスタであるPチャネルM
OSトランジスタ(以下、PMOSという)12、及び
NチャネルMOSトランジスタ(以下、NMOSとい
う)13を有している。さらに、電源電位Vccと接地
電位Vssとの間に、直列接続された第2のトランジス
タであるPMOS14とNMOS15とを有している。
PMOS12のゲートは、NMOS14のゲート及びド
レインと、出力ノードである出力端子16とNMOS1
5のドレインとに接続されている。さらに、NMOS1
3のドレイン及びゲートが、NMOS15のゲートに共
通接続されている。NMOS13及び15により、カレ
ントミラー回路が構成されている。出力端子16には、
次段回路20が接続されている。次段回路20は、定電
流源として働くPMOS21を有している。PMOS2
1は、ソースが電源電位Vccに、ゲートが出力端子1
6にそれぞれ接続され、そのドレインに流す一定電流を
他の構成素子に供給するトランジスタである。次に、図
2の定電圧発生回路の動作を説明する。カレントミラー
型バイアス回路10では、PMOS12,14及びNM
OS13,15を弱反転領域で動作させており、抵抗1
1の電圧降下をV11とすれば、次式(1)で表わされ
る。
【0003】
【数1】 従って、PMOS12を流れる電流iは、次式(2)で
与えられる。
【0004】
【数2】 (2)式が示すように、図2のカレントミラー型バイア
ス回路10は、電源電位Vccに対する依存性がない定
源として動作する。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
定電圧発生回路を構成するカレントミラー型バイアス回
路10では、電源電位Vccの変動に対して、出力端子
16がフローティング状態となる場合があり、その時、
出力端子16に接続される次段回路20のPMOS21
を制御できないという問題があった。例えば、電源電位
Vccが5Vから3Vに急激に低下する場合を考える。
この時、PMOS14の閾値を1Vとすると、出力端子
16の電位は、4Vから2Vへ低下しようとする。とこ
ろが、次段回路20の負荷容量が大きいと、時定数が大
きいので、電源電位Vccの急激な変化に対し、出力端
子16の電位が追随できなくなって3V程度の高い電位
が維持される。その結果、PMOS14が非導通とな
り、同時に、出力端子16の電位をゲート入力とするP
MOS12が非導通となる。次に、NMOS13に電流
が流れなくなり、共通のゲート入力であるNMOS1
3,15が非導通となる。従って、出力端子16はフロ
ーティング状態となり、次段回路20のPMOS21を
制御できなくなる。この状態は、接合容量からのリーク
電流等で、出力端子16の電位がPMOS14の閾値
分、電源電位Vccより低下するまで維持される。本発
明は、前記従来技術が持っていた課題として、電源電位
Vccの急激な変動に対して出力が不安定になるいう点
について解決した定電圧発生回路を提供するものであ
る。
【0006】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第1の発明は、第1の電極が第1の
電源に第1の抵抗素子を介して接続され、出力ノードの
電位に基づき導通状態が制御される第1のトランジスタ
と、第1の電極が前記第1の電源に接続され、第2の電
極が前記出力ノードに接続され、前記出力ノードの電位
に基づき導通状態が制御される第2のトランジスタと、
前記第1及び第2のトランジスタの第2の電極及び第2
の電源に接続されたカレントミラー回路とを有し、前記
出力ノードから一定の電圧を出力する定電圧発生回路に
おいて、第1の電極が前記第1の電源に接続され、第2
の電極が前記出力ノードに接続され、所定の電流を前記
第1の電極から前記第2の電極へ流す第3のトランジス
タと、第1の電極が前記第2の電源に接続され、第2の
電極が前記出力ノードに接続され、前記第2の電極から
前記第1の電極へ前記所定の電流とほぼ同一の電流を流
す第4のトランジスタとを有している。 第2の発明は、
第1の発明の定電圧発生回路において、前記第3のトラ
ンジス タは第1ノードの電位に基づき導通状態が制御さ
れ、前記第4のトランジスタは第2ノードの電位に基づ
き導通状態が制御され、第1の電極が前記第1の電源に
接続され、第2の電極が前記第1ノードに接続され、前
記第1ノードの電位に基づき導通状態が制御される第5
のトランジスタと、第1の電極が前記第2の電源に接続
され、第2の電極が第2の抵抗素子を介して前記第1ノ
ードに接続され、前記第2ノードの電位に基づき導通状
態が制御される第6のトランジスタとをさらに有してい
る。 第3の発明は、第2の発明の定電圧発生回路におい
て、前記第3のトランジスタのゲート幅に対する前記第
5のトランジスタのゲート幅の比と、前記第4のトラン
ジスタのゲート幅に対する前記第6のトランジスタのゲ
ート幅の比とが等しい
【0007】
【作用】第1、第2及び第3の発明によれば、以上のよ
うに定電圧発生回路を構成したので、第3と第4のトラ
ンジスタには、ほぼ同一の電流が流れる。そのため、電
源電位が短時間に急激に変化した場合、第3と第4のト
ランジスタが第1のトランジスタ及びカレントミラー回
路に対して常時電流を供給し続けるので、例えば、出力
ノードの電位が第2の電源側へ抜けて低下する。これに
より、第1及び第2のトランジスタが常に導通状態を維
持し、出力ノードがフローティング状態にならないよう
に動作する。従って、前記課題を解決できるのである。
【0008】
【実施例】図1は、本発明の実施例を示す定電圧発生
路の回路図であり、従来の図2中の要素と共通の要素に
は共通の符号が付されている。本実施例の定電圧発生
路では、従来のカレントミラー型バイアス回路10を用
い、その電源電位Vccと接地電位Vssとの間に、電
流バイパス回路30と、該電流バイパス回路30に所定
の電位を供給するためのバイアス回路40とを、付加し
た構成となっている。電流バイパス回路30は、電源電
位Vccと接地電位Vssとの間に直列接続された第3
のトランジスタであるPMOS31及び第4のトランジ
スタであるNMOS32を有し、該PMOS31のドレ
インとNMOS32のドレインがカレントミラー型バイ
アス回路10の出力ノードである出力端子16に共通接
続されている。バイアス回路40は、電源電位Vccと
接地電位Vssとの間に直列接続された第5のトランジ
スタであるPMOS41、第2の抵抗素子である抵抗4
2、及び第6のトランジスタであるNMOS43を有し
ている。PMOS41のゲート(第1ノード)及びドレ
インは、NMOS31のゲートに共通接続され、さらに
NMOS43のゲート(第2ノード)及びドレインが、
NMOS32のゲートに共通接続されている図1のカ
レントミラー型バイアス回路10及び次段回路20の動
作は従来と同様であるので、以下、本実施例の特徴であ
る電流バイパス回路30及びバイアス回路40の動作に
ついて説明する。PMOS41の電圧降下をV41、抵
抗42の抵抗値R42、及びNMOS43の電圧降下を
V43とすると、バイアス回路40内を流れる電流iB
は、次式(3)で与えられる。
【0009】
【数3】 一方、PMOS31のゲートはPMOS41のゲート
に、NMOS32のゲートはNMOS43のゲートにそ
れぞれ接続されており、該PMOS31と41及びNM
OS32と43のゲート・ソース間電圧は等しいので、
該PMOS31及びNMOS32が電流源として働く。
PMOS31及びNMOS32を流れる電流をi31及
びi32とすると、次式(4),(5)で与えられる。
【0010】
【数4】 に設定すると、i31=i32となり、PMOS31と
NMOS32のドレインは、共にカレントミラー型バイ
アス回路10の出力端子16に接続されているものの、
該カレントミラー型バイアス回路10の出力端子16と
の電気的干渉がほとんどなくなる。そのため、例えば、
前述したように電源電位Vccが5Vから3Vに短時間
で急激に変化して、出力端子16に3V程度の高い電位
が残留した場合、PMOS12と14が非導通になろう
とする。しかし、電流バイパス回路30に常時電流が流
れているため、出力端子16の電位は、接地電位Vss
側へ抜けて低下する。従って、PMOS12及び14は
常に導通状態を維持し、その結果、出力端子16がフロ
ーティング状態にならず、安定した出力が行える。
【0011】なお、本発明は上記実施例に限定されず、
例えば、図1のPMOSをNMOSに、NMOSをPM
OSに代え、第1の電源をVssに、第2の電源をVc
cに代えても、上記実施例とほぼ同様の作用、効果が得
られる。また、抵抗11,42を負荷MOSで構成する
等、カレントミラー型バイアス回路10、電流バイパス
回路30、及びバイアス回路40を他の回路構成に変更
する等、種々の変形が可能である。
【0012】
【発明の効果】以上詳細に説明したように、第1、第2
及び第3の発明によれば、定電圧を出力する出力ノード
によって導通制御される第1及び第2のトランジスタ、
及び該出力ノードと第1の電源または第2の電源との間
に、ほぼ同一の電流を流す第3及び第4のトランジスタ
を設けたので、この第3及び第4のトランジスタにはほ
ぼ同一の電流が流れる。そのため、電源電位が短時間に
急激に変化しても、第1及び第2のトランジスタは常に
導通状態が維持される。従って、出力ノードがフローテ
ィング状態にならず、安定した出力電圧が得られる。
【図面の簡単な説明】
【図1】本発明の実施例を示す定電圧発生回路の回路図
である。
【図2】従来の定電圧発生回路の回路図である。
【符号の説明】
10 カレントミラー型バイ
アス回路 11,42 抵抗 12,14,21,31,41 PMOS 13,15,32,43 NMOS 16 出力端子 20 次段回路 30 電流バイパス回路 40 バイアス回路 Vcc 電源電位 Vss 接地電位
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−157917(JP,A) 特開 平4−229315(JP,A) 特開 平2−253319(JP,A) 特開 平2−189703(JP,A) 特開 昭59−117320(JP,A) 実開 昭63−56417(JP,U) 実開 平1−113717(JP,U)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の電極が第1の電源に第1の抵抗素
    子を介して接続され、出力ノードの電位に基づき導通状
    態が制御される第1のトランジスタと、 第1の電極が前記第1の電源に接続され、第2の電極が
    前記出力ノードに接続され、前記出力ノードの電位に基
    づき導通状態が制御される第2のトランジスタと、 前記第1及び第2のトランジスタの第2の電極及び第2
    の電源に接続されたカレントミラー回路とを有し、前記
    出力ノードから一定の電圧を出力する定電圧発生回路に
    おいて、 第1の電極が前記第1の電源に接続され、第2の電極が
    前記出力ノードに接続され、所定の電流を前記第1の電
    極から前記第2の電極へ流す第3のトランジスタと、 第1の電極が前記第2の電源に接続され、第2の電極が
    前記出力ノードに接続され、前記第2の電極から前記第
    1の電極へ前記所定の電流とほぼ同一の電流を流す第4
    のトランジスタとを有することを特徴とする定電圧発生
    回路。
  2. 【請求項2】 前記第3のトランジスタは第1ノードの
    電位に基づき導通状態が制御され、前記第4のトランジ
    スタは第2ノードの電位に基づき導通状態が制御され、 第1の電極が前記第1の電源に接続され、第2の電極が
    前記第1ノードに接続され、前記第1ノードの電位に基
    づき導通状態が制御される第5のトランジスタと、 第1の電極が前記第2の電源に接続され、第2の電極が
    第2の抵抗素子を介して前記第1ノードに接続され、前
    記第2ノードの電位に基づき導通状態が制御される第6
    のトランジスタとをさらに有することを特徴とする請求
    項1記載の定電圧発生回路。
  3. 【請求項3】 前記第3のトランジスタのゲート幅に対
    する前記第5のトランジスタのゲート幅の比と、前記第
    4のトランジスタのゲート幅に対する前記第 6のトラン
    ジスタのゲート幅の比とが等しい請求項2記載の定電圧
    発生回路。
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