JP3095809B2 - 基準発生器 - Google Patents

基準発生器

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１及び第２電流ミラ
ー回路と、抵抗素子とを具えており、前記第１電流ミラ
ー回路の出力チェーンが前記第２電流ミラー回路の入力
チェーンと直列に結合され、且つ前記第２電流ミラー回
路の出力チェーンが前記第１電流ミラー回路の入力チェ
ーンと直列に結合れ、前記第２電流ミラー回路の出力チ
ェーンが前記抵抗素子を介して電源端子に結合される基
準発生器に関するものである。
【０００２】
【従来の技術】斯種の基準発生器は “Analysis and De
sign of Analog Intrgrated Circuits"（アナログ集積
回路の解析及び設計）（グレー(Gray)およびメイヤー(M
eyer)著、第２版、第283 頁、特に図4.25(a) ）から既
知である。これに記載されている基準発生器は、この発
生器の作動温度に大いに無関係な基準出力電流IOUTを発
生させるのに好適である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、基準
出力電流を供給する以外に、基準発生器の作動温度に大
いに無関係な出力基準電圧を供給するのにも好適な基準
発生器を提供することにある。
【０００４】
【課題を解決するための手段】本発明は冒頭に述べた種
類の基準発生器において、当該基準発生器が第３電流ミ
ラー回路も具え、前記第3電流ミラー回路の出力チェー
ンが前記第１電流ミラー回路の出力チェーンとと前記第
２電流ミラー回路の入力チェーンとの間に直列に結合さ
れ、前記第3電流ミラー回路の入力チェーンが基準出力
電圧供給用の電圧出力端子に接続されるようにしたこと
を特徴とする。このように、ごく僅かな回路部品（単一
の電流ミラー回路）を追加するだけで、基準出力電流と
基準出力電圧との双方を供給することができる基準発生
器が得られ、斯種の基準発生器の適用分野を広げること
ができる。
【０００５】本発明の好適例では、第３電流ミラー回路
の入力チェーンが前記電源端子と前記電圧出力端子との
間に結合されるようにする。このようにすることによ
り、第３電流ミラー回路の入力電流及び出力電流が第１
及び第２電流ミラー回路から得られるため、この第３電
流ミラー回路は電源電圧からの追加の電流を使用しなく
て済む。従って、本発明による基準発生器の電流消費量
は低くなる。
【０００６】
【実施例】図１は本発明による基準（電流及び電圧）発
生器の好適実施例を示す回路図である。この発生器はＮ
ＭＯＳトランジスタＮ１，Ｎ２及びＮ３と、ＰＭＯＳト
ランジスタＰ１〜Ｐ７とを具えている。ＰＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ３及びＰ７のソースを電源端子Ｖ
ＤＤに接続する。トランジスタＰ１，Ｐ２及びＰ３のゲ
ートを相互接続し、且つトランジスタＰ３のドレインに
接続する。トランジスタＰ１のドレインを、基準出力電
流ＩＲＥＦ供給用の電流出力端子に接続する。トランジ
スタＰ２のドレインをＰＭＯＳトランジスタＰ４及びＰ
５のソースと、トランジスタＰ７のゲート及びドレイン
と、基準出力電圧端子ＶＲＥＦとに接続する。トランジ
スタＰ４及びＰ５のゲートを相互接続し、且つトランジ
スタＰ５のドレインと、ＰＭＯＳトランジスタＰ６のソ
ースとに接続する。ＮＭＯＳトランジスタＮ２及びＮ３
のゲートを相互接続し、且つトランジスタＮ３のドレイ
ンと、トランジスタＰ４のドレインとに接続する。トラ
ンジスタＮ２のソースをＮＭＯＳトランジスタＮ１のド
レインとＰＭＯＳトランジスタＰ６のドレインとの接続
点Ａに接続する。ＮＭＯＳトランジスタＮ１及びＮ３の
ソース及びトランジスタＰ６のゲートを電源端子ＶＳＳ
に接続する。第2電流ミラー回路の入力チェーンである
トランジスタＮ３のドレインを第3電流ミラー回路の出
力チェーンであるトランジスタＰ４のドレインに接続
し、第1電流ミラー回路の出力チェーンであるＮＭＯＳ
トランジスタＮ２のドレインを第１電流ミラー回路の入
力チェーンであるトランジスタＰ３のドレインに接続す
る。トランジスタＮ１のゲートを基準電圧出力端子ＶＲ
ＥＦに接続する。
【０００７】図１に示す基準発生器は次のように作動す
る。トランジスタＰ２とＰ３は第１電流ミラー回路を形
成し、トランジスタＮ２とＮ３は第２電流ミラー回路を
形成し、トランジスタＰ４とＰ５は第３電流ミラー回路
を形成する。ＮＭＯＳトランジスタＮ１は抵抗素子とし
て作動する。第１及び第２電流ミラー回路と、トランジ
スタＮ１は、前記グレー及びメイヤーの文献の第283 頁
及びこの文献の第238〜239 頁からも明らかなように基
準出力電流ＩＲＥＦを発生する既知の基準発生器を形成
する。斯かる文献には、第１及び第２電流ミラー回路と
抵抗素子を有している本来既知の基準発生器が温度に多
少ながら依存する基準出力電流を発生する旨記載されて
いる。そこで、本発明によれば図１に示すようにＰＭＯ
ＳトランジスタＰ４とＰ５とで構成される第３の電流ミ
ラー回路も設ける。電流値がトランジスタＰ４とＰ５の
電流ミラー作用に応答してトランジスタＰ４を経て流れ
る電流Ｉ１に比例する電流Ｉ２がトランジスタＰ５とＰ
６の主電流通路を経て流れる。前記グレー及びメイヤー
の文献からも明らかなように、電流Ｉ１の値は一定であ
るため、電流Ｉ２も一定値である。電流Ｉ２とＩ１との
比率がトランジスタＰ５とＰ４の相対的な幾何学的構造
比に依存することは明らかである。電流値Ｉ２は一定で
あるから、トランジスタＰ５及びＰ６のゲート−ソース
電圧もほぼ一定である。電圧出力端子における電圧ＶＲ
ＥＦはトランジスタＰ５及びＰ６のゲート−ソース電圧
の和に等しいので、電圧ＶＲＥＦの値も一定である。ト
ランジスタＰ４とＰ５はトランジスタＰ２から直接電流
を取出すため、これらのトランジスタＰ４とＰ５が追加
的に電流を消費することはない。トランジスタＰ５及び
Ｐ６のゲート−ソース電圧は、これらの電圧が負温度係
数を有するしきい値電圧と、正温度係数を有するゲート
−ソース駆動電圧との和によって形成されるため、これ
ら２つの作用が互いに相殺するので、周囲温度にほぼ無
関係となる。即ち、トランジスタＰ５及びＰ６の駆動電
圧は接続点Ａにおける電圧に比例することになる。ＮＭ
ＯＳトランジスタＮ２及びＮ３が通常「弱反転」(weak
inversion)領域と称される所で作動する場合には、接続
点Ａにおける電圧が周囲温度に確実に依存し、即ち周囲
温度が高くなると、接続点Ａの電圧は増大する（所謂Ｐ
ＴＡ効果：Ｐositive Ｔo Ａbsolute Ｔemperatute) 。
【０００８】そこで、好ましくはトランジスタＰ６のド
レインを（図１に示すように）接続点Ａに接続して、電
流Ｉ２をトランジスタＮ１を経て流すようにする。この
ようにすれば、接続点Ａに所望電圧を発生させる場合
に、トランジスタＮ１の抵抗値を低く選定しても接続点
Ａに所望電圧を得ることができる。トランジスタＮ１の
抵抗値を低くすると云うことは、このトランジスタＮ１
の幅／長さの比（Ｗ／Ｌ）を大きく選定し得ることを意
味する。トランジスタＮ１の幅（Ｗ）が同じである場
合、このことはトランジスタＮ１の長さ（Ｌ）を比例的
に小さくし得ることを意味する。従って、トランジスタ
Ｎ１を構成するのに必要なチップ表面積を小さくするこ
とができる。
【０００９】本発明の好適例では、トランジスタＮ１の
ゲート電極を電圧出力端子に接続する。このようにすれ
ば、トランジスタＮ１のゲートは電源電圧ＶＤＤの如何
なる変化にも無関係な一定の電圧ＶＲＥＦを受電する。
従って、トランジスタＮ１は、電源電圧ＶＤＤの変動に
無関係な抵抗値を有する。抵抗素子としてのトランジス
タＮ１は電界効果トランジスタとするのが好適である。
その理由は、電界効果トランジスタはそれが完全に導通
する場合に、そのゲート−ソース電圧をバイポーラ−ト
ランジスタが完全に導通する場合のベース−エミッタ電
圧（１ＶBE）の多数倍高くすることができるからであ
る。従って、この場合電圧ＶＲＥＦは１ＶBEよりも遙か
に高い値となり得る。
【００１０】ＰＭＯＳトランジスタＰ５及びＰ６は、こ
れらのトランジスタが反転作動領域で作動するようにす
るために、チャネルの長さを長くするのが好適である。
本発明によれば、図１に示すようにＰＭＯＳトランジス
タＰ７も設ける。電源電圧ＶＤＤのスイッチ−オン時に
トランジスタＰ７は、基準発生器が電圧出力端子を僅か
に帯電することにより始動されるようにする。これによ
り基準発生器を所望な安定状態に至らしめる。
【図面の簡単な説明】
【図１】 本発明による基準発生器の好適な実施例を示
す回路図である。
【符号の説明】
Ｎ１，Ｎ２，Ｎ３ ＮＭＯＳトランジスタ Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ ＶＤＤ，ＶＳＳ 電源端子 ＶＲＥＦ 電圧出力端子 〔Ｐ２，Ｐ３〕 第１電流ミラー回路 〔Ｎ２，Ｎ３〕 第２電流ミラー回路 〔Ｐ４，Ｐ５〕 第３電流ミラー回路 〔Ｎ１〕 抵抗素子
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 フィリップ デービット コステロ アメリカ合衆国 カリフォルニア州 94086 サニーベイル パシット テラ ス 150 アパートメント 620 (56)参考文献 特開 昭63−266508（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/26

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１及び第２電流ミラー回路(P2,P3;N2,
    N3)と、抵抗素子(N1)とを具えており、前記第１電流ミ
    ラー回路(P2,P3)の出力チェーン(P2)が前記第２電流ミ
    ラー回路（N2,N3)の入力チェーン(N3)と直列に結合さ
    れ、且つ前記第２電流ミラー回路（N2,N3)の出力チェー
    ン(N2)が前記第１電流ミラー回路(P2,P3)の入力チェー
    ン(P3)と直列に結合れ、前記第２電流ミラー回路（N2,N
    3)の出力チェーン(N2)が前記抵抗素子(N1)を介して電源
    端子（VSS）に結合される基準発生器において、当該基
    準発生器が第３電流ミラー回路（P4,P5）も具え、前記
    第3電流ミラー回路の出力チェーン(P4)が前記第１電流
    ミラー回路(P2,P3)の出力チェーン(P2)と前記第２電流
    ミラー回路（N2,N3)の入力チェーン(N3)との間に直列に
    結合され、前記第３電流ミラー回路(P4,P5)の入力チェ
    ーン(P5)が基準出力電圧供給用の電圧出力端子（VREF）
    に接続されるようにしたことを特徴とする基準発生器。
  2. 【請求項２】 前記第３電流ミラー回路(P4,P5)の入力
    チェーン(P5)が、前記電源端子（VSS）と前記電圧出力
    端子（VREF）との間に結合されるようにしたことを特徴
    とする請求項１に記載の基準発生器。
  3. 【請求項３】 前記第３ミラー回路（P4,P5）の入力チ
    ェーン(P5)が抵抗負荷(P6)を含むようにしたことを特徴
    とする請求項１又は２に記載の基準発生器。
  4. 【請求項４】 前記抵抗負荷(P6)が前記抵抗素子(N1)と
    前記第２電流ミラー回路(N2,N3)の出力チェーン(N2)と
    の接続点（A）に結合されるようにしたことを特徴とす
    る請求項３に記載の基準発生器。
  5. 【請求項５】 前記抵抗負荷(P6)がトランジスタから成
    り、該トランジスタの制御電極が前記電源端子（VSS）
    に結合されるようにしたことを特徴とする請求項３に記
    載の基準発生器。
  6. 【請求項６】 前記第1及び第2電流ミラー回路(P2,P3;P
    4,P5)の出力チェーン（P2とP5）間の接続点が前記電圧
    出力端子（VREF）に結合されるようにしたことを特徴と
    する請求項１〜５のいずれかに記載の基準発生器。
  7. 【請求項７】 前記抵抗素子(N1)がトランジスタ(N1)か
    ら成り、該トランジスタの制御電極が前記電圧出力端子
    （VREF）に接続されるようにしたことを特徴とする請求
    項1〜6のいずれかに記載の基準発生器。
  8. 【請求項８】 前記トランジスタ(N1)を電界効果トラン
    ジスタとしたことを特徴とする請求項7に記載の基準発
    生器。
  9. 【請求項９】 ダイオード接続のトランジスタ（P7）が
    前記電圧出力端子（VREF）と他の電源端子（VDD）との
    間に配置されるようにしたことを特徴とする請求項１〜
    ７のいずれかに記載の基準発生器。
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