JPH0793006B2 - 内部電源電圧発生回路 - Google Patents

内部電源電圧発生回路

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JPH0793006B2
JPH0793006B2 JP3244106A JP24410691A JPH0793006B2 JP H0793006 B2 JPH0793006 B2 JP H0793006B2 JP 3244106 A JP3244106 A JP 3244106A JP 24410691 A JP24410691 A JP 24410691A JP H0793006 B2 JPH0793006 B2 JP H0793006B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリ装
置の内部電源電圧発生回路に関するもので、特に温度の
上昇に応じて出力電圧を上昇させることのできる内部電
源電圧発生回路に関するものである。
【０００２】
【従来の技術】最近の大記憶容量の半導体メモリ装置に
おいては、高い電界に弱いミクロン単位レベル以下のＭ
ＯＳトランジスタに対し、通常５Ｖとされている外部電
源電圧より低い一定の電圧を供給してやる必要がある。
このため、低電源電圧供給用の内部電源電圧発生回路が
メモリ部と共にチップ内に形成される。例えば、１６メ
ガダイナミックＲＡＭレベル以上の半導体メモリ製品に
は、メモリ素子の信頼性を確保するために内部電源電圧
発生回路が不可欠である。
【０００３】従来の内部電源電圧発生回路及びその特性
を図５、図６及び図７に示す。図５は基準電圧発生回路
５０と、比較器６０と、出力端７０とから形成された内
部電源電圧発生回路１００の全体回路図であり、図６は
図５の回路の外部電源電圧に対する出力特性を示したグ
ラフである。そして、図７に図５の基準電圧発生回路５
０の他の例が示されている。
【０００４】内部電源電圧発生回路１００は、基準電圧
発生回路５０と、可変抵抗として作用するＰＭＯＳトラ
ンジスタ１０からなる出力端７０と、基準電圧発生回路
５０の出力電圧と出力端７０の出力電圧とを比較してＰ
ＭＯＳトランジスタ１０のゲート電圧を制御する差動増
幅回路である比較器６０と、で構成されている。
【０００５】基準電圧発生回路５０は、第１及び第２抵
抗素子Ｒ１、Ｒ２が外部電源電圧端と接地電圧端との間
に直列接続されており、その抵抗間の出力ノード３を通
じて基準電圧（Ｖref ）を発生する。比較器６０は、差
動対を構成する第１及び第２ＮＭＯＳトランジスタ６、
７と、定電流源として機能する第３ＰＭＯＳトランジス
タ８と、電流ミラー負荷（current mirror load）を構
成する第１及び第２ＰＭＯＳトランジスタ４、５と、で
構成されている。さらに、ＰＭＯＳトランジスタ１０
は、そのソースが外部電源電圧端に接続され、ドレイン
が内部電源電圧（Ｖccint ）を発生させる出力ノード１
１に接続されている。
【０００６】この内部電源電圧発生回路１００の動作に
ついて説明する。出力端７０の出力ノード１１からメモ
リ回路（図示せず）に負荷電流が流れると、出力端７０
のＰＭＯＳトランジスタ１０で電圧降下が発生し、内部
電源電圧が外部電源電圧（Ｖccext ) より低いレベルに
設定される。そして同時に、基準電圧が比較器６０の第
１ＮＭＯＳトランジスタ６のゲートに供給され、内部電
源電圧と比較されることで、内部電源電圧と基準電圧と
の間に差異のないように出力端７０のＰＭＯＳトランジ
スタ１０のゲートが制御される。
【０００７】このような内部電源電圧発生回路は、半導
体素子の信頼性を確保するために、印加される外部電源
電圧に対してはその変化に関係なく一定の電圧を維持し
なければならない。しかしながら図５の回路では、図６
に示すようにΔＶ程度増加してしまう。その理由は、基
準電圧発生回路５０の基準電圧がＶref ＝〔Ｒ２／（Ｒ
１＋Ｒ２）〕Ｖccext の関係にあるために、外部電源電
圧が増加変動すると基準電圧も増加してしまい、従って
内部電源電圧も上昇してしまうからである。このように
外部電源電圧の変化に伴って内部電源電圧も変化してし
まうと、メモリの信頼性において好ましくない。
【０００８】図７に示す基準電圧発生回路５０の他の例
はＰＭＯＳトランジスタから構成した回路で、直列接続
された第１、第２及び第３ＰＭＯＳトランジスタ１２、
１３、１４、それに同じく直列接続される第４及び第５
ＰＭＯＳトランジスタ１５、１６が、外部電源電圧端と
接地電圧端との間に並列で接続されている。また、第
１、２及び第３ＰＭＯＳトランジスタ１２、１３、１４
は、各々のゲートとドレインがダイオード接続され、第
４ＰＭＯＳトランジスタ１５は、ゲートが第３ＰＭＯＳ
トランジスタ１４のソースに接続され、第５ＰＭＯＳト
ランジスタ１６は、ゲートとドレインがダイオード接続
されている。そして、第３ＰＭＯＳトランジスタ１４の
ソースは、第４ＰＭＯＳトランジスタ１５のゲートをＶ
ccext ／３の電圧に制御し、第４ＰＭＯＳトランジスタ
１５のドレインが出力端として出力ノード１７を通じて
基準電圧を供給する。
【０００９】このような基準電圧発生回路５０の場合、
外部電源電圧の変化に対しては内部電源電圧を一定に保
てるものの、温度上昇に応じて各ＭＯＳトランジスタの
しきい電圧（Ｖth）が影響を受け、基準電圧が低くなっ
てしまう。そして、基準電圧が低くなる結果、内部電源
電圧も低くなり、半導体メモリ素子の速度低下の原因と
なる。
【００１０】また、温度が上昇するとＭＯＳトランジス
タの電流駆動能力が低下していくので、メモリの動作速
度が低下することにつながる。したがって、温度上昇に
際しては内部電源電圧を上向き調整したほうが好まし
い。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、温度上昇に応じて出力電圧を高くすることをも可
能で、温度の変化に関係なくメモリ素子に一定の速度を
維持させられるような内部電源電圧発生回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明による内部電源電圧発生回路では、チャ
ネル長の異なるＭＯＳトランジスタを抵抗として直列接
続してなり、チャネル長の長い方のＭＯＳトランジスタ
から内部電源電圧を受けて分圧し出力する分圧回路を設
け、この分圧回路の出力電圧を比較器における基準電圧
の比較対象として用いるようにする。
【００１３】
【作用】この内部電源電圧発生回路によれば、温度が上
昇すると分圧回路のＭＯＳトランジスタの抵抗値が大き
くなって流れる電流量が減り、そしてこの電流量の減少
により分圧回路から比較器に入力される電圧が低くな
る。したがって、基準電圧が温度変化に対し安定的であ
れば、温度上昇に応じて内部電源電圧を上げることがで
きる。それにより、高温状態でもメモリ素子の動作速度
を維持させるに足る内部電源電圧を供給できるものであ
る。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００１５】図１は、本発明による内部電源電圧発生回
路１００のブロック図であって、分圧回路８０の接続関
係を示しており、図２は図１の回路の出力特性のグラフ
である。また、図１の回路を具体化した例が図３に示さ
れている。
【００１６】図１の内部電源電圧発生回路１００は、基
準電圧を発生する基準電圧発生回路５０と、その基準電
圧を第１入力とし、そして分圧回路８０の出力電圧を第
２入力とする比較器６０と、比較器６０の制御により内
部電源電圧を発生させる出力端７０と、出力端７０に接
続され、またその出力が比較器６０の第２入力となり、
出力端７０の出力電圧を温度に応じて上昇させるための
分圧回路８０と、から構成されている。
【００１７】分圧回路８０は、その出力ノードに内部電
源電圧を分圧した分圧電圧を発生するもので、これによ
り、出力端７０から出力される内部電源電圧を温度の上
昇に応じて増大させることができる。すなわち、この分
圧回路８０は、温度上昇に応じて抵抗値が上昇する負荷
用の第１及び第２可変抵抗素子Ｒ１′、Ｒ２′を備えて
おり、第１可変抵抗素子Ｒ１′の抵抗値が第２可変抵抗
素子Ｒ２′の抵抗値より大きくされ、さらに温度上昇に
応じた抵抗値上昇率について第１可変抵抗素子Ｒ１′の
方が大きくされている。
【００１８】このような内部電源電圧発生回路１００か
ら出力される内部電源電圧は次のように表示される。す
なわち、Ｖccint ＝〔１＋（Ｒ１′／Ｒ２′）〕Ｖref
となる。ここで、温度変化に対する抵抗の変化比はＲ
１′＞Ｒ２′である。したがって、温度の上昇に応じる
第１可変抵抗素子Ｒ１′の抵抗増加比が第２可変抵抗素
子Ｒ２′の抵抗増加比よりも大きいので、内部電源電圧
を上昇させられることは明らかである。また、図２にか
らも、温度上昇に応じて内部電源電圧が上昇して一定に
維持されることを知り得る。
【００１９】図１の回路をより具体的化した一例を図３
に基づいて説明する。基準電圧発生回路５０は、外部電
源電圧端に入力端子が接続された定電流源３１と、定電
流源３１の出力端子に接続された出力ノード３８と、出
力ノード３８と接地電圧端との間に接続され、出力ノー
ド３８の電圧を所定の電圧に降下させるための手段と、
から構成される。
【００２０】この手段は、出力ノード３８に一方の端子
が接続された第１抵抗３５と、第１抵抗３５の他方の端
子にコレクタとベースが共通接続され、接地電圧端にエ
ミッタが接続された第１バイポーラトランジスタ３２
と、出力ノード３８に一方の端子が接続された第２抵抗
３６と、第２抵抗３６の他方の端子にコレクタが接続さ
れ、第１バイポーラトランジスタ３２のコレクタにベー
スが接続された第２バイポーラトランジスタ３３と、第
２バイポーラトランジスタ３３のエミッタに一方の端子
が接続され、接地電圧端に他方の端子が接続された第３
抵抗３７と、出力ノード３８にコレクタが接続されると
共に、第２バイポーラトランジスタ３３のコレクタにベ
ースが接続され、さらに接地電圧端にエミッタが接続さ
れた第３バイポーラトランジスタ３４と、から構成され
ている。
【００２１】比較器６０は、外部電源電圧端にソースが
接続された第１ＰＭＯＳトランジスタ３９と、外部電源
電圧端にソースが接続され、ゲートとドレインが第１Ｐ
ＭＯＳトランジスタ３９のゲートに共通接続された第２
ＰＭＯＳトランジスタ４０と、ゲートに基準電圧を受
け、ドレインが第１ＰＭＯＳトランジスタ３９のドレイ
ンに接続された第１ＮＭＯＳトランジスタ４１と、ゲー
トに分圧回路８０の出力電圧を受け、ドレインが第２Ｐ
ＭＯＳトランジスタ４０のドレインに接続された第２Ｎ
ＭＯＳトランジスタ４３と、ゲートに基準電圧を受け、
ドレインが第１及び第２ＮＭＯＳトランジスタ４１、４
３の各ソースに接続されると共にソースが接地電圧端に
接続された第３ＮＭＯＳトランジスタ４２と、第１ＰＭ
ＯＳトランジスタ３９及び第１ＮＭＯＳトランジスタ４
１の共通端子である出力ノード４４と、から形成されて
いる。
【００２２】出力端７０は、外部電源電圧端にソースが
接続され、比較器６０の出力ノード４４にゲートが接続
されたＰＭＯＳトランジスタ４５と、ＰＭＯＳトランジ
スタ４５のドレインに接続されて内部電源電圧を発生す
る出力ノード４９と、から形成されている。
【００２３】分圧回路８０は、出力端７０の出力ノード
４９にソースが接続され、ゲート及びドレインがダイオ
ード接続された第１ＰＭＯＳトランジスタ４６と、第１
ＰＭＯＳトランジスタ４６のドレインにソースが接続さ
れ、ゲート及びドレインが接地電圧端にダイオード接続
された第２ＰＭＯＳトランジスタ４７と、第１及び第２
ＰＭＯＳトランジスタ４６、４７の共通端子であり、分
圧電圧を比較器６０の第２ＮＭＯＳトランジスタ４３へ
出力する出力ノード４８と、から形成されている。
【００２４】基準電圧発生回路５０は、温度変化に関係
なく一定の基準電圧を出力させるために、バイポーラト
ランジスタで構成されている。この基準電圧発生回路５
０の出力電圧は、Ｖref ＝ＶBE＋（Ｒｂ/ Ｒｃ）・Ｖt
・ｌｎ〔（Ｉ1 ／Ｉ2 ）・（Ｉｓ2 ／Ｉｓ1 ）〕とな
る。ここで、ＶBEは、第３バイポーラトランジスタ３４
のエミッタ−ベース電圧であり、Ｖｔは、熱電電圧（th
ermoelectric voltage)であり、Ｒｂ及びＲｃは、各々
第２及び第３抵抗３６、３７の抵抗値であり、Ｉｓ1 及
びＩｓ2 は、各々第１及び第２バイポーラトランジスタ
３２、３３のコレクタ飽和電流である。この基準電圧発
生回路５０は、−２．２ｍＶ／℃という負特性であるエ
ミッタ−ベース電圧ＶBEと０．０８５ｍＶ／℃という正
特性である熱電電圧Ｖｔを結合させて零特性を得るよう
にされている。それ故、−３ｍＶ／℃の負特性を有する
ＰＭＯＳトランジスタを用いた従来の基準電圧発生回路
に比べ、より安定的であり、温度変化に関係なく一定の
基準電圧を出力することができる。
【００２５】また、分圧回路８０は、基準電圧を見かけ
上増大させるように接続されており、これにより内部電
源電圧は温度の上昇に応じて増大することになる。具体
的には、第１ＰＭＯＳトランジスタ４６のチャネルコン
ダクタンスｇ1 （＝∂ＩDS／∂ＶDS）が第２ＰＭＯＳト
ランジスタ４７のチャネルコンダクタンスｇ2 より小く
設計されており、それ故、第１ＰＭＯＳトランジスタ４
６のチャネル抵抗は第２ＰＭＯＳトランジスタ４７のそ
れより高くなっている。ここで、コンダクタンスは抵抗
の逆数である。以上の説明から、電流駆動力（current
driving power）が、高いチャンネル抵抗を有するＭＯ
Ｓトランジスタにより減少させられることを理解でき
る。一般に、チャネル長の長いＭＯＳトランジスタは、
チャネル長の短いＭＯＳトランジスタに比べ温度の影響
が大きい。したがって、チャネル長の長いＭＯＳトラン
ジスタにおけるチャネル抵抗が温度に応じて変化するこ
とは考慮に値する。
【００２６】以下、温度が室温（２５℃）である場合に
ついて図３の回路の動作を見る。基準電圧発生回路５０
による基準電圧が比較器６０の第１及び第３ＮＭＯＳト
ランジスタ４１、４２のゲートに印加され、これが比較
器６０の第２ＮＭＯＳトランジスタ４３のゲートに印加
される電圧より大きくなると、出力端７０のＰＭＯＳト
ランジスタ４５の抵抗が減り出力ノード４９の電圧は上
がる。そうするうちに、基準電圧と分圧回路８０の出力
電圧が同じレベルとなると、内部電源電圧は一定に維持
される。
【００２７】そして、例えば８３℃以上の高温になる
と、分圧回路８０の負荷用の第１ＰＭＯＳトランジスタ
４６のチャネルを流れる電流が減少し、比較器６０の第
２ＮＭＯＳトランジスタ４３のゲート電圧は室温の状態
よりも低くなる。そうすると、基準電圧との比較から比
較器６０の出力ノード４４の電圧は低くなり、出力端７
０のＰＭＯＳトランジスタ４５の抵抗が減って出力ノー
ド４９の電圧つまり内部電源電圧が上昇する。
【００２８】このようにして、温度が上昇すればするほ
ど分圧回路８０の負荷用の第１ＰＭＯＳトランジスタ４
６のチャネルを流れる電流が減少するので、出力端７０
の出力ノード４９の電圧が上昇し、したがって内部電源
電圧は上昇する。この結果、高温になるとメモリ素子に
供給される電源電圧を上昇させることができるようにな
り、トランジスタ性能の低下を防止して全体的にメモリ
素子の安定的な動作を維持させることができる。
【００２９】したがって、温度上昇により基準電圧が低
くなって内部電源電圧も低くなるという従来の問題点、
及び外部電源電圧の増加で基準電圧が上昇して内部電源
電圧を一定に維持できないという従来の問題点を同時に
解決することもできる。
【００３０】本発明による分圧回路８０の理解を容易に
するため、例えばゲート酸化膜を１６０Åの厚さとした
ＭＯＳトランジスタの温度変化による電流駆動力の減少
程度を図４の表に数値で示す。図４で電流駆動力の大き
さは、ＮＭＯＳトランジスタのゲートとドレイン電圧が
すべて＋４．０Ｖ（ＰＭＯＳトランジスタの場合は−
４．０Ｖ）であるときの測定結果であって、このとき基
板とソースとの間の電圧は−２．０Ｖ（０Ｖ）であり、
電流減少比は、２５℃での電流駆動力を基準として８５
℃での電流駆動力を比較したものである。電流の減少比
が大きいということは抵抗増加比が大きいということを
意味するので、ＭＯＳトランジスタのチャネルコンダク
タンスｇが小さいほどチャネル抵抗が大きく、温度上昇
による抵抗の増加比も大きいということになる。
【００３１】
【発明の効果】以上述べてきたように、本発明による内
部電源電圧発生回路は、温度上昇によるＭＯＳトランジ
スタの電流駆動力減少によって生じる速度低下を、温度
上昇に応じる内部電源電圧の増加調整によって補償する
ことができるので、高温の場合でも室温の場合と同様の
速度を維持できるようなメモリ素子を提供でき、半導体
メモリ製品の性能向上に寄与できる。
【図面の簡単な説明】
【図１】本発明による内部電源電圧発生回路の構成図。
【図２】図１の回路の出力特性図。
【図３】図１の回路の具体例を示す回路図。
【図４】温度の変化によるＭＯＳトランジスタの電流駆
動力の減少程度を数値で示した表。
【図５】従来の内部電源電圧発生回路の回路図。
【図６】図５の回路の出力特性図。
【図７】図５の基準電圧発生回路の他の例を示す回路
図。
【符号の説明】
Ｒ１′ 第１可変抵抗素子 Ｒ２′ 第２可変抵抗素子 ４６ 第１ＭＯＳトランジスタ ４７ 第２ＭＯＳトランジスタ ４８ 出力ノード ５０ 基準電圧発生回路 ６０ 比較器 ７０ 出力端 ８０ 分圧回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−306494（ＪＰ，Ａ) 特開 平１−124011（ＪＰ，Ａ) 特表 昭57−501452（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧を可変抵抗により電圧降下
    させて内部電源電圧を発生する出力端と、チャネル長の
    異なるＭＯＳトランジスタを抵抗として直列接続してな
    り、チャネル長の長い方のＭＯＳトランジスタから内部
    電源電圧を受けて分圧し出力する分圧回路と、内部電源
    電圧レベル設定用の基準電圧を発生する基準電圧発生回
    路と、分圧回路の出力電圧及び基準電圧を比較し、その
    比較結果に基づいて出力端の可変抵抗を制御する比較器
    と、を備えてなる内部電源電圧発生回路。
  2. 【請求項２】 ダイオード接続したＰＭＯＳトランジス
    タを用いて分圧回路を構成した請求項１記載の内部電源
    電圧発生回路。
  3. 【請求項３】 基準電圧発生回路を、外部電源電圧を入
    力とする定電流源と、この定電流源の出力側に設けられ
    基準電圧を出力する出力ノードと、この出力ノードに一
    方の端子が接続された第１抵抗と、第１抵抗の他方の端
    子にコレクタ及びベースが接続され、そしてエミッタが
    接地電圧とされる第１バイポーラトランジスタと、前記
    出力ノードに一方の端子が接続された第２抵抗と、第２
    抵抗の他方の端子にコレクタが接続されると共に第１バ
    イポーラトランジスタのコレクタにベースが接続された
    第２バイポーラトランジスタと、第２バイポーラトラン
    ジスタのエミッタに一方の端子が接続され、そして他方
    の端子が接地電圧とされる第３抵抗と、前記出力ノード
    にコレクタが接続されると共に第２バイポーラトランジ
    スタのコレクタにベースが接続され、そしてエミッタが
    接地電圧とされる第３バイポーラトランジスタと、から
    構成した請求項１又は請求項２記載の内部電源電圧発生
    回路。
  4. 【請求項４】 比較器を、外部電源電圧をソースに受け
    る第１ＰＭＯＳトランジスタと、外部電源電圧をソース
    に受け、そしてゲート及びドレインが第１ＰＭＯＳトラ
    ンジスタのゲートに接続された第２ＰＭＯＳトランジス
    タと、ゲートに基準電圧を受け、そしてドレインが第１
    ＰＭＯＳトランジスタのドレインに接続された第１ＮＭ
    ＯＳトランジスタと、ゲートに分圧回路の出力電圧を受
    け、ドレインが第２ＰＭＯＳトランジスタのドレインに
    接続された第２ＮＭＯＳトランジスタと、ゲートに基準
    電圧を受け、そしてドレインが第１及び第２ＮＭＯＳト
    ランジスタの各ソースに接続され且つソースが接地電圧
    とされる第３ＮＭＯＳトランジスタと、第１ＰＭＯＳト
    ランジスタ及び第１ＮＭＯＳトランジスタの共通端子で
    あり出力端の可変抵抗を制御する出力ノードと、から構
    成した請求項３記載の内部電源電圧発生回路。
  5. 【請求項５】 出力端を、外部電源電圧をソースに受
    け、そして比較器の出力ノードにゲートが接続されたＰ
    ＭＯＳトランジスタと、このＰＭＯＳトランジスタのド
    レインに接続されて内部電源電圧を発生する出力ノード
    と、から構成した請求項４記載の内部電源電圧発生回
    路。
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