JP3190943B2 - バイポーラ／ｃｍｏｓレギュレータ回路 - Google Patents

バイポーラ／ｃｍｏｓレギュレータ回路

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Description

【発明の詳細な説明】 発明の背景 この発明は、包括的にMOSトランジスタ電流を正確に
制御できる回路に関するものである。その回路は、十分
に制御されたCMOS電流を生じるように温度、電源電圧お
よびプロセスコーナにつれて都合よく変わるCMOSゲート
制御電圧を発生するために、バイポーラおよびCMOS素子
を利用する。
バイポーラトランジスタのみを使用するバンドギャッ
プレギュレータのような従来のバイポーラレギュレータ
回路が先行技術として一般に周知であり、それはまた、
大変よい基準電圧を提供することができる。これらの先
行技術回路の主な欠点は、バイポーラ技術は大変費用が
かかり、かつ、回路の動作により多量の電力を必要とす
る、ということである。このように、バイポーラ技術は
CMOS技術ほど一般向きではない。CMOS技術を使用する回
路は、製造するのがより容易であり、かつ、バイポーラ
技術で利用するよりもより少ない電力を利用する。しか
し、CMOS回路には、電圧レベルおよび電流の正確な制御
を提供できないという固有の問題がある。したがって、
CMOS回路の電圧および／または電流レベルは、温度、電
源電圧またはプロセス変動によって激しく変化し得る。
それゆえに、バイポーラトランジスタおよびCMOSトラ
ンジスタ技術の利点を組合せた、合併または複合バイポ
ーラ/CMOSレギュレータ回路を提供することが望まれる
だろう。結果として、バイポーラトランジスタおよびCM
OSトランジスタは、集積回路レギュレータ素子を形成す
るために共通の半導体サブストレートに合併または配置
されるが、この集積回路レギュレータ素子は、電圧レベ
ルおよびCMOS電流の正確な制御を提供することができ、
さらに比較的低いコストで製造でき、しかもなおより改
善された性能を提供する。
発明の概要 したがって、この発明の包括的な目的は、比較的単純
かつ経済的に製造および組立ができ、しかもなお従来の
電圧基準回路の不利を克服した、バイポーラ/CMOSレギ
ュレータ回路を提供することである。
この発明の１つの目的は、MOS電流がバイポーラ回路
の電流と同じように正確に制御され得るようにバイポー
ラ技術およびCMOS技術をうまく合併した、バイポーラ/C
MOSレギュレータ回路を提供することである。
この発明のもう１つの目的は、十分に制御されたCMOS
電流を生じるために温度、電源電圧およびプロセスコー
ナにつれて都合よく変わるCMOSゲート制御電圧を発生す
るための、バイポーラ/CMOSレギュレータ回路を提供す
ることである。
この発明のまた１つの目的は、バンドギャップ回路部
と、温度、電源電圧およびプロセスコーナの変動に関し
て十分に制御された電流を生じるためにＮチャネルMOS
トランジスタのゲートバイアス電圧として使用されるCM
OSゲート制御電圧を提供する変換回路部とから形成され
る、バイポーラ/CMOSレギュレータ回路を提供すること
である。
これらの狙いと目的に従えば、この発明は、十分に制
御されたCMOS電流を生じるために温度、電源電圧および
プロセスコーナにつれて都合よく変わるCMOSゲート制御
電圧を発生するための、バイポーラ/CMOSレギュレータ
回路の提供に関するものである。レギュレータ回路は、
カレントミラー部分、電流源部分および出力部分を含
む。カレントミラー部分は、第１のＰチャネルMOSトラ
ンジスタおよび第２のＰチャネルMOSトランジスタを含
む。第１のＰチャネルトランジスタは、そのソースが電
源電位に接続され、そのゲートとドレインとが互いに接
続される。第２のＰチャネルトランジスタは、そのソー
スもまた電源電位に接続され、そのゲートは第１のＰチ
ャネルトランジスタのゲートに接続される。電流源部分
は第１のバイポーラトランジスタおよびエミッタ抵抗器
で形成される。第１のバイポーラトランジスタは、その
コレクタが第１のＰチャネルトランジスタのドレインに
接続され、そのベースが制御基準電圧を受けるように接
続され、そのエミッタはエミッタ抵抗器の一方端に接続
される。エミッタ抵抗器の他方端は接地電位に接続され
る。
出力部分は、ダイオード、第１のＮチャネルMOSトラ
ンジスタ、第２のバイポーラトランジスタおよび第２の
ＮチャネルMOSトランジスタから形成される。ダイオー
ドは、そのアノードが第２のＰチャネルトランジスタの
ドレインに接続され、そのカソードが第１のＮチャネル
トランジスタのゲートおよびドレインに接続される。第
１のＮチャネルトランジスタは、そのソースが接地電位
に接続される。第２のバイポーラトランジスタは、その
コレクタが電源電位に接続され、そのベースがダイオー
ドのアノードに接続され、そのエミッタが第２のＮチャ
ネルトランジスタのドレインと、CMOSゲート制御電圧を
発生するための出力ノードとに接続される。第２のＮチ
ャネルトランジスタは、そのゲートがダイオードのカソ
ードに接続され、そのソースもまた接地電位に接続され
る。
この発明のこれらおよび他の目的および利点は、CMOS
ゲート制御電圧を発生するためのバイポーラ/CMOSレギ
ュレータ回路の概略回路図が示された添付の図面と関連
して読まれると、次の詳細な説明からより十分に明らか
になるであろう。
好ましい実施例の説明 図面を参照して、温度、電源電圧およびプロセスコー
ナにつれて都合よく変わるCMOSゲート制御電圧VRを発生
するための、この発明のBICMOS（バイポーラ/CMOS）レ
ギュレータ回路10が示される。１つの特定の応用におい
て、CMOSゲート制御電圧VRは、温度、電源電圧およびプ
ロセスの変化に関して十分に制御された電流を生じるた
めに、ＮチャネルMOSトランジスタ用のゲートバイアス
電圧として利用される。レギュレータ回路10は、バイポ
ーラバンドギャップレギュレータ回路部12および変換回
路部14からなる。
バイポーラバンドギャップレギュレータ回路部12は、
技術分野において周知である従来の構成のものである。
バンドギャップ回路部12は、その出力端子16において、
−55℃から＋125℃の温度範囲および＋5.0ボルト±10％
の電源電圧VCCの変動に関して高い安定性をもつ非常に
正確に制御された基準電圧VBGを発生する。典型的に
は、出力端子16における正確に制御された基準電圧VBG
は、変換回路部14に供給される＋1.2から＋1.3ボルトに
ほぼ等しくなるように設定される。さらに、この基準電
圧VBGは所望の温度係数をもつように設計され得る。
変換回路部14は、カレントミラー部分18と、カレント
ソース部分20と、出力部分22とを含む。カレントミラー
部分18は、１対のＰチャネルMOSトランジスタP1およびP
2から形成される。トランジスタP1はそのソース電極が
電源電圧または電源電圧VCCに接続され、そのゲート電
極とドレイン電極とが互いに接続される。トランジスタ
P2はそのソース電極がまた電源電位VCCに接続され、そ
のゲート電極がトランジスタP1のゲート電極に接続され
る。カレントソース部分20は第１のNPN型バイポーラト
ランジスタQ1およびエミッタ抵抗器R1からなる。バイポ
ーラトランジスタQ1は、そのコレクタがトランジスタP1
のゲート電極およびドレイン電極に接続され、そのエミ
ッタは抵抗器R1の一方端に接続される。抵抗器R1の他方
端は接地電位に接続される。トランジスタQ1のベース
は、基準電圧VBGを受けるようにバンドギャップ回路部1
2の出力端子16に接続される。
出力部分22は、ダイオードD1、第１のＮチャネルMOS
トランジスタN1、第２のNPN型バイポーラトランジスタQ
2および第２のＮチャネルMOSトランジスタN2を含む。ダ
イオードD1のアノードはトランジスタP2のドレイン電極
およびバイポーラトランジスタQ2のベースに接続され
る。ダイオードD1のカソードは、第１のＮチャネルトラ
ンジスタN1のドレイン電極およびゲート電極ならびに第
２のＮチャネルトランジスタN2のゲート電極に接続され
る。トランジスタN1のソース電極は接地電位に接続され
る。第２のバイポーラトランジスタQ2は、そのコレクタ
が電源電位VCCに接続される。第２のバイポーラトラン
ジスタQ2のエミッタは、第２のＮチャネルトランジスタ
N2のドレインと、出力端子26においてCMOSゲート制御電
圧VRを生成するための出力ノード24とに接続される。第
２のＮチャネルトランジスタN2のソース電極はまた接地
電位に接続される。バンドギャップ回路部および変換回
路部が単一の半導体チップ上の集積回路として形成され
ることが、当業者により理解されるべきである。
動作において、バイポーラトランジスタQ1およびエミ
ッタ抵抗器R1により形成されるカレントソース部分20
は、トランジスタQ1および抵抗器R1を介して流れる定電
流Ｉを提供するためにバンドギャップ基準電圧VBGによ
って制御される。この電流Ｉの唯一起こり得る変動は、
抵抗器R1における抵抗値のプロセス変動によるものであ
る。この変動を最小にするために、抵抗器R1は、その値
変化が所望の抵抗値の±５％の小ささを維持するよう
に、イオン注入により形成されるのが好ましい。
思い出されるように、バンドギャップレギュレータ12
は、基準電圧VBGに一定の温度係数を与えるように設計
され得る。設計考察に際し、抵抗器R1の温度係数と基準
電圧VBGの温度係数を組合せることにより、定電流Ｉの
所望の温度係数が達成され得る。これは、CMOSトランジ
スタNIを介する電流が所望の温度係数をももつように設
計され得ることを意味する。
カレントミラー部分18のために、トランジスタP1およ
びP2のゲートおよびチャネルの大きさが実質的に同じ寸
法に作られると、トランジスタP1、トランジスタQ1およ
び抵抗器R1を介して流れる電流Ｉは、トランジスタP2を
介して鏡のように写し出され、実質的にその同じ電流が
ダイオードD1およびトランジスタN1を介して流れるだろ
う。トランジスタN1は、定電流Ｉを、出力ノード24また
は出力端子26におけるゲート制御電圧VRに等しいトラン
ジスタN2のゲートにおけるCMOS基準電圧に変換する作用
をする。
バイポーラトランジスタQ2およびＮチャネルトランジ
スタN2はゲート制御電圧VRに高い駆動能力を与え、負荷
効果を減らすのに役立つ。出力端子26におけるこのゲー
ト制御電圧VRは、温度、電源電圧およびプロセスコーナ
の変動に関して十分に制御された電流を提供するため
に、Ｎチャネルトランジスタ（図示せず）のゲート電極
を駆動するのに利用される。典型的には、このゲート制
御電圧VRは、おおよそ＋1.3ボルトである。
前述の詳細な説明から、このように、この発明が、十
分に制御されたCMOS電流を生じるために温度、電源電圧
およびプロセスコーナにつれて都合よく変わるCMOSゲー
ト制御電圧を発生するための、バイポーラ/CMOSレギュ
レータ回路を提供するということがわかる。この発明の
基準回路はバンドギャップ回路部および変換回路部から
形成される。変換回路部は、カレントミラー部分、カル
ントソース部分、および出力部分よりなる。
現在、この発明の好ましい実施例と考えられるものが
例示され、説明されたが、当業者には、様々の変更およ
び修正がなされてもよく、また、均等物が発明の真の範
囲を外れることなくそれらの要素に変わって用いられて
もよい、ということが理解されるであろう。さらに、特
定の状態または材料をその中心の範囲を外れることなく
発明の挾持に適合させるために、多くの修正がなされて
もよい。したがって、この発明は、発明の実施を意図し
たベストモードとして示された特定の実施例だけに限ら
れるのではなく、添付された特許請求の範囲に含まれる
すべての実施例を含むことを意図する。
【図面の簡単な説明】
図面はこの発明の一実施例のバイポーラ/CMOSレギュレ
ータ回路の図を示す。 図において、10はBICMOS（バイポーラ/CMOS）レギュレ
ータ回路、12はバイポーラバンドギャップレギュレータ
回路部、14は変換回路部、16および26は出力端子、18は
カレントミラー部分、20はカレントソース部分、22は出
力部分、24は出力ノードである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョナサン・ジェイ・スティニールフィ ーザー アメリカ合衆国、カリフォルニア州、サ ン・ホウゼイ グレンムア・ウェイ、 1270 (56)参考文献 特開 昭50−95754（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/56 310 G05F 3/30

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】十分に制御されたCMOS電流を生じるために
    温度および電源電圧につれて変るCMOSゲート制御電圧を
    発生するための、バイポーラ/CMOSレギュレータ回路で
    あって、前記レギュレータ回路は、 第１のＰチャネルMOSトランジスタ（P1）および第２の
    ＰチャネルMOSトランジスタ（P2）を含むカレントミラ
    ー部分（18）を備え、前記第１のＰチャネルトランジス
    タ（P1）はそのソースが電源電位（VCC）に接続され、
    そのゲートとドレインとが互いに接続され、前記第２の
    Ｐチャネルトランジスタ（P2）はそのソースがまた電源
    電位（VCC）に接続され、そのゲートが前記第１のＰチ
    ャネルトランジスタ（P1）のゲートに接続され、 第１のバイポーラトランジスタ（Q1）およびエミッタ抵
    抗器（R1）から形成されるカレントソース部分（20）を
    さらに備え、前記第１のバイポーラトランジスタ（Q1）
    はそのコレクタが前記第１のＰチャネルトランジスタ
    （P1）のドレインに接続され、そのベースが調整基準電
    圧を受けるように接続され、そのエミッタが前記エミッ
    タ抵抗器（R1）の一方端に接続され、前記エミッタ抵抗
    器（R1）の他方端が接地電位に接続され、 ダイオード（D1）、第１のＮチャネルMOSトランジスタ
    （N1）、第２のバイポーラトランジスタ（Q2）および第
    ２のＮチャネルMOSトランジスタ（N2）から形成される
    出力部分（22）をさらに備え、前記ダイオード（D1）は
    そのアノードが前記第２のＰチャネルトランジスタ（P
    2）のドレインに接続され、そのカソードが前記第１の
    Ｎチャネルトランジスタ（N1）のゲートおよびドレイン
    に接続され、前記第１のＮチャネルトランジスタ（N1）
    はそのソースが接地電位に接続され、かつ 前記第２のバイポーラトランジスタ（Q2）はそのコレク
    タが電源電位（VCC）に接続され、そのベースが前記ダ
    イオード（D1）のアノードに接続され、そのエミッタが
    前記第２のＮチャネルトランジスタ（N2）のドレイン
    と、CMOSゲート制御電圧（VR）を発生するための出力ノ
    ードとに接続され、前記第２のＮチャネルトランジスタ
    （N2）はそのゲートが前記ダイオード（D1）のカソード
    に接続され、そのソースがまた接地電位に接続される、
    バイポーラ/CMOSレギュレータ回路。
  2. 【請求項２】前記エミッタ抵抗器（R1）は、その抵抗値
    の変動を最小にするためにイオン注入によって形成され
    る、請求項１に記載のレギュレータ回路。
  3. 【請求項３】前記第１のバイポーラトランジスタ（Q1）
    はNPN型導電性のものである、請求項１に記載のレギュ
    レータ回路。
  4. 【請求項４】前記第２のバイポーラトランジスタ（Q2）
    はNPN型導電性のものである、請求項１に記載のレギュ
    レータ回路。
  5. 【請求項５】前記レギュレータ回路は、単一の半導体チ
    ップ上の集積回路として形成される、請求項１に記載の
    レギュレータ回路。
  6. 【請求項６】前記調整基準電圧は、バンドギャップ回路
    部（12）により与えられる、請求項１に記載のレギュレ
    ータ回路。
  7. 【請求項７】十分に制御されたCMOS電流を生じるために
    温度および電源電圧につれて変るCMOSゲート制御電圧を
    発生するための、バイポーラ/CMOSレギュレータ回路で
    あって、前記レギュレータ回路は、 第１のＰチャネルMOSトランジスタ（P1）および第２の
    ＰチャネルMOSトランジスタ（P2）を含むカレントミラ
    ー部分（18）を備え、前記第１のＰチャネルトランジス
    タ（P1）はそのソースが電源電位（VCC）に接続され、
    そのゲートとドレインとが互いに接続され、前記第２の
    Ｐチャネルトランジスタ（P2）はそのソースがまた電源
    電位（VCC）に接続され、そのゲートが前記第１のＰチ
    ャネルトランジスタ（P1）のゲートに接続され、 調整基準電圧を発生するためのバンドギャップ回路手段
    と、 第１のバイポーラトランジスタ（Q1）およびエミッタ抵
    抗器（R1）から形成されるカレントソース部分（20）と
    をさらに備え、前記第１のバイポーラトランジスタ（Q
    1）はそのコレクタが前記第１のＰチャネルトランジス
    タ（P1）のドレインに接続され、そのベースが調整基準
    電圧を受けるように接続され、そのエミッタが前記エミ
    ッタ抵抗器（R1）の一方端に接続され、前記エミッタ抵
    抗器（R1）の他方端が接地電位に接続され、 ダイオード（D1）、第１のＮチャネルMOSトランジスタ
    （N1）、第２のバイポーラトランジスタ（Q2）および第
    ２のＮチャネルMOSトランジスタ（N2）から形成される
    出力部分（22）をさらに備え、前記ダイオード（D1）は
    そのアノードが前記第２のＰチャネルトランジスタ（P
    2）のドレインに接続され、そのカソードが前記第１の
    Ｎチャネルトランジスタ（N1）のゲートおよびドレイン
    に接続され、前記第１のＮチャネルトランジスタ（N1）
    はそのソースが接地電位に接続され、かつ 前記第２のバイポーラトランジスタ（Q2）はそのコレク
    タが電源電位（VCC）に接続され、そのベースが前記ダ
    イオード（D1）のアノードに接続され、そのエミッタが
    前記第２のＮチャネルトランジスタ（N2）のドレイン
    と、CMOSゲート制御電圧（VR）を発生するための出力ノ
    ードとに接続され、前記第２のＮチャネルトランジスタ
    （N2）はそのゲートが前記ダイオード（D1）のカソード
    に接続され、そのソースがまた接地電位に接続される、
    バイポーラ/CMOSレギュレータ回路。
  8. 【請求項８】前記エミッタ抵抗器（R1）は、その抵抗値
    の変動を最小にするためにイオン注入によって形成され
    る、請求項７に記載のレギュレータ回路。
  9. 【請求項９】前記第１のバイポーラトランジスタ（Q1）
    は、NPN型導電性のものである、請求項８に記載のレギ
    ュレータ回路。
  10. 【請求項１０】前記第２のバイポーラトランジスタ（Q
    2）は、NPN型導電性のものである、請求項９に記載のレ
    ギュレータ回路。
  11. 【請求項１１】前記レギュレータ回路は、単一の半導体
    チップ上の集積回路として形成される、請求項10に記載
    のレギュレータ回路。
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