JPH03132812A - バイポーラ／ｃｍｏｓレギュレータ回路 - Google Patents

バイポーラ／ｃｍｏｓレギュレータ回路

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JPH03132812A
JPH03132812A JP2260320A JP26032090A JPH03132812A JP H03132812 A JPH03132812 A JP H03132812A JP 2260320 A JP2260320 A JP 2260320A JP 26032090 A JP26032090 A JP 26032090A JP H03132812 A JPH03132812 A JP H03132812A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、包括的にＭＯＳトランジスタ電流を正確に
制御できる回路に関するものである。その回路は、十分
に制御されたＣＭＯＳ電流を生じるように温度、電源電
圧およびプロセスコーナにつれて都合よく変わるＣＭＯ
Ｓゲート制御電圧を発生するために、バイポーラおよび
０ＭＯ３素子を利用する。
バイポーラトランジスタのみを使用するバンドギャップ
レギュレータのような従来のバイポーラレギュレータ回
路が先行技術として一般に周知であり、それはまた、大
変よい基準電圧を提供することができる。これらの先行
技術回路の主な欠点は、バイポーラ技術は大変費用がか
かり、かつ、回路の動作により多量の電力を必要とする
、ということである。このように、バイポーラ技術は６
ＭＯ８技術はど一般向きではない。６ＭＯ８技術を使用
する回路は、製造するのがより容易であり、かつ、バイ
ポーラ技術で利用するよりもより少ない電力を利用する
。しかし、０Ｍ０３回路には、電圧レベルおよび電流の
正確な制御を提供できないという固有の問題がある。し
たがって、０Ｍ０８回路の電圧および／または電流レベ
ルは、温度、電源電圧またはプロセス変動によって激し
く変化し得る。
それゆえに、バイポーラトランジスタおよびＣＭＯＳト
ランジスタ技術の利点を組合せた、合併または複合バイ
ポーラ／ＣＭＯＳレギュレータ回路を提供することが望
まれるだろう。結果として、バイポーラトランジスタお
よびＣＭＯＳトランジスタは、集積回路レギュレータ素
子を形成するために共通の半導体サブストレートに合併
または配置されるが、この集積回路レギュレータ素子は
、電圧レベルおよびＣＭＯＳ電流の正確な制御を提供す
ることができ、さらに比較的低いコストで製造でき、し
かもなおより改善された性能を提供する。
発明の概要 したがって、この発明の包括的な目的は、比較的単純か
つ経済的に製造および組立ができ、しかもなお従来の電
圧基準回路の不利を克服した、バイポーラ／ＣＭＯＳレ
ギュレータ回路を提供することである。
この発明の１つの目的は、ＭＯ３電流がバイポーラ回路
の電流と同じように正確に制御され得るようにバイポー
ラ技術およびＣＭＯＳ技術をうまく合併した、バイポー
ラ／ＣＭＯＳレギュレータ回路を提供することである。
この発明のもう１つの目的は、十分に制御されたＣＭＯ
Ｓ電流を生じるために温度、電源電圧およびプロセスコ
ーナにつれて都合よく変わるＣＭＯＳゲート制御電圧を
発生するための、バイポーラ／ＣＭＯＳレギュレータ回
路を提供することである。
この発明のまた１つの目的は、バンドギャップ回路部と
、温度、電源電圧およびプロセスコーナの変動に関して
十分に制御された電流を生じるためにＮチャネルＭＯＳ
トランジスタのゲートバイアス電圧として使用されるＣ
ＭＯＳゲート制御電圧を提供する変換回路部とから形成
される、バイポーラ／ＣＭＯＳレギュレータ回路を提供
することである。
これらの狙いと目的に従えば、この発明は、十分に制御
されたＣＭＯＳ電流を生じるために温度、電源電圧およ
びプロセスコーナにつれて都合よく変わるＣＭＯＳゲー
ト制御電圧を発生するための、バイポーラ／ＣＭＯＳレ
ギュレータ回路の提供に関するものである。レギュレー
タ回路は、カレントミラー部分、電流源部分および出力
部分を含む。
カレントミラー部分は、第１のＰチャネルＭ　ＯＳトラ
ンジスタおよび第２のＰチャネルＭＯＳトランジスタを
含む。第１のＰチャネルトランジスタは、そのソースが
電源電位に接続され、そのゲートとドレインとが互いに
接続される。第２のＰチャネルトランジスタは、そのソ
ースもまた電源電位に接続され、そのゲートは第１のＰ
チャネルトランジスタのゲートに接続される。電流源部
分は第１のバイポーラトランジスタおよびエミッタ抵抗
器で形成される。第１のバイポーラトランジスタは、そ
のコレクタが第１のＰチャネルトランジスタのドレイン
に接続され、そのベースが制御基準電圧を受けるように
接続され、そのエミッタはエミッタ抵抗器の一方端に接
続される。エミッタ抵抗器の他方端は設置電位に接続さ
れる。
出力部分は、ダイオード、第１のＮチャネルＭｏＳトラ
ンジスタ、第２のバイポーラトランジスタおよび第２の
ＮチャネルＭＯＳトランジスタから形成される。ダイオ
ードは、そのアノードが第２のＰチャネルトランジスタ
のドレインに接続され、そのカソードが第１のＮチャネ
ルトランジスタのゲートおよびドレインに接続される。
第１のＮチャネルトランジスタは、そのソースが設置電
位に接続される。第２のバイポーラトランジスタは、そ
のコレクタが電源電位に接続され、そのベースがダイオ
ードのアノードに接続され、そのエミッタが第２のＮチ
ャネルトランジスタのドレインと、ＣＭＯＳゲート制御
電圧を発生するための出力ノードとに接続される。第２
のＮチャネルトランジスタは、そのゲートがダイオード
のカソードに接続され、そのソースもまた設置電位に接
続される。
この発明のこれらおよび他の目的および利点は、ＣＭＯ
Ｓゲート制御電圧を発生するためのバイポーラ／ＣＭＯ
Ｓレギュレータ回路の概略回路図が示された添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
好ましい実施例の説明 図面を参照して、温度、電源電圧およびプロセスコーナ
につれて都合よく変わるＣＭＯＳゲート制御電圧ｖＲを
発生するための、この発明のＢＩＣＭＯＳ（バイポーラ
／ＣＭＯＳ）　レギュレータ回路１０が示される。１つ
の特定の応用において、ＣＭＯＳゲート制御電圧■えは
、温度、電源電圧およびプロセスの変化に関して十分に
制御された電流を生じるために、ＮチャネルＭＯ３）ラ
ンジスタ用のゲートバイアス電圧として利用される。
レギュレータ回路１０は、バイポーラバンドギャップレ
ギュレータ回路部１２および変換回路部１４からなる。
バイポーラバンドギャップレギュレータ回路部１２は、
技術分野において周知である従来の構成のものである。
バンドギャップ回路部１２は、その出力端子１６におい
て、−５５°Ｃから＋１２５℃の温度範囲および＋５．
０ボルト上１０％の電源電圧ｖＣＣの変動に関して高い
安定性をもつ非常に正確に制御された基準電圧ｖｅｃを
発生する。
典型的には、出力端子１６における正確に制御された基
準電圧ＶＢＧは、変換回路部１４に供給される＋１．２
から＋１．３ボルトにほぼ等しくなるように設定される
。さらに、この基準電圧ｖＢ０は所望の温度係数をもつ
ように設計され得る。
変換回路部１４は、カレントミラー部分１８と、カレン
トソース部分２０と、出力部分２２とを含む。カレント
ミラー部分１８は、１対のＰチャネルＭＯ３）ランジス
タＰ１およびＰ２から形成される。トランジスタＰ１は
そのソース電極が電源電圧または電源電位■ＣＣに接続
され、そのゲート電極とドレイン電極とが互いに接続さ
れる。トランジスタＰ２はそのソース電極がまた電源電
位■ＣＣに接続され、そのゲート電極がトランジスタＰ
１のゲート電極に接続される。カレントソース部分２０
は第１のＮＰＮ型バイポーラトランジスタＱ１およびエ
ミッタ抵抗器Ｒ１からなる。バイポーラトランジスタＱ
１は、そのコレクタがトランジスタＰ１のゲート電極お
よびドレイン電極に接続され、そのエミッタは抵抗器Ｒ
１の一方端に接続される。抵抗器Ｒ１の他方端は設置電
位に接続される。トランジスタＱ１のベースは、基準電
圧Ｖ　Ｂ　、　Ｇを受けるようにバンドギャップ回路部
１２の出力端子１６に接続される。
出力部分２２は、ダイオードＤ１、第１のＮチャネルＭ
ＯＳトランジスタＮ１、第２のＮＰＮ型バイポーラトラ
ンジスタＱ２および第２のＮチャネルＭＯＳトランジス
タＮ２を含む。ダイオードＤ１のアノードはトランジス
タＰ２のドレイン電極およびバイポーラトランジスタＱ
２のベースに接続される。ダイオードＤ１のカソードは
、第１ＯＮチャネルトランジスタＮ１のドレイン電極お
よびゲート電極ならびに第２のＮチャネルトランジスタ
Ｎ２のゲート電極に接続される。トランジスタＮ１のソ
ース電極は設置電位に接続される。
第２のバイポーラトランジスタＱ２は、そのコレクタが
電源電位■ＣＣに接続される。第２のバイポーラトラン
ジスタＱ２のエミッタは、第２のＮチャネルトランジス
タＮ２のドレインと、出力端子２６においてＣＭＯＳゲ
ート制御電圧■えを生成するための出力ノード２４とに
接続される。第２のＮチャネルトランジスタＮ２のソー
ス電極はまた設置電位に接続される。バンドギャップ回
路部および変換回路部が単一の半導体チップ上の集積回
路として形成されることが、当業者により理解されるべ
きである。
動作において、バイポーラトランジスタＱ１およびエミ
ッタ抵抗器Ｒ１により形成されるカレントソース部分２
０は、トランジスタＱ１および抵抗器Ｒ１を介して流れ
る定電流Ｉを提供するためにバンドギャップ基準電圧Ｖ
ａａによって制御される。この電流■の唯−起こり得る
変動は、抵抗器Ｒ１における抵抗値のプロセス変動によ
るものである。この変動を最小にするために、抵抗器Ｒ
１は、その備装化が所望の抵抗値の±５％の小ささを維
持するように、イオン注入により形成されるのが好まし
い。
思い出されるように、バンドギャップレギュレータ１２
は、基準電圧■Ｂｏに一定の温度係数を与えるように設
計され得る。設計考察に際し、抵抗器Ｒ１の温度係数と
基準電圧ｖＢｏの温度係数を組合せることにより、定電
流Ｉの所望の温度係数が達成され得る。これは、ＣＭＯ
ＳトランジスタＮＩを介する電流が所望の温度係数をも
もつように設計され得ることを意味する。
カレントミラー部分１８のために、トランジスタＰ１お
よびＰ２のゲートおよびチャネルの大きさが実質的に同
じ寸法に作られると、トランジスタＰ１、トランジスタ
Ｑ１および抵抗器Ｒ１を介して流れる電流Ｉは、トラン
ジスタＰ２を介して鏡のように写し出され、実質的にそ
の同じ電流がダイオードＤ１およびトランジスタＮ１を
介して流れるだろう。トランジスタＮ１は、定電流■を
、出力ノード２４または出力端子２６におけるゲート制
御電圧■、に等しいトランジスタＮ２のゲートにおける
０ＭＯ３基準電圧に変換する作用をする。
バイポーラトランジスタＱ２およびＮチャネルトランジ
スタＮ２はゲート制御電圧ＶＲに高い駆動能力を与え、
負荷効果を減らすのに役立つ。出力端子２６におけるこ
のゲート制御電圧ｖＲは、温度、電源電圧およびプロセ
スコーナの変動に関して十分に制御された電流を提供す
るために、Ｎチャネルトランジスタ（図示せず）のゲー
ト電極を駆動するのに利用される。典型的には、このゲ
ート制御電圧ＶＲは、おおよそ＋１．３ボルトである。
前述の詳細な説明から、このように、この発明が、十分
に制御されたＣ　Ｍ　ＯＳ電流を生じるために温度、電
源電圧およびプロセスコーナにつれて都合よく変わるＣ
ＭＯＳゲート制御電圧を発生するための、バイポーラ／
　ＣＭ　ＯＳレギュレータ回路を提供するということが
わかる。この発明の基準回路はバンドギャップ回路部お
よび変換回路部から形成される。変換回路部は、カレン
トミラー部分、カレントソース部分、および出力部分よ
りなる。
現在、この発明の好ましい実施例と考えられるものが例
示され、説明されたが、当業者には、様々の変更および
修正がなされてもよく、また、均等物が発明の真の範囲
を外れることなくそれらの要素に変わって用いられても
よい、ということが理解されるであろう。さらに、特定
の状態または材料をその中心の範囲を外れることな〈発
明の挾持に適合させるために、多くの修正がなされても
よい。したがって、この発明は、発明の実施を意図した
ベストモードとして示された特定の実施例だけに限られ
るのではなく、添付された特許請求の範囲に含まれるす
べての実施例を含むことを意図する。
【図面の簡単な説明】
図面はこの発明の一実施例のバイポーラ／ＣＭＯＳレギ
ュレータ回路の図を示す。 図において、１０はＢＩＣＭＯＳ（バイポーラ／ＣＭＯ
８”）レギュレータ回路、１２はバイポーラバンドギャ
ップレギュレータ回路部、１４は変換回路部、１６およ
び２６は出力端子、１８はカレントミラー部分、２０は
カレントソース部分、２２は出力部分、２４は出力ノー
ドである。

Claims (11)

    【特許請求の範囲】
  1. （１）十分に制御されたＣＭＯＳ電流を生じるために温
    度、電源電圧およびプロセスコーナにつれて都合よく変
    わるＣＭＯＳゲート制御電圧を発生するための、バイポ
    ーラ／ＣＭＯＳレギュレータ回路であって、前記レギュ
    レータ回路は、第１のＰチャネルＭＯＳトランジスタ（
    Ｐ１）および第２のＰチャネルＭＯＳトランジスタ（Ｐ
    ２）を含むカレントミラー部分（１８）を含み、前記第
    １のＰチャネルトランジスタ（Ｐ１）はそのソースが電
    源電位（ＶＣＣ）に接続され、そのゲートとドレインと
    が互いに接続され、前記第２のＰチャネルトランジスタ
    （Ｐ２）はそのソースがまた電源電位（ＶＣＣ）に接続
    され、そのゲートが前記第１のＰチャネルトランジスタ
    （Ｐ１）のゲートに接続され、 第１のバイポーラトランジスタ（Ｑ１）およびエミッタ
    抵抗器（Ｒ１）から形成されるカレントソース部分（２
    ０）をさらに含み、前記第１のバイポーラトランジスタ
    （Ｑ１）はそのコレクタが前記第１のＰチャネルトラン
    ジスタ（Ｐ１）のドレインに接続され、そのベースが調
    整基準電圧を受けるように接続され、そのエミッタがエ
    ミッタ抵抗器（Ｒ１）の一方端に接続され、エミツタ抵
    抗器（Ｒ１）の他方端が設置電位に接続され、ダイオー
    ド（Ｄ１）、第１のＮチャネルＭＯＳトランジスタ（Ｎ
    １）、第２のバイポーラトランジスタ（Ｑ２）および第
    ２のＮチャネルＭＯＳトランジスタ（Ｎ２）から形成さ
    れる出力部分（２２）をさらに含み、前記ダイオード（
    Ｄ１）はそのアノードが前記第２のＰチャネルトランジ
    スタ（Ｐ２）のドレインに接続され、そのカソードが前
    記第１のＮチャネルトランジスタ（Ｎ１）のゲートおよ
    びドレインに接続され、前記第１のＮチャネルトランジ
    スタ（Ｎ１）はそのソースが接地電位に接続され、かつ 前記第２のバイポーラトランジスタ（Ｑ２）は　そのコ
    レクタが電源電位（ＶＣＣ）に接続され、そのベースが
    ダイオード（Ｄ１）のアノードに接続され、そのエミッ
    タが前記第２のＮチャネルトランジスタ（Ｎ２）のドレ
    インと、ＣＭＯＳゲート制御電圧（Ｖ＿Ｒ）を発生する
    ための出力ノードとに接続され、前記第２のＮチャネル
    トランジスタ（Ｎ２）はそのゲートが前記ダイオード（
    Ｄ１）のカソードに接続され、そのソースがまた接地電
    位に接続される、バイポーラ／ＣＭＯＳレギュレータ回
    路。
  2. （２）前記エミッタ抵抗器（Ｒ１）は、その抵抗値の変
    動を最小にするためにイオン注入によって形成される、
    請求項１に記載のレギュレータ回路。
  3. （３）前記第１のバイポーラトランジスタ （Ｑ１）はＮＰＮ型導電性のものである、請求項１に記
    載のレギュレータ回路。
  4. （４）前記第２のバイポーラトランジスタ （Ｑ２）はＮＰＮ型導電性のものである、請求項１に記
    載のレギュレータ回路。
  5. （５）前記レギュレータ回路は、単一の半導体チップ上
    の集積回路として形成される、請求項１に記載のレギュ
    レータ回路。
  6. （６）前記調整基準電圧は、バンドギャップ回路部（１
    ２）により与えられる、請求項１に記載のレギュレータ
    回路。
  7. （７）十分に制御されたＣＭＯＳ電流を生じるために温
    度、プロセスコーナにつれて都合よく変わるＣＭＯＳゲ
    ート制御電圧を発生するための、バイポーラ／ＣＭＯＳ
    レギュレータ回路であって、前記レギュレータ回路は、 第１のＰチャネルＭＯＳトランジスタ（Ｐ１）および第
    ２のＰチャネルＭＯＳトランジスタ（Ｐ２）を含むカレ
    ントミラー部分（１８）を含み、前記第１のＰチャネル
    トランジスタ（Ｐ１）はそのソースが電源電位（ＶＣＣ
    ）に接続され、そのゲートとドレインとが互いに接続さ
    れ、前記第２のＰチャネルトランジスタ（Ｐ２）はその
    ソースがまた電源電位（ＶＣＣ）に接続され、そのゲー
    トが前記第１のＰチャネルトランジスタ（Ｐ１）のゲー
    トに接続され、 調整基準電圧を発生するためのバンドギャップ回路手段
    と、 第１のバイポーラトランジスタ（Ｑ１）およびエミッタ
    抵抗器（Ｒ１）から形成されるカレントソース部分（２
    ０）とをさらに含み、前記第１のバイポーラトランジス
    タ（Ｑ１）はそのコレクタが前記第１のＰチャネルトラ
    ンジスタ（Ｐ１）のドレインに接続され、そのベースが
    調整基準電圧を受けるように接続され、そのエミッタが
    エミッタ抵抗器（Ｒ１）の一方端に接続され、エミッタ
    抵抗器（Ｒ１）の他方端が接地電位に接続され、ダイオ
    ード（Ｄ１）、第１のＮチャネルＭＯＳトランジスタ（
    Ｎ１）、第２のバイポーラトランジスタ（Ｑ２）および
    第２のＮチャネルＭＯＳトランジスタ（Ｎ２）から形成
    される出力部分（２２）をさらに含み、前記ダイオード
    （Ｄ１）はそのアノードが前記第２のＰチャネルトラン
    ジスタ（Ｐ２）のドレインに接続され、そのカソードが
    前記第１のＮチャネルトランジスタ（Ｎ１）のゲートお
    よびドレインに接続され、前記第１のＮチャネルトラン
    ジスタ（Ｎ１）はそのソースが接地電位に接続され、か
    つ 前記第２のバイポーラトランジスタ（Ｑ２）はそのコレ
    クタが電源電位（ＶＣＣ）に接続され、そのベースがダ
    イオード（Ｄ１）のアノードに接続され、そのエミッタ
    が前記第２のＮチャネルトランジスタ（Ｎ２）のドレイ
    ンとＣＭＯＳゲート制御電圧（Ｖ＿Ｒ）を発生するため
    の出力ノードとに接続され、前記第２のＮチャネルトラ
    ンジスタ（Ｎ２）はそのゲートが前記ダイオード（Ｄ１
    ）のカソードに接続され、そのソースがまた接地電位に
    接続される、バイポーラ／ＣＭＯＳレギュレータ回路。
  8. （８）前記エミッタ抵抗器（Ｒ１）は、その抵抗値の変
    動を最小にするためにイオン注入によって形成される、
    請求項７に記載のレギュレータ回路。
  9. （９）前記第１のバイポーラトランジスタ （Ｑ１）は、ＮＰＮ型導電性のものである、請求項８に
    記載のレギュレータ回路。
  10. （１０）前記第２のバイポーラトランジスタ（Ｑ２）は
    、ＮＰＮ型導電性のものである、請求項９に記載のレギ
    ュレータ回路。
  11. （１１）前記レギュレータ回路は、単一の半導体チップ
    上の集積回路として形成される、請求項１０に記載のレ
    ギュレータ回路。
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