JPH0347611B2 - - Google Patents

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JPH0347611B2
JPH0347611B2 JP56084593A JP8459381A JPH0347611B2 JP H0347611 B2 JPH0347611 B2 JP H0347611B2 JP 56084593 A JP56084593 A JP 56084593A JP 8459381 A JP8459381 A JP 8459381A JP H0347611 B2 JPH0347611 B2 JP H0347611B2
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
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Description

【発明の詳細な説明】 この発明は半導体基板に所定バイアスを印加す
るための基板バイアス発生回路に関する。
近年、Ｐ導電型の半導体基板を用いた１チツプ
CPU，RAMを始めとする集積回路では、基板バ
イアス発生回路を内蔵したものが多くなつてきて
いる。集積回路内に基板バイアス発生回路を設け
ることの第１の目的は、基板とこの基板に設けら
れる拡散領域との間の接合容量を低減することに
あり、第２の目的は基板内に形成されるトランジ
スタのしきい電圧VTHに対する基板効果を低減す
ることにある。
第１図は従来の基板バイアス発生回路を示すも
のである。図において１１はたとえばリングオツ
シレータからなる発振器であり、この発振器１１
の出力はバツフア回路１２およびコンデンサ１３
を介してダイオード１４のアノード側およびダイ
オード１５のカソード側にそれぞれ与えられる。
そして上記コンデンサ１３の出力側電圧が正極性
の時には、上記一方のダイオード１４を介して基
準電位（接地電位）に向つて電流が流れ、これと
は逆にコンデンサ１３の出力側電圧が負極性の時
には、他方のダイオード１５を介して負の電圧が
基板１６に与えられるため、この基板１６の電位
VBBは負に設定される。
ところで、上記従来の基板バイアス発生回路で
は、第２図に示すように、基板１６の電位VBBが
電源電圧VCCに比例して変化するために、電源電
圧の変動が即基板電位の変動となつて、MOSト
ランジスタのしきい電圧VTHの変動、消費電流の
変化等種々の不都合を生じることとなる。このう
ち消費電流に関しては、RAMを例にすれば、ス
タンバイモードにおける消費電流を削減する必要
がありかつ低電源電圧によつてデータの保持を行
なわせる要求があり、この場合、従来の基板バイ
アス発生回路を内蔵していると、電源電圧を低く
すると基板バイアスも浅くなり、デイプレツシヨ
ン型のMOSトランジスタのしきい電圧VTHD（VTHD
＜０、ただし基板はＰ導電型）は負の方向に大き
くなる。したがつてこのMOSトランジスタに流
れる電流が増大し、当初の目的に相反する結果と
なつてしまう。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、電源電
圧とは無関係に常にほぼ一定の基板バイアス電圧
を得ることができる基板バイアス発生回路を提供
することにある。
以下図面を参照してこの発明の一実施例を説明
する。第３図において２１は正極性の電源電圧
VCCが与えられ、電圧昇圧回路を備えた発振回路
であり、この発振回路２１は外部から与えられる
発振制御信号CNTのレベルがたとえば“１”の
ときに発振を停止し、“０”のときに発振するよ
うになつている。そして上記発振回路２１からの
出力はコンデンサ２２を介してダイオード２３の
アノード側およびダイオード２４のカソード側そ
れぞれに与えられる。そして上記一方のダイオー
ド２３のカソード側は基準電位点（接地電位点）
に、他方のダイオード２４のアノード側は基板２
５にそれぞれ接続されている。なお上記両ダイオ
ード２３，２４としてたとえばゲート、ソース間
が短絡されているエンハンスメント型のMOSト
ランジスタが用いられる。
また上記基板２５と基準電位点との間にはコン
デンサ２６が等価的に形成されている。一方、上
記基板２５における負の電位VBBは、一対の抵抗
からなる分割回路２７によつて１／Ｋに分割され
電圧コンパレータ２８の一方（一側）入力端に供
給される。上記電圧コンパレータ２８の他方（＋
側）入力端には負極性の基準電圧VREFが供給され
ている。このコンパレータ２８はVBB／ｋをVREF
と比較して、｜VBB／ｋ｜≧｜VREF｜のときには
“１”信号を、これとは逆に｜VBB／ｋ｜＜｜
VREF｜のときには“０”信号をそれぞれ出力する
ようになつている。また上記電圧コンパレータ２
８の出力は前記発振制御信号CNTとして前記発
振回路２１に帰還されるようになつている。
このような構成において、いま基板電位VBBが
所望する負の電位に達していない場合、｜VBB／
ｋ｜は｜VREF｜よりも小さいので、（｜VBB／ｋ
＜｜VREF｜）、発振制御信号CNTは“０”とな
る。したがつて、このとき発振回路２１は発振
し、これにより基板電位VBBはより負の方向に大
きくなつていく。そしてVBBが所望する負の電位
に達し、｜VBB／ｋ｜＝｜VREF｜になると、発振
制御信号CNTは“１”に反転し、この後発振回
路２１の発振は停止する。したがつて基板電位
VBBは所望する電位に設定される。発振回路２１
の発振が停止して基基板電位VBBが所望する電位
に設定された後、基板リーク等によつて｜VBB｜
が小さくなると、再び発振制御信号CNTが“０”
に反転して発振回路２１が発振を開始する。した
がつてVBBはまた負の方向に大きくなつていく。
このように基板電位VBBを検出、比較し、この
比較結果によつて発振回路２１の発振動作を制御
するようにしたので、電源電圧VCCとは無関係
に、VBBの電位を常にほぼ一定に設定することが
できる。
第４図は上記発振回路２１の一例を示す詳細図
であり、ここでは電圧昇圧回路部分は省略してあ
る。この回路２１は１個のNOR回路３１、３個
のインバータ３２〜３４、ゲートに所定電圧が供
給されインピーダンス素子として作用する２個の
エンハンスメント型のMOSトランジスタ３５，
３６および２個のコンデンサ３７，３８とから構
成されて、NOR回路３１の一方入力端に前記発
振制御信号CNTが供給されるようになつている。
第５図は上記電圧コンパレータ２８の一例を示
す詳細図である。コンパレータ２８は、その一端
が電源電圧VCC印加点に接続された比較的高抵抗
のインピーダンス素子４１と、このインピーダン
ス素子４１の他端と基準電位点との間に挿入さ
れ、そのゲートに前記分割電圧VBB／ｋが供給さ
れると共にバツクゲートが前記基板２５に接続さ
れたデイプレツシヨン型のMOSトランジスタ４
２と、上記インピーダンス素子４１と上記MOS
トランジスタ４２との直列接続点ａの信号を増幅
する縦続接続された二段のＥ／Ｄ型インバータ４
３，４４とから構成されている。このような回路
ではMOSトランジスタ４２のしきい電圧VTHDが
前記基準電圧VREFとなり、｜VBB／ｋ｜＜｜VTHD｜
のときにはMOSトランジスタ４２がオンして発
振制御信号CNTが“０”となり、前記発振回路
２１が発振してこの後VBBは負の方向に大きくな
つていく。これとは逆に｜VBB／ｋ｜≧｜VTHD｜
のときにはMOSトランジスタ４２がオフして発
振制御信号CNTが“１”となり、前記発振回路
２１は発振を停止する。
また第５図に示す電圧コンパレータ２８内の
MOSトランジスタ４２のバツクゲートが基板２
５に接続されているため、このMOSトランジス
タ４２自体のしきい電圧VTHDも基板電圧VBBによ
つて変化することになる。ここでVBB＝0Vの時の
VTHDをVTOとし、基板効果係数をγ、フエルミポ
テンシヤルをΦFとするとVTHDは次式で表わされ
る。
VTHD＝VTO＋γ（√｜BB｜＋2F−√2F） 第６図は上記関係式で表わされるVTHDとVBB／
ｋとを示す曲線図であり、縦軸にはVTHDを、横軸
にはVBBをそれぞれとつたものである。図中二つ
の特性曲線の交点でVBB／ｋ＝VTHDとなり、基板
バイアス電圧が安定する。そしてこの交点よりも
右側の範囲では｜VBB／ｋ｜が｜VTHD｜より小で
あるために発振回路２１は発振し、左側の範囲で
は発振を停止する。したがつて所望の基板バイア
ス電圧VBBを得るためには、VBB＝0Vの時のしき
い電圧VTOを次式のように設計すれば、MOSトラ
ンジスタ４２自体のしきい電圧による影響は問題
とはならない。
VTO＝VBB＋γ（√｜BB｜＋2F−√2F） なお、この発明は上記の実施例に限定されるも
のではなく、たとえば第５図に示す電圧コンパレ
ータでは、基準電圧VREFとして１個のデイプレツ
シヨン型MOSトランジスタ４２のしきい電圧
VTHDを用い、これとVBBを分割したVBB／ｋとの
比較を行なうことによつて発振制御信号CNTを
得る場合について説明したが、これは第７図に示
すように二つのMOSトランジスタ４５，４６と
インピーダンス素子４７を追加してVBB−（ｎ−
１）VTHD（この場合ｎ＝３）とVTHDとを比較する
ようにしてもよい。さらに電圧コンパレータにお
ける二段のＥ／Ｄインバータ４３，４４にヒステ
リシス特性を付加すれば、より安定に信号CNT
を得ることができる。
以上説明したようにこの発明によれば、基板電
位を検出、比較し、この比較結果によつて発振回
路の発振動作を制御するようにしたので、電源電
圧とは無関係に常にほぼ一定の基板バイアス電圧
を得ることができる基板バイアス発生回路を提供
することができる。
【図面の簡単な説明】
第１図は従来の基板バイアス発生回路の構成
図、第２図はその出力特性図、第３図はこの発明
に係る基板バイアス発生回路の一実施例の構成
図、第４図および第５図はそれぞれ上記実施例回
路の一部の詳細図、第６図は同実施例を説明する
ための特性曲線図、第７図はこの発明の他の実施
例の構成図である。 ２１……発振回路、２２……コンデンサ、２
３，２４……ダイオード、２５……基板、２６…
…コンデンサ、２７……分割回路、２８……電圧
コンパレータ、３１……NOR回路、３２〜３４
……インバータ、３５，３６……エンハンスメン
ト型のMOSトランジスタ、３７，３８……コン
デンサ、４１，４７……インピーダンス素子、４
２，４５，４６……デイプレツシヨン型のMOS
トランジスタ、４３，４４……Ｅ／Ｄ型インバー
タ。

Claims (1)

  1. 【特許請求の範囲】 １ 制御信号によつて発振動作が制御される発振
    回路と、 この発振回路の発振出力を用いて負のバイアス
    電圧を発生し、半導体基板に供給するバイアス発
    生手段と、 一方電位供給端と他方電位供給端との間に直列
    に接続された負荷素子及びデイプレツシヨン型の
    MOSトランジスタとを含み、上記バイアス発生
    手段で発生されるバイアス電圧あるいはこれを任
    意に分割した電圧が上記MOSトランジスタのゲ
    ートに供給され、上記負荷素子と上記MOSトラ
    ンジスタの直列接続点の電圧に応じた信号を制御
    信号として上記発振回路に帰還する発振制御手段
    とを具備し、 上記発振制御手段内のデイプレツシヨン型の
    MOSトランジスタのバツクゲートが上記半導体
    基板に接続されてなることを特徴とする基板バイ
    アス発生回路。
JP56084593A 1981-06-02 1981-06-02 Generating circuit for substrate bias Granted JPS57199335A (en)

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