JPH0748172B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0748172B2 JPH0748172B2 JP63321568A JP32156888A JPH0748172B2 JP H0748172 B2 JPH0748172 B2 JP H0748172B2 JP 63321568 A JP63321568 A JP 63321568A JP 32156888 A JP32156888 A JP 32156888A JP H0748172 B2 JPH0748172 B2 JP H0748172B2
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータ、特にCPU,CPU動作電
源,RAM,ROM,メインクロック発振回路及び時計用低周波
発振回路等を１個のチップに形成したシングルチップマ
イクロコンピュータに関するものであり、特に発振低消
費電力化に関するものである。
源,RAM,ROM,メインクロック発振回路及び時計用低周波
発振回路等を１個のチップに形成したシングルチップマ
イクロコンピュータに関するものであり、特に発振低消
費電力化に関するものである。
第４図は従来のシングルチップマイクロコンピュータに
おいて、メインクロックの発振回路とは別に、時計用3
2.768KHzなどの低周波数発振回路を備えた場合の、発振
回路１の構成を示す図である。2,3は入力側パッド及び
出力側パッドであり、この部分に水晶発振子などの発振
素子が接続される。４はエンハンスメントＮチャネルMO
Sトランジスタ５と、エンハンスメントＰチャネルMOSト
ランジスタ６により構成されるCMOSインバータであり、
そのゲートはパッド２と接続され、出力はパッド３と接
続されている。７はエンハンスメントＮチャネルMOSト
ランジスタ8,9及びエンハンスメントＰチャネルMOSトラ
ンジスタ10,11より構成されるCMOSクロックドインバー
タであり、トランジスタ9,10のゲートはパッド２と接続
され、出力はパッド３に接続されている。又このクロッ
クドインバータ７には、制御信号としてCPU12よりH/L信
号13が供給されている。CMOSインバータ14は、H/L信号1
1の極性を反転させるためのインバータであり、出力側
パッド３は、CMOSインバータ15の入力に接続され、更に
CMOSインバータ15の出力はCMOSインバータ16の入力に接
続されている。
おいて、メインクロックの発振回路とは別に、時計用3
2.768KHzなどの低周波数発振回路を備えた場合の、発振
回路１の構成を示す図である。2,3は入力側パッド及び
出力側パッドであり、この部分に水晶発振子などの発振
素子が接続される。４はエンハンスメントＮチャネルMO
Sトランジスタ５と、エンハンスメントＰチャネルMOSト
ランジスタ６により構成されるCMOSインバータであり、
そのゲートはパッド２と接続され、出力はパッド３と接
続されている。７はエンハンスメントＮチャネルMOSト
ランジスタ8,9及びエンハンスメントＰチャネルMOSトラ
ンジスタ10,11より構成されるCMOSクロックドインバー
タであり、トランジスタ9,10のゲートはパッド２と接続
され、出力はパッド３に接続されている。又このクロッ
クドインバータ７には、制御信号としてCPU12よりH/L信
号13が供給されている。CMOSインバータ14は、H/L信号1
1の極性を反転させるためのインバータであり、出力側
パッド３は、CMOSインバータ15の入力に接続され、更に
CMOSインバータ15の出力はCMOSインバータ16の入力に接
続されている。
次に動作について説明する。この発振回路１はCMOSイン
バータ４とCMOSクロックドインバータ７が並列に接続さ
れ、その入力が入力側パッド２、出力が出力側パッド３
に接続されている。つまりインバータ４のゲインを
β１、クロックドインバータ７のゲインをβ２とする
と、CPU12からのH/L信号13が“H"の場合はクロックドイ
ンバータ７はオン状態となり、結果各インバータ4,7に
よって構成される発振トランジスタのゲインはβ１＋β
２となる。又、H/L信号13が“L"の場合にはクロックド
インバータ７はオフ状態となり、結果発振トランジスタ
のゲインはβ１となる。発振回路１において、発振開始
時は発振トランジスタのゲインは大でなければ発振開始
が困難になるが、発振安定後はゲインを下げても発振は
持続する。第４図の発振回路１において、発振トランジ
スタのゲインβ１＋β２を発振開始可能なゲイン、β１
を発振持続可能なゲインとすることで、発振開始が容易
でかつ発振安定後の発振電流を比較的低く抑えることが
可能な発振回路として機能する。
バータ４とCMOSクロックドインバータ７が並列に接続さ
れ、その入力が入力側パッド２、出力が出力側パッド３
に接続されている。つまりインバータ４のゲインを
β１、クロックドインバータ７のゲインをβ２とする
と、CPU12からのH/L信号13が“H"の場合はクロックドイ
ンバータ７はオン状態となり、結果各インバータ4,7に
よって構成される発振トランジスタのゲインはβ１＋β
２となる。又、H/L信号13が“L"の場合にはクロックド
インバータ７はオフ状態となり、結果発振トランジスタ
のゲインはβ１となる。発振回路１において、発振開始
時は発振トランジスタのゲインは大でなければ発振開始
が困難になるが、発振安定後はゲインを下げても発振は
持続する。第４図の発振回路１において、発振トランジ
スタのゲインβ１＋β２を発振開始可能なゲイン、β１
を発振持続可能なゲインとすることで、発振開始が容易
でかつ発振安定後の発振電流を比較的低く抑えることが
可能な発振回路として機能する。
次に前記発振回路１を用いた場合の従来のシングルチッ
プマイクロコンピュータのサージ保護回路について、そ
のパターンレイアウトを含めて説明する。第５図（ａ）
はサージ保護回路を含めた発振回路の等価回路図、第５
図（ｂ）は実際のパターンレイアウト例を示した図であ
り、第４図と同じものは同一符号を用いている。図にお
いて、入力側パッド２はアルミより成り、ポリシリコン
又はシリサイドによる抵抗17と接続されている。抵抗17
の他端には、Ｎチャネルアルミゲートフィールドトラン
ジスタ18のドレインが接続され、更にそのドレインにポ
リシリコン又はシリサイドによる抵抗19が接続されてい
る。尚、20はアルミゲートフィールドトランジスタ18を
形成する時にできる寄生ダイオードである。抵抗19の他
端には、Ｎチャネルエンハンスメント型のポリシリコン
又はシリサイドゲートのMOSトランジスタ21のドレイン
が接続されると同時に発振回路１の入力に接続されてい
る。発振回路１の出力はアルミにより形成された出力側
パッド３に接続さている。尚、各トランジスタ18,21の
ソース，ゲートは接地されており、よってこの各トラン
ジスタ18,21はオフトランジスタとなっている。
プマイクロコンピュータのサージ保護回路について、そ
のパターンレイアウトを含めて説明する。第５図（ａ）
はサージ保護回路を含めた発振回路の等価回路図、第５
図（ｂ）は実際のパターンレイアウト例を示した図であ
り、第４図と同じものは同一符号を用いている。図にお
いて、入力側パッド２はアルミより成り、ポリシリコン
又はシリサイドによる抵抗17と接続されている。抵抗17
の他端には、Ｎチャネルアルミゲートフィールドトラン
ジスタ18のドレインが接続され、更にそのドレインにポ
リシリコン又はシリサイドによる抵抗19が接続されてい
る。尚、20はアルミゲートフィールドトランジスタ18を
形成する時にできる寄生ダイオードである。抵抗19の他
端には、Ｎチャネルエンハンスメント型のポリシリコン
又はシリサイドゲートのMOSトランジスタ21のドレイン
が接続されると同時に発振回路１の入力に接続されてい
る。発振回路１の出力はアルミにより形成された出力側
パッド３に接続さている。尚、各トランジスタ18,21の
ソース，ゲートは接地されており、よってこの各トラン
ジスタ18,21はオフトランジスタとなっている。
次に作用について説明する。発振回路１の入力保護回路
は、抵抗17,トランジスタ18,寄生ダイオード20,抵抗19,
トランジスタ21によって形成される。抵抗17は、フィー
ルドトランジスタ18に対する電流制限と突入部の過電圧
緩和を行う。フィールドトランジスタ18は寄生ラテラル
トランジスタとして電流を逃がす。寄生ダイオード20
は、PN接合の逆方向ブレークダウンで電流を逃がす。抵
抗19は内部回路への時定数を増す役割りをする。トラン
ジスタ21は、寄生NPNトランジスタのパンチスルーによ
り内部回路への印加電圧をクランプする働きをする。次
に発振回路１の出力側パッド３側であるが、これはCMOS
インバータ４とCMOSクロックドインバータ７を並列接続
した場合のパターン面積が比較的大きくなるため、特別
な保護回路は付加していなかった。すなわち、第５図
（ｂ）において、22はアース電位VSSの配線パターン、2
3は電源電圧VCCを導く配線パターンで、両者間にパッド
2,3,抵抗17,トランジスタ18及び広面積を占める発振回
路１が形成される。
は、抵抗17,トランジスタ18,寄生ダイオード20,抵抗19,
トランジスタ21によって形成される。抵抗17は、フィー
ルドトランジスタ18に対する電流制限と突入部の過電圧
緩和を行う。フィールドトランジスタ18は寄生ラテラル
トランジスタとして電流を逃がす。寄生ダイオード20
は、PN接合の逆方向ブレークダウンで電流を逃がす。抵
抗19は内部回路への時定数を増す役割りをする。トラン
ジスタ21は、寄生NPNトランジスタのパンチスルーによ
り内部回路への印加電圧をクランプする働きをする。次
に発振回路１の出力側パッド３側であるが、これはCMOS
インバータ４とCMOSクロックドインバータ７を並列接続
した場合のパターン面積が比較的大きくなるため、特別
な保護回路は付加していなかった。すなわち、第５図
（ｂ）において、22はアース電位VSSの配線パターン、2
3は電源電圧VCCを導く配線パターンで、両者間にパッド
2,3,抵抗17,トランジスタ18及び広面積を占める発振回
路１が形成される。
従来のシングルチップマイクロコンピュータの低周波数
発振回路は、以上のように発振トランジスタのゲインを
変え、発振安定時の消費電流を減らす構成であり、イン
バータ4,7より成る発振回路１の電源電圧は、あくまで
例えば2.4V〜5.5VのCPU動作電圧と同じであるため、発
振電流は4.0μA程度までの低減が限界であった。また、
出力側パッド３側のサージ耐圧も発振回路１のサイズを
小さくしゲインを下げる程耐量が低下するなどの問題が
あった。
発振回路は、以上のように発振トランジスタのゲインを
変え、発振安定時の消費電流を減らす構成であり、イン
バータ4,7より成る発振回路１の電源電圧は、あくまで
例えば2.4V〜5.5VのCPU動作電圧と同じであるため、発
振電流は4.0μA程度までの低減が限界であった。また、
出力側パッド３側のサージ耐圧も発振回路１のサイズを
小さくしゲインを下げる程耐量が低下するなどの問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、低周波数発振回路の発振電流による消費電流
を例えば2.0μA以下と従来の半分以下に低減し、かつ、
このようにした場合の入力側，出力側パッド側のサージ
耐量も悪化しないマイクロコンピュータを得ることを目
的とする。
たもので、低周波数発振回路の発振電流による消費電流
を例えば2.0μA以下と従来の半分以下に低減し、かつ、
このようにした場合の入力側，出力側パッド側のサージ
耐量も悪化しないマイクロコンピュータを得ることを目
的とする。
第１の発明に係るマイクロコンピュータは、CPU動作電
圧を降圧するレギュレータ回路を有し、低周波数の発振
は降圧された電圧によりなされ、発振出力はレベルシフ
ト回路によりCPU動作電圧の振幅まで昇圧して、CPUに供
給するようにしている。また、第２の発明では、降圧レ
ギュレータを高，低の第1,第２低電圧を出力するように
し、始動時の発振回路を、高い方の第１低電圧で駆動す
る切替え手段を備える。また、第３の発明では発振回路
と出力側パッドとの間にも入力側の保護回路を付加して
いる。
圧を降圧するレギュレータ回路を有し、低周波数の発振
は降圧された電圧によりなされ、発振出力はレベルシフ
ト回路によりCPU動作電圧の振幅まで昇圧して、CPUに供
給するようにしている。また、第２の発明では、降圧レ
ギュレータを高，低の第1,第２低電圧を出力するように
し、始動時の発振回路を、高い方の第１低電圧で駆動す
る切替え手段を備える。また、第３の発明では発振回路
と出力側パッドとの間にも入力側の保護回路を付加して
いる。
第１の発明によれば、CPU動作電源の電圧をレギュレー
タ回路により降圧し、これで発振回路が発振し、この発
振回路の出力がレベルシフト回路で昇圧される。
タ回路により降圧し、これで発振回路が発振し、この発
振回路の出力がレベルシフト回路で昇圧される。
第２の発明では、発振回路の始動時、切替え手段が作動
して降圧レギュレータより、高い方の第１低電圧が出力
され、この高い方の第１低電圧により発振回路が駆動さ
れる。
して降圧レギュレータより、高い方の第１低電圧が出力
され、この高い方の第１低電圧により発振回路が駆動さ
れる。
第３の発明では出力側パッドの保護回路により、発振回
路が小形のものでもサージ保護が十分に行える。
路が小形のものでもサージ保護が十分に行える。
以下、この発明の一実施例を図について説明する。第１
図（ａ）は、この発明の一実施例である低周波数発振回
路の構成を示した図である。図において、24は降圧レギ
ュレータであり、その具体的回路例を同図（ｂ）に示し
てある。この降圧レギュレータ24により、例えば2.4Vの
CPU動作電圧VCCが、例えば1.5Vの低電圧VOUTに変換さ
れ、端子25より出力され、この電圧が低電圧で動作可能
な低周波数発振回路70に入力される。この発振回路70
は、エンハンスメントＮチャネルMOSトランジスタ26と
入力閾値が他のＰチャネルトランジスタより低いエンハ
ンスメントＰチャネルMOSトランジスタ27で構成されるC
MOSインバータとなっている。このインバータの入力側
は入力側パッド２が、出力側には出力側パッド３が接続
されている。なお、入力側パッド2,出力側パッド３には
図示しない水晶発振子などの発振素子が接続される。こ
の出力側はレベルシフト回路28に接続される。レベルシ
フト回路28は、エンハンスメントＮチャネルMOSトラン
ジスタ29,30、エンハンスメントＰチャネルMOSトランジ
スタ31,32及び前記低電圧VOUTの電圧で動作するCMOSイ
ンバータ33により構成されている。トランジスタ29,30
のソースは接地され、トランジスタ31,32のソースにはC
PU動作電圧VCCが供給される。トランジスタ29のドレイ
ンはトランジスタ31のドレインに接続されると同時に、
トランジスタ32のゲートにも接続されている。又トラン
ジスタ29のゲートには、発振回路70の出力側が接続され
ている。トランジスタ30のドレインはトランジスタ32の
ドレインに接続されると同時にトランジスタ31のゲート
にも接続されている。トランジスタ30のゲートには発振
回路70の出力をインバータ33により反転した信号が供給
される。又トランジスタ30のドレインはレベルシフト回
路28の出力としてCMOSインバータ34に入力され、インバ
ータ34の出力がCPU動作電圧の振幅をもつクロック電圧
φCLKとしてCPUに供給される。
図（ａ）は、この発明の一実施例である低周波数発振回
路の構成を示した図である。図において、24は降圧レギ
ュレータであり、その具体的回路例を同図（ｂ）に示し
てある。この降圧レギュレータ24により、例えば2.4Vの
CPU動作電圧VCCが、例えば1.5Vの低電圧VOUTに変換さ
れ、端子25より出力され、この電圧が低電圧で動作可能
な低周波数発振回路70に入力される。この発振回路70
は、エンハンスメントＮチャネルMOSトランジスタ26と
入力閾値が他のＰチャネルトランジスタより低いエンハ
ンスメントＰチャネルMOSトランジスタ27で構成されるC
MOSインバータとなっている。このインバータの入力側
は入力側パッド２が、出力側には出力側パッド３が接続
されている。なお、入力側パッド2,出力側パッド３には
図示しない水晶発振子などの発振素子が接続される。こ
の出力側はレベルシフト回路28に接続される。レベルシ
フト回路28は、エンハンスメントＮチャネルMOSトラン
ジスタ29,30、エンハンスメントＰチャネルMOSトランジ
スタ31,32及び前記低電圧VOUTの電圧で動作するCMOSイ
ンバータ33により構成されている。トランジスタ29,30
のソースは接地され、トランジスタ31,32のソースにはC
PU動作電圧VCCが供給される。トランジスタ29のドレイ
ンはトランジスタ31のドレインに接続されると同時に、
トランジスタ32のゲートにも接続されている。又トラン
ジスタ29のゲートには、発振回路70の出力側が接続され
ている。トランジスタ30のドレインはトランジスタ32の
ドレインに接続されると同時にトランジスタ31のゲート
にも接続されている。トランジスタ30のゲートには発振
回路70の出力をインバータ33により反転した信号が供給
される。又トランジスタ30のドレインはレベルシフト回
路28の出力としてCMOSインバータ34に入力され、インバ
ータ34の出力がCPU動作電圧の振幅をもつクロック電圧
φCLKとしてCPUに供給される。
次に動作について説明する。発振回路70は、降圧レギュ
レータ24の出力電圧VOUTにより、パッド2,3に発振素子
を接続することにより発振を行う。この発振による出力
振幅は電圧VCCよりも低い低電圧VOUTであるため、レベ
ルシフト回路28によりVCCまで昇圧され、出力バッファ
であるインバータ34を介してクロック電圧φCLKが発生
する。
レータ24の出力電圧VOUTにより、パッド2,3に発振素子
を接続することにより発振を行う。この発振による出力
振幅は電圧VCCよりも低い低電圧VOUTであるため、レベ
ルシフト回路28によりVCCまで昇圧され、出力バッファ
であるインバータ34を介してクロック電圧φCLKが発生
する。
次に降圧レギュレータ24について第１図（ｂ）により説
明する。図において、35はエンハンスメントＮチャネル
MOSトランジスタ36,37とエンハンスメントＰチャネルMO
Sトランジスタ38,39とこのトランジスタ38,39よりも入
力閾値の低いエンハンスメントＰチャネルMOSトランジ
スタ40,及び抵抗41により構成される定電圧発生回路で
ある。又42はエンハンスメントＮチャネルMOSトランジ
スタ4345,50,エンハンスメントＰチャネルMOSトランジ
スタ46,47により構成されるオペアンプである。48はオ
ペアンプの位相補償用コンデンサ、49は電圧供給のため
のエンハンスメントＰチャネルMOSトランジスタであ
る。定電圧発生回路35の出力VOはオペアンプ42の入力で
あるトランジスタ50のゲートに供給され、オペアンプ42
の出力端51の出力がトランジスタ49のゲートに供給され
ている。トランジスタ49のソースは電圧VCCに設定さ
れ、ドレインは低電圧VOUTに設定されると同時に、オペ
アンプ42の他方の入力であるトランジスタ45のゲートに
接続されている。つまり、オペアンプ42ほ出力VOと出力
VOUTのコンパレータの構成となっている。
明する。図において、35はエンハンスメントＮチャネル
MOSトランジスタ36,37とエンハンスメントＰチャネルMO
Sトランジスタ38,39とこのトランジスタ38,39よりも入
力閾値の低いエンハンスメントＰチャネルMOSトランジ
スタ40,及び抵抗41により構成される定電圧発生回路で
ある。又42はエンハンスメントＮチャネルMOSトランジ
スタ4345,50,エンハンスメントＰチャネルMOSトランジ
スタ46,47により構成されるオペアンプである。48はオ
ペアンプの位相補償用コンデンサ、49は電圧供給のため
のエンハンスメントＰチャネルMOSトランジスタであ
る。定電圧発生回路35の出力VOはオペアンプ42の入力で
あるトランジスタ50のゲートに供給され、オペアンプ42
の出力端51の出力がトランジスタ49のゲートに供給され
ている。トランジスタ49のソースは電圧VCCに設定さ
れ、ドレインは低電圧VOUTに設定されると同時に、オペ
アンプ42の他方の入力であるトランジスタ45のゲートに
接続されている。つまり、オペアンプ42ほ出力VOと出力
VOUTのコンパレータの構成となっている。
次に動作について説明する。今、ＮチャネルMOSトラン
ジスタ36,37,38,43,44,50の入力閾値をVTHN、通常のＰ
チャネルMOSトランジスタ38,39,46,47,49の入力閾値をV
THP1、トランジスタ40の閾値をVTHP2とする。この場合V
THP1＞VTHP2である。又、抵抗41の値をＲ〔Ω〕とす
る。定電圧発生回路35において、トランジスタ39,40は
共にゲート電位が共通であるが、入力閾値に差があるた
め、抵抗41の両端にはΔVTHP＝VTHP1−VTHP2〔Ｖ〕の電
位差が生じる、これにより定電圧発生回路35にはトラン
ジスタ36,38,40,41を流れる定電流ΔVTHP/R〔Ａ〕が生
じ、結果出力VOとして、VO≒VTHN＋VTHP1〔Ｖ〕の定電
圧が生じる。この出力電圧VOはオペアンプ42の出力とし
て現れ、トランジスタ49を介して出力電圧VOUTとして出
力端子52に生じる。出力電圧VOと出力電圧VOUTのコンパ
レータとして機能するため出力電圧VOUTは変動の少ない
VOUT≒VTHN＋VTHP1〔Ｖ〕の定電圧となる、出力電圧V
OUTは、電源電圧VCCの値が例えば2.4V以上であればこの
値にかかわらず、例えば1.5V以下の電圧となるよう、V
THN,VTHP1,VTHP2を設定する。
ジスタ36,37,38,43,44,50の入力閾値をVTHN、通常のＰ
チャネルMOSトランジスタ38,39,46,47,49の入力閾値をV
THP1、トランジスタ40の閾値をVTHP2とする。この場合V
THP1＞VTHP2である。又、抵抗41の値をＲ〔Ω〕とす
る。定電圧発生回路35において、トランジスタ39,40は
共にゲート電位が共通であるが、入力閾値に差があるた
め、抵抗41の両端にはΔVTHP＝VTHP1−VTHP2〔Ｖ〕の電
位差が生じる、これにより定電圧発生回路35にはトラン
ジスタ36,38,40,41を流れる定電流ΔVTHP/R〔Ａ〕が生
じ、結果出力VOとして、VO≒VTHN＋VTHP1〔Ｖ〕の定電
圧が生じる。この出力電圧VOはオペアンプ42の出力とし
て現れ、トランジスタ49を介して出力電圧VOUTとして出
力端子52に生じる。出力電圧VOと出力電圧VOUTのコンパ
レータとして機能するため出力電圧VOUTは変動の少ない
VOUT≒VTHN＋VTHP1〔Ｖ〕の定電圧となる、出力電圧V
OUTは、電源電圧VCCの値が例えば2.4V以上であればこの
値にかかわらず、例えば1.5V以下の電圧となるよう、V
THN,VTHP1,VTHP2を設定する。
第１図（ａ）の発振回路70は1.5V以下の低電圧でも機能
するように、CMOSインバータのＰチャネル側トランジス
タ27は、第１図（ｂ）のトランジスタ40と同様入力閾値
がVTHP2と低く設定されている。この発振回路70への供
給電圧が1.5V以下と低く、又トランジスタのゲインも小
さくすることが可能であるため、発振電流を極度に小さ
くすることができる。これによって発振回路全体の消費
電流も従来の半分以下に減らすことが可能となる。
するように、CMOSインバータのＰチャネル側トランジス
タ27は、第１図（ｂ）のトランジスタ40と同様入力閾値
がVTHP2と低く設定されている。この発振回路70への供
給電圧が1.5V以下と低く、又トランジスタのゲインも小
さくすることが可能であるため、発振電流を極度に小さ
くすることができる。これによって発振回路全体の消費
電流も従来の半分以下に減らすことが可能となる。
以上、上記実施例の低周波数発振回路70を用いることに
より、この発振回路のみを使用するモードにおいて消費
電流の少ないシングルチップマイクロコンピュータを実
現することができ、例えば、時計カウントの電池による
電源バックアップを行う場合など、高価な高性能電池を
用いることなく長時間のバックアップを行うことが可能
になるメリットがある。
より、この発振回路のみを使用するモードにおいて消費
電流の少ないシングルチップマイクロコンピュータを実
現することができ、例えば、時計カウントの電池による
電源バックアップを行う場合など、高価な高性能電池を
用いることなく長時間のバックアップを行うことが可能
になるメリットがある。
しかし、上記第１図（ａ），（ｂ）による実施例におい
ては、発振回路70への供給電圧は常に1.5V以下の低電圧
であり、発振素子の特性によっては発振開始が困難とな
る危険性が生じる。
ては、発振回路70への供給電圧は常に1.5V以下の低電圧
であり、発振素子の特性によっては発振開始が困難とな
る危険性が生じる。
第２図（ａ）、（ｂ）の実施例は、かかる問題を解決す
るためになされたもので、CPUの切替え手段12からの制
御信号により、降圧レギュレータの出力電圧を1.5V以下
の低い方の第２低電圧と、この第２低電圧より幾分高い
第１低電圧すなわち発振開始容易となる電圧の２段階に
切り替え可能としたものである。
るためになされたもので、CPUの切替え手段12からの制
御信号により、降圧レギュレータの出力電圧を1.5V以下
の低い方の第２低電圧と、この第２低電圧より幾分高い
第１低電圧すなわち発振開始容易となる電圧の２段階に
切り替え可能としたものである。
以下、この発明の実施例を第２図について説明する。第
２図（ａ）は、低周波発振回路の構成を示した図であ
る。第１図（ａ）に比較し、降圧レギュレータ24にはCP
Uに含まれる切替え手段12からの電圧切り替え信号H/Lが
入力される、第２図（ｂ）は、降圧レギュレータ24の具
体的回路図である。第１図（ｂ）と同じものは同一符号
を用いている。同図において、53,54はエンハンスメン
トＮチャネルMOSトランジスタであり、トランジスタ53
は電圧供給トランジスタ49のドレインと、コンパレータ
入力であるトランジスタ45のゲート55の間に接続され、
そのゲートはトランジスタ49のドレインに接続されてい
る。トランジスタ54はソースが接地されており、そのゲ
ートはトランジスタ36,37,43と同様に定電圧発生回路35
中のトランジスタ36のドレインに接続されている。この
出力は通常VTHNの定電圧が発生しており、トランジスタ
54は定電流発生トランジスタとして機能する。又、エン
ハンスメントＮチャネルトランジスタ56とエンハンスメ
ントＰチャネルトランジスタ58は、互いにそのソース同
士及びドレイン同士が接続されたトランスミッションゲ
ート59を形成しており、ＰチャネルのゲートはCPUの切
替手段12からのH/Lの信号が、Ｎチャネル側はCMOSイン
バータ60により作られるH/L信号の反転信号が供給され
る。
２図（ａ）は、低周波発振回路の構成を示した図であ
る。第１図（ａ）に比較し、降圧レギュレータ24にはCP
Uに含まれる切替え手段12からの電圧切り替え信号H/Lが
入力される、第２図（ｂ）は、降圧レギュレータ24の具
体的回路図である。第１図（ｂ）と同じものは同一符号
を用いている。同図において、53,54はエンハンスメン
トＮチャネルMOSトランジスタであり、トランジスタ53
は電圧供給トランジスタ49のドレインと、コンパレータ
入力であるトランジスタ45のゲート55の間に接続され、
そのゲートはトランジスタ49のドレインに接続されてい
る。トランジスタ54はソースが接地されており、そのゲ
ートはトランジスタ36,37,43と同様に定電圧発生回路35
中のトランジスタ36のドレインに接続されている。この
出力は通常VTHNの定電圧が発生しており、トランジスタ
54は定電流発生トランジスタとして機能する。又、エン
ハンスメントＮチャネルトランジスタ56とエンハンスメ
ントＰチャネルトランジスタ58は、互いにそのソース同
士及びドレイン同士が接続されたトランスミッションゲ
ート59を形成しており、ＰチャネルのゲートはCPUの切
替手段12からのH/Lの信号が、Ｎチャネル側はCMOSイン
バータ60により作られるH/L信号の反転信号が供給され
る。
次にこの降圧レギュレータ回路の電圧切り替え動作につ
いて説明する。
いて説明する。
第２図（ｂ）において、接続点55にはVTHN＋V
THP1〔Ｖ〕の低電圧が発生しており、この点は第１図
（ｂ）の場合と同等である。又、トランジスタ49,53,54
には定電流が流れており、トランジスタ49のドレインに
は、接続点55よりもトランジスタ53の入力閾値VTHNだけ
高いVTHN＋VTHP1＋VTHN〔Ｖ〕の電圧が発生している。H
/L信号が“H"の場合、トランスミッションゲート39はオ
フ状態となり、出力端子34にはVOUT≒2VTHN＋VTHP1の第
１定電圧が発生する。又、H/L信号が“L"の場合はトラ
ンスミッションゲート59がオン状態であるため、出力端
子61には接続点55の電圧、即ちVOUT≒VTHN＋VTHP1の第
２低電圧が発生する。このときトランジスタ53はドレイ
ン，ソース，ゲートが同電位となり、オフ状態である。
つまり、CPUの切替え手段12からの電圧切り替え信号H/L
により、第１低電圧（2VTHN＋VTHP1）と第２低電圧（V
THN＋VTHP1）の高，低の２種類の出力電圧を選択するこ
とができる。
THP1〔Ｖ〕の低電圧が発生しており、この点は第１図
（ｂ）の場合と同等である。又、トランジスタ49,53,54
には定電流が流れており、トランジスタ49のドレインに
は、接続点55よりもトランジスタ53の入力閾値VTHNだけ
高いVTHN＋VTHP1＋VTHN〔Ｖ〕の電圧が発生している。H
/L信号が“H"の場合、トランスミッションゲート39はオ
フ状態となり、出力端子34にはVOUT≒2VTHN＋VTHP1の第
１定電圧が発生する。又、H/L信号が“L"の場合はトラ
ンスミッションゲート59がオン状態であるため、出力端
子61には接続点55の電圧、即ちVOUT≒VTHN＋VTHP1の第
２低電圧が発生する。このときトランジスタ53はドレイ
ン，ソース，ゲートが同電位となり、オフ状態である。
つまり、CPUの切替え手段12からの電圧切り替え信号H/L
により、第１低電圧（2VTHN＋VTHP1）と第２低電圧（V
THN＋VTHP1）の高，低の２種類の出力電圧を選択するこ
とができる。
これにより、発振開始時はH/L信号＝“H"とすることで
高い電圧（第１低電圧）を第２図（ａ）の発振回路に供
給し発振開始を容易にし、発振安定後はH/L信号＝“L"
とすることで発振回路への電圧を1.5V以下の低い方の第
２低電圧に切り替え発振電流を減らすことが可能とな
る。
高い電圧（第１低電圧）を第２図（ａ）の発振回路に供
給し発振開始を容易にし、発振安定後はH/L信号＝“L"
とすることで発振回路への電圧を1.5V以下の低い方の第
２低電圧に切り替え発振電流を減らすことが可能とな
る。
以上のように、この第２図（ａ），（ｂ）の発明によれ
ば、消費電流の少ない低周波数発振回路を実現できる
他、発振開始も容易となるため、発振素子の特性に左右
されないという大きなメリットが生じる。
ば、消費電流の少ない低周波数発振回路を実現できる
他、発振開始も容易となるため、発振素子の特性に左右
されないという大きなメリットが生じる。
次に、上記発明をシングルチップマイクロコンピュータ
に適用する際の発振回路70の入，出力端子であるパッド
2,3側のサージ保護回路の発明について説明する。
に適用する際の発振回路70の入，出力端子であるパッド
2,3側のサージ保護回路の発明について説明する。
前記第５図により説明した従来のサージ保護回路では、
入力側に関しては、本発明の発振回路においてもそのま
ま使用できるが、出力側に関しては、発振回路70が極端
に小形となるため、何らかのサージ保護対策が必要とな
る、しかし、保護回路として出力側にトランジスタサイ
ズの大きいオフトランジスタのような付加容量の大きい
回路を付加したのでは、付加容量による充放電電流で発
振回路70の発振電流が増加する可能性があるため、でき
る限り付加容量の小さいサージ保護回路にする必要があ
る。
入力側に関しては、本発明の発振回路においてもそのま
ま使用できるが、出力側に関しては、発振回路70が極端
に小形となるため、何らかのサージ保護対策が必要とな
る、しかし、保護回路として出力側にトランジスタサイ
ズの大きいオフトランジスタのような付加容量の大きい
回路を付加したのでは、付加容量による充放電電流で発
振回路70の発振電流が増加する可能性があるため、でき
る限り付加容量の小さいサージ保護回路にする必要があ
る。
そこで、本発明においては、発振回路のサージ保護回路
として出力側パッド側に入力側と同等のサージ保護回路
を付加したことを特徴とする。
として出力側パッド側に入力側と同等のサージ保護回路
を付加したことを特徴とする。
次に具体的実施例について、第３図（ａ），（ｂ）によ
り説明する、なお、第３図（ａ）は等価回路を、第３図
（ｂ）はパターンレイアウト例を示いたものである。従
来例の第５図に比べ、図１（ａ）に示されるトランジス
タ26,27からなるCMOSインバータにより構成される発振
回路70の入力保護回路、つまり入力側パッド２側の第１
保護回路62としての入力保護回路は、第５図のものと全
く同等であるため、詳細説明は省略する。
り説明する、なお、第３図（ａ）は等価回路を、第３図
（ｂ）はパターンレイアウト例を示いたものである。従
来例の第５図に比べ、図１（ａ）に示されるトランジス
タ26,27からなるCMOSインバータにより構成される発振
回路70の入力保護回路、つまり入力側パッド２側の第１
保護回路62としての入力保護回路は、第５図のものと全
く同等であるため、詳細説明は省略する。
発振回路70の出力側は、発振回路70の構成要素であるCM
OSインバータ1aのドレインに接続されるポリシリコン又
はシリサイド抵抗19bと、その他端にドレインが接続さ
れたソース，ゲートが接地されたＮチャネルフィールド
MOSトランジスタ18b及びそのドレインに接続されたポリ
シリコン又はシリサイド抵抗17b、その他端にアルミを
介して接続される出力側パッド３により構成されてい
る。ダイオード20bは、フィールドトランジスタ18bを形
成するときにできる寄生ダイオードである。つまり、出
力側の保護回路は、第２保護回路63を構成し、これは上
記第１保護回路62と同一構成である。出力側については
トランジスタ21に関しては、CMOSインバータ1aが同等の
作用を行うため不用である。
OSインバータ1aのドレインに接続されるポリシリコン又
はシリサイド抵抗19bと、その他端にドレインが接続さ
れたソース，ゲートが接地されたＮチャネルフィールド
MOSトランジスタ18b及びそのドレインに接続されたポリ
シリコン又はシリサイド抵抗17b、その他端にアルミを
介して接続される出力側パッド３により構成されてい
る。ダイオード20bは、フィールドトランジスタ18bを形
成するときにできる寄生ダイオードである。つまり、出
力側の保護回路は、第２保護回路63を構成し、これは上
記第１保護回路62と同一構成である。出力側については
トランジスタ21に関しては、CMOSインバータ1aが同等の
作用を行うため不用である。
この実施例によれば、発振回路70を構成するトランジス
タのサイズに無関係に、静電破壊に強い発振回路を得る
ことができる。又、出力側の負荷容量もＮチャネルのフ
ィールドトランジスタしか用いないため、少なくするこ
とが可能となる。また、パターン面積も少なくてすむ。
すなわち、第３図（ｂ）に示すように発振回路70のパタ
ーン面積は第５図（ｂ）の従来の発振回路１のパターン
面積に比較して小形となり、このため、第２保護回路63
が付加されたとしても、全体の占有面積が大きくなるこ
とはなくなる。なお、64は低電圧VOUTを導く配線パター
ンである。
タのサイズに無関係に、静電破壊に強い発振回路を得る
ことができる。又、出力側の負荷容量もＮチャネルのフ
ィールドトランジスタしか用いないため、少なくするこ
とが可能となる。また、パターン面積も少なくてすむ。
すなわち、第３図（ｂ）に示すように発振回路70のパタ
ーン面積は第５図（ｂ）の従来の発振回路１のパターン
面積に比較して小形となり、このため、第２保護回路63
が付加されたとしても、全体の占有面積が大きくなるこ
とはなくなる。なお、64は低電圧VOUTを導く配線パター
ンである。
前記、発振回路の発明において、降圧レギュレータ回路
はあくまで一例であり、低消費電流で同等の機能を持つ
他の回路に置き換えることは可能である。また、発振回
路70はCMOSインバータを用いた例を示したが、発振停止
機能を持たせた他の回路、例えばCMOS NANDを用いても
よく、また発振出力を出力側パッド３側からではなく入
力側パッド２から得てもよく、また、ノイズの影響を除
去するため、発振出力にシミュット回路を付加する等の
改良は可能である。また、レベルシフト回路は、その回
路構成自体はあくまで一例であり、同一機能を持つ他の
回路に置き換えることは可能である。また、発振回路70
の入力保護回路のパターンレイアウト例は、あくまで一
例であり、等価回路が同等な他のパターンレイアウトは
種々考えられる。
はあくまで一例であり、低消費電流で同等の機能を持つ
他の回路に置き換えることは可能である。また、発振回
路70はCMOSインバータを用いた例を示したが、発振停止
機能を持たせた他の回路、例えばCMOS NANDを用いても
よく、また発振出力を出力側パッド３側からではなく入
力側パッド２から得てもよく、また、ノイズの影響を除
去するため、発振出力にシミュット回路を付加する等の
改良は可能である。また、レベルシフト回路は、その回
路構成自体はあくまで一例であり、同一機能を持つ他の
回路に置き換えることは可能である。また、発振回路70
の入力保護回路のパターンレイアウト例は、あくまで一
例であり、等価回路が同等な他のパターンレイアウトは
種々考えられる。
以上説明したように、第１の発明によればCPU動作電源
の電圧を降圧して低電圧に変換する降圧レギュレータ回
路と、発振素子が接続される入力側パッドと出力側パッ
ドとを有し、上記降圧レギュレータ回路の出力低電圧に
もとづき発振する発振回路と、この発振回路の出力を上
記CPU動作電源の電圧まで昇圧するレベルシフト回路と
を備えたので、消費電流を小さく抑えることが可能とな
る、また、第２の発明によれば、上記第１の発明に加
え、上記発振回路の始動時に上記降圧レギュレータ回路
を制御して高い方の第１低電圧を出力させ、その後低い
方の第２低電圧を出力させるよう切り替える切替え手段
を備えたので、発振の開始が確実となる。
の電圧を降圧して低電圧に変換する降圧レギュレータ回
路と、発振素子が接続される入力側パッドと出力側パッ
ドとを有し、上記降圧レギュレータ回路の出力低電圧に
もとづき発振する発振回路と、この発振回路の出力を上
記CPU動作電源の電圧まで昇圧するレベルシフト回路と
を備えたので、消費電流を小さく抑えることが可能とな
る、また、第２の発明によれば、上記第１の発明に加
え、上記発振回路の始動時に上記降圧レギュレータ回路
を制御して高い方の第１低電圧を出力させ、その後低い
方の第２低電圧を出力させるよう切り替える切替え手段
を備えたので、発振の開始が確実となる。
また、第３の発明によれば、上記第１の発明に加え、出
力側パッドから上記発振回路方向に順次接続された過電
圧緩和抵抗とフィールドトランジスタと時定数設定抵抗
とから成る保護回路を備えたので、出力側パッドのサー
ジからの保護が確実となる。
力側パッドから上記発振回路方向に順次接続された過電
圧緩和抵抗とフィールドトランジスタと時定数設定抵抗
とから成る保護回路を備えたので、出力側パッドのサー
ジからの保護が確実となる。
第１図（ａ）は、この発明の一実施例によるシングルチ
ップマイクロコンピュータの低周波数発振回路の構成
図、第１図（ｂ）は、その構成要素である降圧レギュレ
ータの具体的回路図である。第２図（ａ）は、第１図に
よる発明に改良を加えたシングルチップマイクロコンピ
ュータの低周波数発振回路の構成図、第２図（ｂ）は、
その構成要素である降圧レギュレータの具体的回路図で
ある。第３図（ａ），（ｂ）は、この発明をシングルチ
ップマイクロコンピュータに実施した場合の入力保護回
路の一実施例を示す図であり、第３図（ａ）が等価回
路、第３図（ｂ）がパターンレイアウト例である。第４
図は、従来のシングルチップマイクロコンピュータの低
周波数発振回路の構成図、第５図（ａ）は、従来の入力
保護回路の等価回路を示す図、第５図（ｂ）はそのパタ
ーンレイアウト例を示す図である。 ２……入力側パッド、３……出力側パッド、24……降圧
レギュレータ、1,70……発振回路、28……レベルシフト
回路。
ップマイクロコンピュータの低周波数発振回路の構成
図、第１図（ｂ）は、その構成要素である降圧レギュレ
ータの具体的回路図である。第２図（ａ）は、第１図に
よる発明に改良を加えたシングルチップマイクロコンピ
ュータの低周波数発振回路の構成図、第２図（ｂ）は、
その構成要素である降圧レギュレータの具体的回路図で
ある。第３図（ａ），（ｂ）は、この発明をシングルチ
ップマイクロコンピュータに実施した場合の入力保護回
路の一実施例を示す図であり、第３図（ａ）が等価回
路、第３図（ｂ）がパターンレイアウト例である。第４
図は、従来のシングルチップマイクロコンピュータの低
周波数発振回路の構成図、第５図（ａ）は、従来の入力
保護回路の等価回路を示す図、第５図（ｂ）はそのパタ
ーンレイアウト例を示す図である。 ２……入力側パッド、３……出力側パッド、24……降圧
レギュレータ、1,70……発振回路、28……レベルシフト
回路。
Claims (3)
- 【請求項１】CPU動作電源の電圧を降圧して低電圧に変
換する降圧レギュレータ回路と、発振素子が接続される
入力側パッドと出力側パッドとを有し、上記降圧レギュ
レータ回路の出力低電圧にもとづき発振する発振回路
と、この発振回路の出力を上記CPU動作電源の電圧まで
昇圧するレベルシフト回路とを備えたことを特徴とする
マイクロコンピュータ。 - 【請求項２】CPU動作電源の電圧を降圧して高い方の第
１低電圧と低い方の第２低電圧に変換する降圧レギュレ
ータ回路と、発振素子が接続される入力側パッドと出力
側パッドとを有し、降圧レギュレータ回路の出力低電圧
にもとづき発振する発振回路と、上記発振回路の始動時
に上記降圧レギュレータ回路を制御して高い方の第１低
電圧を出力させ、その後低い方の第２低電圧を出力させ
るよう切り替える切替え手段と、この発振回路の出力を
上記CPU動作電源の電圧まで昇圧するレベルシフト回路
とを備えたことを特徴とするマイクロコンピュータ。 - 【請求項３】CPU動作電源の電圧を降圧して低電圧に変
換する降圧レギュレータ回路と、発振素子が接続される
入力側パッドと出力側パッドとを有し、上記降圧レギュ
レータ回路の出力低電圧にもとづき発振する発振回路
と、この発振回路の出力を上記CPU動作電源の電圧まで
昇圧するレベルシフト回路と、上記入力側パッドから上
記発振回路方向に順次接続された過電圧緩和抵抗とフィ
ールドトランジスタと時定数設定抵抗とから成る第１保
護回路と、上記出力側パッドから上記発振回路方向に順
次接続された過電圧緩和抵抗とフィールドトランジスタ
と時定数設定抵抗とから成る第２保護回路とを備えたこ
とを特徴とするマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321568A JPH0748172B2 (ja) | 1988-12-19 | 1988-12-19 | マイクロコンピュータ |
| US07/450,639 US4990847A (en) | 1988-12-19 | 1989-12-14 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321568A JPH0748172B2 (ja) | 1988-12-19 | 1988-12-19 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165216A JPH02165216A (ja) | 1990-06-26 |
| JPH0748172B2 true JPH0748172B2 (ja) | 1995-05-24 |
Family
ID=18134018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321568A Expired - Lifetime JPH0748172B2 (ja) | 1988-12-19 | 1988-12-19 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4990847A (ja) |
| JP (1) | JPH0748172B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100334526C (zh) * | 2001-12-26 | 2007-08-29 | 英特尔公司 | 为处理器提供供应电压的方法和装置 |
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| JPH04255046A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | メモリープロテクト回路 |
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| EP1217662A1 (en) * | 2000-12-21 | 2002-06-26 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
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| KR100856128B1 (ko) * | 2007-02-12 | 2008-09-03 | 삼성전자주식회사 | 고속 동작이 가능한 레벨 쉬프터 및 그 방법 |
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| JPS6019273A (ja) * | 1983-07-14 | 1985-01-31 | Seiko Epson Corp | Ｃｍｏｓワンチツプマイクロコンピユ−タ |
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-
1988
- 1988-12-19 JP JP63321568A patent/JPH0748172B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-14 US US07/450,639 patent/US4990847A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100334526C (zh) * | 2001-12-26 | 2007-08-29 | 英特尔公司 | 为处理器提供供应电压的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4990847A (en) | 1991-02-05 |
| JPH02165216A (ja) | 1990-06-26 |
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