JPH0691457B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPH0691457B2 JPH0691457B2 JP61032404A JP3240486A JPH0691457B2 JP H0691457 B2 JPH0691457 B2 JP H0691457B2 JP 61032404 A JP61032404 A JP 61032404A JP 3240486 A JP3240486 A JP 3240486A JP H0691457 B2 JPH0691457 B2 JP H0691457B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路の半導体基板に逆バイアスの電圧を与
えるためにその集積回路中に内蔵される基板バイアス発
生回路に関する。
えるためにその集積回路中に内蔵される基板バイアス発
生回路に関する。
（ロ）従来の技術 一般に半導体集積回路は、単一電源（例えば5.0V）で用
いられる場合が多い。しかし、マイクロコンピュータや
メモリ等の半導体集積回路に於いては、半導体基板が所
定の電位（例えば、正電位）となり順方向にバイアスさ
れることを防ぐため、あるいは、接合容量を減らし高速
化を図るため等の目的で、特定の電位（通常負の電位）
を基板に印加し、半導体基板を逆バイアスする場合があ
る。
いられる場合が多い。しかし、マイクロコンピュータや
メモリ等の半導体集積回路に於いては、半導体基板が所
定の電位（例えば、正電位）となり順方向にバイアスさ
れることを防ぐため、あるいは、接合容量を減らし高速
化を図るため等の目的で、特定の電位（通常負の電位）
を基板に印加し、半導体基板を逆バイアスする場合があ
る。
従来は、第２図に示される如き基板バイアス発生回路を
半導体基板上に搭載し、該基板に負の電圧を印加してい
た。
半導体基板上に搭載し、該基板に負の電圧を印加してい
た。
第２図に於いて、発生回路（１）の発振出力を受けるチ
ャージポンプ回路（２）は、発振出力が一端ａ点に印加
されたコンデンサ（３）と、コンデンサ（３）の他端ｂ
点に接続されたMOSFET（４）（５）とから構成される。
このMOSFET（４）のゲートはｂ点に接続され、ソースは
接地される。また、MOSFET（５）のゲート及びソースは
共に接続されて基板バイアス電圧の出力として半導体基
板に接続される。発振回路（１）の発振出力は、電源電
圧VDDと接地レベルを振幅とする信号であり、ａ点の電
圧が電源電圧VDDになるとｂ点の電位は、オンとなるMOS
FET（４）のスレッショルド電圧Vt1に固定され、コンデ
ンサ（３）に電荷が充電される。次に、ａ点の電位が接
地レベルとなるとｂ点の電位は、コンデンサ（３）に充
電された電圧分だけ接地レベルより低くなり、MOSFET
（４）がオフする。このとき、MOSFET（５）はオンとな
り、MOSFET（５）のドレイン電圧、即ち基板バイアス電
圧VBBは、MOSFET（５）のスレッショルド電圧Vt2だけｂ
点の電圧より高い負電圧となる。この基板バイアス電圧
VBBは、半導体基板の容量（あるいは半導体基板上に形
成された容量）に充電される。この動作を発振回路
（１）の発振周波数に従って繰り返すことにより、安定
した基板バイアス電圧VBBは発生する。基板バイアス電
圧VBBは、スレッショルド電圧Vt1とスレッショルド電圧
Vt2が等しくVtであるとするとVBB＝−VDD＋2Vtと表わさ
れる電圧となる。
ャージポンプ回路（２）は、発振出力が一端ａ点に印加
されたコンデンサ（３）と、コンデンサ（３）の他端ｂ
点に接続されたMOSFET（４）（５）とから構成される。
このMOSFET（４）のゲートはｂ点に接続され、ソースは
接地される。また、MOSFET（５）のゲート及びソースは
共に接続されて基板バイアス電圧の出力として半導体基
板に接続される。発振回路（１）の発振出力は、電源電
圧VDDと接地レベルを振幅とする信号であり、ａ点の電
圧が電源電圧VDDになるとｂ点の電位は、オンとなるMOS
FET（４）のスレッショルド電圧Vt1に固定され、コンデ
ンサ（３）に電荷が充電される。次に、ａ点の電位が接
地レベルとなるとｂ点の電位は、コンデンサ（３）に充
電された電圧分だけ接地レベルより低くなり、MOSFET
（４）がオフする。このとき、MOSFET（５）はオンとな
り、MOSFET（５）のドレイン電圧、即ち基板バイアス電
圧VBBは、MOSFET（５）のスレッショルド電圧Vt2だけｂ
点の電圧より高い負電圧となる。この基板バイアス電圧
VBBは、半導体基板の容量（あるいは半導体基板上に形
成された容量）に充電される。この動作を発振回路
（１）の発振周波数に従って繰り返すことにより、安定
した基板バイアス電圧VBBは発生する。基板バイアス電
圧VBBは、スレッショルド電圧Vt1とスレッショルド電圧
Vt2が等しくVtであるとするとVBB＝−VDD＋2Vtと表わさ
れる電圧となる。
また、上述したチャージポンプ回路（２）を２個設け、
これらのチャージポンプ回路の動作を、半導体集積回路
の動作時とスタンバイ時とを示す信号で制御し、効率的
な基板バイアス電圧の発生を行う回路も提案されてい
る。
これらのチャージポンプ回路の動作を、半導体集積回路
の動作時とスタンバイ時とを示す信号で制御し、効率的
な基板バイアス電圧の発生を行う回路も提案されてい
る。
斯上の基板バイアス発生回路は、特開昭60−10656号公
報に詳細に記載されている。
報に詳細に記載されている。
（ハ）発明が解決しようとする問題点 しかしながら、第２図に示された回路では、電源ノイズ
等の原因によって電源電圧VDDが変動すると基板バイア
ス電圧VBBも変動してしまう。即ち、電源電圧VDDがΔＶ
だけ上昇すると基板バイアス電圧VBBは、設定電圧−VDD
＋2VtよりΔＶだけ低くなるため、電源電圧VDDが正常に
復帰した場合にMOSFET（５）はオンできなくなり、基板
バイアス電圧VBBは設定電圧−VDD＋2VtよりΔＶだけ低
い電圧のままとなる。特に、半導体基板でのリーク電流
が小さい場合には正常な基板バイアス電圧VBBになるま
でに時間がかかる。これにより、半導体基板上の素子の
諸特性への影響が大きくなる。
等の原因によって電源電圧VDDが変動すると基板バイア
ス電圧VBBも変動してしまう。即ち、電源電圧VDDがΔＶ
だけ上昇すると基板バイアス電圧VBBは、設定電圧−VDD
＋2VtよりΔＶだけ低くなるため、電源電圧VDDが正常に
復帰した場合にMOSFET（５）はオンできなくなり、基板
バイアス電圧VBBは設定電圧−VDD＋2VtよりΔＶだけ低
い電圧のままとなる。特に、半導体基板でのリーク電流
が小さい場合には正常な基板バイアス電圧VBBになるま
でに時間がかかる。これにより、半導体基板上の素子の
諸特性への影響が大きくなる。
一方、基板バイアス電圧VBBが設定電圧より低下した場
合からの復帰時間を早くするために、半導体基板でのリ
ーク電流を大きくすると、基板バイアス電圧VBBが設定
電圧より高くなった場合からの復帰に時間がかかり、更
に、チャージポンプ回路（２）の能力を大きくしなけれ
ばならないので消費電流が増大する欠点があった。
合からの復帰時間を早くするために、半導体基板でのリ
ーク電流を大きくすると、基板バイアス電圧VBBが設定
電圧より高くなった場合からの復帰に時間がかかり、更
に、チャージポンプ回路（２）の能力を大きくしなけれ
ばならないので消費電流が増大する欠点があった。
（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、第
１及び第２のチャージポンプ回路と、該第１及び第２の
チャージポンプ回路で発生され共通の出力端から出力さ
れた基板バイアス電圧が、設定電圧より高いかあるいは
低いかを検出する電圧検出回路と、第１及び第２のチャ
ージポンプ回路の共通出力端と所定電圧との間に少なく
とも１個のMOSFETが直列接続されて成るリークパス回路
とを設け、電圧検出回路の出力で第２のチャージポンプ
回路の動作及びリークパス回路のMOSFETを制御するもの
である。
１及び第２のチャージポンプ回路と、該第１及び第２の
チャージポンプ回路で発生され共通の出力端から出力さ
れた基板バイアス電圧が、設定電圧より高いかあるいは
低いかを検出する電圧検出回路と、第１及び第２のチャ
ージポンプ回路の共通出力端と所定電圧との間に少なく
とも１個のMOSFETが直列接続されて成るリークパス回路
とを設け、電圧検出回路の出力で第２のチャージポンプ
回路の動作及びリークパス回路のMOSFETを制御するもの
である。
（ホ）作用 上述の手段によれば、基板バイアス電圧VBBが設定電圧
より低下すると電圧検出回路がこれを検出し、その検出
出力がリークパス回路のMOSFETをオンさせると共に第２
のチャージポンプ回路の動作を停止させるように作用す
る。これにより、第２のチャージポンプ回路が動作状態
にあった場合には、その動作が停止され基板バイアス電
圧の発生能力を低下させると共にリークパス回路が動作
して低下した基板バイアス電圧を設定電圧まで急速に引
き上げる。また、基板バイアス電圧が設定電圧以上であ
る場合には、電圧検出回路の出力により第２のチャージ
ポンプ回路は動作状態あるいは動作可能状態となると共
にリークパス回路は不動作状態となってリーク電流路を
遮断する。また、基板バイアス電圧が設定電圧よりある
程度上昇すると検出出力により第２のチャージポンプ回
路が動作し基板バイアス電圧を急速に引き下げる。
より低下すると電圧検出回路がこれを検出し、その検出
出力がリークパス回路のMOSFETをオンさせると共に第２
のチャージポンプ回路の動作を停止させるように作用す
る。これにより、第２のチャージポンプ回路が動作状態
にあった場合には、その動作が停止され基板バイアス電
圧の発生能力を低下させると共にリークパス回路が動作
して低下した基板バイアス電圧を設定電圧まで急速に引
き上げる。また、基板バイアス電圧が設定電圧以上であ
る場合には、電圧検出回路の出力により第２のチャージ
ポンプ回路は動作状態あるいは動作可能状態となると共
にリークパス回路は不動作状態となってリーク電流路を
遮断する。また、基板バイアス電圧が設定電圧よりある
程度上昇すると検出出力により第２のチャージポンプ回
路が動作し基板バイアス電圧を急速に引き下げる。
（ヘ）実施例 第１図は本発明の実施例を示す回路図である。発振回路
（６）は電源電圧VDDと接地を電源として所定の周波数
で振幅が電源電圧VDDと接地レベルとなる矩形波を出力
するものであり、インバータ（７）が多段接続されたリ
ング発振器が用いられる。発振出力はインバータ（８）
を介して第１のチャージポンプ回路（９）に印加される
と共にNANDゲート（10）を介して第２のチャージポンプ
回路（11）に印加される。第１のチャージポンプ回路
（９）は発振出力が印加されたコンデンサ（12）と、コ
ンデンサ（12）の他端に接続されたＮチャンネル型のMO
SFET（13）（14）とから成り、同様に第２のチャージポ
ンプ回路（11）もコンデンサ（15）、MOSFET（16）（1
7）から構成される。第１のチャージポンプ回路（９）
は、第２のチャージポンプ回路（11）に比して負電位で
ある基板バイアス電圧VBBの供給能力の小さい、即ち、
コンデンサ（12）及びMOSFET（13）（14）のサイズの小
さいもので形成されており、半導体基板上に形成された
集積回路が待機状態の場合に使用され、集積回路が動作
状態のときには供給能力の大きい第２のチャージポンプ
回路（11）の動作が加算されるようになっている。その
制御は、NANDゲート（10）の入力に出力が接続されたNA
NDゲート（18）の入力は、制御信号を印加することによ
って為される。本実施例の場合には、ダイナミックメモ
リに於いて、外部からローアドレス信号▲▼及び
チップ選択信号▲▼（あるいはカラムアドレス信号
▲▼）が印加されている。また、第１のチャージ
ポンプ回路（９）と第２のチャージポンプ回路（11）に
於いて、好ましくは、MOSFET（13）（14）とMOSFET（1
6）（17）のスレッショルド電圧は等しくVt1に設定さ
れ、発生された基板バイアス電圧VBBが等しくなるよう
に設定されている。基板バイアス電圧VBBの出力であるM
OSFET（14）及び（17）のドレインは共通に接続され、
出力端SUBによって半導体基板に接続される。
（６）は電源電圧VDDと接地を電源として所定の周波数
で振幅が電源電圧VDDと接地レベルとなる矩形波を出力
するものであり、インバータ（７）が多段接続されたリ
ング発振器が用いられる。発振出力はインバータ（８）
を介して第１のチャージポンプ回路（９）に印加される
と共にNANDゲート（10）を介して第２のチャージポンプ
回路（11）に印加される。第１のチャージポンプ回路
（９）は発振出力が印加されたコンデンサ（12）と、コ
ンデンサ（12）の他端に接続されたＮチャンネル型のMO
SFET（13）（14）とから成り、同様に第２のチャージポ
ンプ回路（11）もコンデンサ（15）、MOSFET（16）（1
7）から構成される。第１のチャージポンプ回路（９）
は、第２のチャージポンプ回路（11）に比して負電位で
ある基板バイアス電圧VBBの供給能力の小さい、即ち、
コンデンサ（12）及びMOSFET（13）（14）のサイズの小
さいもので形成されており、半導体基板上に形成された
集積回路が待機状態の場合に使用され、集積回路が動作
状態のときには供給能力の大きい第２のチャージポンプ
回路（11）の動作が加算されるようになっている。その
制御は、NANDゲート（10）の入力に出力が接続されたNA
NDゲート（18）の入力は、制御信号を印加することによ
って為される。本実施例の場合には、ダイナミックメモ
リに於いて、外部からローアドレス信号▲▼及び
チップ選択信号▲▼（あるいはカラムアドレス信号
▲▼）が印加されている。また、第１のチャージ
ポンプ回路（９）と第２のチャージポンプ回路（11）に
於いて、好ましくは、MOSFET（13）（14）とMOSFET（1
6）（17）のスレッショルド電圧は等しくVt1に設定さ
れ、発生された基板バイアス電圧VBBが等しくなるよう
に設定されている。基板バイアス電圧VBBの出力であるM
OSFET（14）及び（17）のドレインは共通に接続され、
出力端SUBによって半導体基板に接続される。
電圧検出回路（19）は、直列接続されたＰチャンネル型
のMOSFET（20）及びＮチャンネル型のMOSFET（21）（2
2）とインバータ（23）（24）とから構成され、MOSFET
（20）のソースが電源電圧VDDに接続され、MOSFET（2
0）（21）のゲートは各々接地される。更にMOSFET（2
2）のゲートはドレインに接続されると共にソースは基
板バイアス電圧VBBの出力端SUBに接続される。このMOSF
ET（21）（22）のスレッショルド電圧を等しくVt2とす
ると、その和の電圧−２Vt2が設定された基板バイアス
電圧−VDD＋２Vt1と略等しいか、あるいは、やや小さく
なるようにVt2を設定する。これにより、基板バイアス
電圧VBBが−２Vt2以下になるとMOSFET（21）（22）がオ
ンとなり、インバータ（23）（24）に印加される電圧が
引き下げられる。インバータ（24）のスレッショルド電
圧Vt* Lはインバータ（23）のスレッショルド電圧Vt* Hよ
り低く設定され、基板バイアス電圧VBBが設定値より低
いか、あるいは、ある程度高くなったかがインバータ
（23）（24）の出力で検出される。インバータ（24）の
出力はリークパス回路（25）に印加されると共にインバ
ータ（26）を介してNANDゲート（10）に印加され、イン
バータ（23）の出力はNANDゲート（18）の印加される。
のMOSFET（20）及びＮチャンネル型のMOSFET（21）（2
2）とインバータ（23）（24）とから構成され、MOSFET
（20）のソースが電源電圧VDDに接続され、MOSFET（2
0）（21）のゲートは各々接地される。更にMOSFET（2
2）のゲートはドレインに接続されると共にソースは基
板バイアス電圧VBBの出力端SUBに接続される。このMOSF
ET（21）（22）のスレッショルド電圧を等しくVt2とす
ると、その和の電圧−２Vt2が設定された基板バイアス
電圧−VDD＋２Vt1と略等しいか、あるいは、やや小さく
なるようにVt2を設定する。これにより、基板バイアス
電圧VBBが−２Vt2以下になるとMOSFET（21）（22）がオ
ンとなり、インバータ（23）（24）に印加される電圧が
引き下げられる。インバータ（24）のスレッショルド電
圧Vt* Lはインバータ（23）のスレッショルド電圧Vt* Hよ
り低く設定され、基板バイアス電圧VBBが設定値より低
いか、あるいは、ある程度高くなったかがインバータ
（23）（24）の出力で検出される。インバータ（24）の
出力はリークパス回路（25）に印加されると共にインバ
ータ（26）を介してNANDゲート（10）に印加され、イン
バータ（23）の出力はNANDゲート（18）の印加される。
また、基板バイアス電圧VBBの出力端SUBと電源電圧VDD
間には、直列接続されたＮチャンネル型にMOSFET（27）
（28）（29）から成るリークパス回路（25）が設けられ
る。リークパス回路（25）のMOSFET（28）（29）のゲー
トは各々のドレインに接続されるが、MOSFET（27）のゲ
ートには電圧検出回路（19）の出力が印加される。この
MOSFET（27）（28）（29）のスレッショルド電圧を等し
くVt3とすれば、これらの和の電圧３Vt3が、電源電圧V
DDと設定された基板バイアス電圧−VDD＋２Vt1との差の
電圧、即ち２VDD−２Vt1と等しいか、あるいは、やや小
さくなるように、Vt3が設定される。
間には、直列接続されたＮチャンネル型にMOSFET（27）
（28）（29）から成るリークパス回路（25）が設けられ
る。リークパス回路（25）のMOSFET（28）（29）のゲー
トは各々のドレインに接続されるが、MOSFET（27）のゲ
ートには電圧検出回路（19）の出力が印加される。この
MOSFET（27）（28）（29）のスレッショルド電圧を等し
くVt3とすれば、これらの和の電圧３Vt3が、電源電圧V
DDと設定された基板バイアス電圧−VDD＋２Vt1との差の
電圧、即ち２VDD−２Vt1と等しいか、あるいは、やや小
さくなるように、Vt3が設定される。
そこで、第１図の回路に於いて、電源の投入時あるいは
ノイズ等によって基板バイアス電圧VBBが設定電圧より
大幅に上昇している場合には、電圧検出回路（19）のイ
ンバータ（23）（24）に入力される電圧は、インバータ
（23）（24）のスレッショルド電圧Vt* L及びVt* Hより高
いため、インバータ（23）（24）の出力は共に接地レベ
ル“0"となっている。これにより、インバータ（23）の
出力が印加されたNANDゲート（18）の出力は“1"となる
ため第２のチャージポンプ回路（11）が第１のチャージ
ポンプ回路（９）と共に動作し、基板バイアス電圧VBB
の発生能力が高くなり、基板バイアス電圧VBBを急速に
引き下げることができる。また、半導体集積回路をスタ
ンバイ状態から動作状態にするための制御信号▲
▼あるいは▲▼が“0"となった場合も同様に第２の
チャージポンプ回路（11）が動作する。このとき、リー
クパス回路（25）のMOSFET（27）はオフであり、リーク
電流路は遮断されている。
ノイズ等によって基板バイアス電圧VBBが設定電圧より
大幅に上昇している場合には、電圧検出回路（19）のイ
ンバータ（23）（24）に入力される電圧は、インバータ
（23）（24）のスレッショルド電圧Vt* L及びVt* Hより高
いため、インバータ（23）（24）の出力は共に接地レベ
ル“0"となっている。これにより、インバータ（23）の
出力が印加されたNANDゲート（18）の出力は“1"となる
ため第２のチャージポンプ回路（11）が第１のチャージ
ポンプ回路（９）と共に動作し、基板バイアス電圧VBB
の発生能力が高くなり、基板バイアス電圧VBBを急速に
引き下げることができる。また、半導体集積回路をスタ
ンバイ状態から動作状態にするための制御信号▲
▼あるいは▲▼が“0"となった場合も同様に第２の
チャージポンプ回路（11）が動作する。このとき、リー
クパス回路（25）のMOSFET（27）はオフであり、リーク
電流路は遮断されている。
一方、ノイズ等や第２のチャージポンプ回路（11）の動
作によって、基板バイアス電圧VBBが設定電圧より低く
なった場合には、電圧検出回路（19）のインバータ（2
3）（24）に入力される電圧がスレッショルド電圧Vt* L
及びVt* Hより低くなるため、インバータ（23）（24）の
出力は共に“1"となる。従って、リークパス回路（25）
のMOSFET（27）がオンとなり、基板バイアス電圧VBBに
リーク電流を流す一方で、インバータ（26）の出力が
“0"となって制御信号▲▼あるいは▲▼が
“0"となっている場合でも第２のチャージポンプ回路
（11）の動作を禁止する。これにより、基板バイアス電
圧VBBは急速に設定電圧まで引き上げられる。
作によって、基板バイアス電圧VBBが設定電圧より低く
なった場合には、電圧検出回路（19）のインバータ（2
3）（24）に入力される電圧がスレッショルド電圧Vt* L
及びVt* Hより低くなるため、インバータ（23）（24）の
出力は共に“1"となる。従って、リークパス回路（25）
のMOSFET（27）がオンとなり、基板バイアス電圧VBBに
リーク電流を流す一方で、インバータ（26）の出力が
“0"となって制御信号▲▼あるいは▲▼が
“0"となっている場合でも第２のチャージポンプ回路
（11）の動作を禁止する。これにより、基板バイアス電
圧VBBは急速に設定電圧まで引き上げられる。
更に基板バイアス電圧VBBが略設定電圧にある場合に
は、電圧検出回路（19）のインバータ（23）（24）に入
力された電圧は、スレッショルド電圧Vt* Lとスレッショ
ルド電圧Vt* Hとの間にあり、インバータ（23）の出力は
“1"、また、インバータ（24）の出力は“0"となってい
る。従って、リークパス回路（25）のMOSFET（27）はオ
フであり、リーク電流路は遮断され、一方、インバータ
（26）の出力は“1"であるから制御信号▲▼ある
いは▲▼によって第２のチャージポンプ回路（11）
が制御可能となっている。よって、常に安定した基板バ
イアス電圧が得られるのである。
は、電圧検出回路（19）のインバータ（23）（24）に入
力された電圧は、スレッショルド電圧Vt* Lとスレッショ
ルド電圧Vt* Hとの間にあり、インバータ（23）の出力は
“1"、また、インバータ（24）の出力は“0"となってい
る。従って、リークパス回路（25）のMOSFET（27）はオ
フであり、リーク電流路は遮断され、一方、インバータ
（26）の出力は“1"であるから制御信号▲▼ある
いは▲▼によって第２のチャージポンプ回路（11）
が制御可能となっている。よって、常に安定した基板バ
イアス電圧が得られるのである。
（ト）発明の効果 上述の如く本発明によれば、電源投入時の立ち上がりが
早くなり、また、電源電圧の変動や半導体集積回路の動
作及びスタンバイ等の状況によって、基板バイアス電圧
が変動することが防止できるものであり、諸特性の安定
性が向上するものである。更に、チャージポンプ回路の
動作の効率が向上し消費電流が減少する利点を有してい
る。
早くなり、また、電源電圧の変動や半導体集積回路の動
作及びスタンバイ等の状況によって、基板バイアス電圧
が変動することが防止できるものであり、諸特性の安定
性が向上するものである。更に、チャージポンプ回路の
動作の効率が向上し消費電流が減少する利点を有してい
る。
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。 （６）…発振回路、（９）…第１のチャージポンプ回
路、（11）…第２のチャージポンプ回路、（10）（18）
…NANDゲート、（19）…電圧検出回路、（25）…リーク
パス回路。
を示す回路図である。 （６）…発振回路、（９）…第１のチャージポンプ回
路、（11）…第２のチャージポンプ回路、（10）（18）
…NANDゲート、（19）…電圧検出回路、（25）…リーク
パス回路。
Claims (1)
- 【請求項１】少なくとも１個の発振回路と、該発振回路
の発振出力を入力し所定の基板バイアス電圧を発生する
第１及び第２のチャージポンプ回路とを備えた基板バイ
アス発生回路に於いて、前記第１及び第２のチャージポ
ンプ回路から発生された基板バイアス電圧が設定電圧を
越えたか否かを検出する電圧検出回路と、前記第１及び
第２のチャージポンプ回路の共通の基板バイアス電圧出
力端と所定電圧との間に直列接続された少なくとも１個
のMOSFETから成るリークパス回路とを設け、前記基板バ
イアス電圧が前記設定電圧から一方向に変動した時、前
記電圧検出回路の出力で前記第２のチャージポンプ回路
を駆動することにより、前記基板バイアス電圧を前記設
定電圧まで戻し、前記基板バイアス電圧が前記設定電圧
から他方向に変動した時、前記電圧検出回路の出力で前
記リークパス回路のMOSFETをオンすることにより、前記
基板バイアス電圧を前記設定電圧まで戻すことを特徴と
する基板バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032404A JPH0691457B2 (ja) | 1986-02-17 | 1986-02-17 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032404A JPH0691457B2 (ja) | 1986-02-17 | 1986-02-17 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62190746A JPS62190746A (ja) | 1987-08-20 |
| JPH0691457B2 true JPH0691457B2 (ja) | 1994-11-14 |
Family
ID=12358014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032404A Expired - Lifetime JPH0691457B2 (ja) | 1986-02-17 | 1986-02-17 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691457B2 (ja) |
Families Citing this family (11)
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-
1986
- 1986-02-17 JP JP61032404A patent/JPH0691457B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62190746A (ja) | 1987-08-20 |
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