JP2841480B2 - 基板電位設定回路 - Google Patents
基板電位設定回路Info
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- JP2841480B2 JP2841480B2 JP1158525A JP15852589A JP2841480B2 JP 2841480 B2 JP2841480 B2 JP 2841480B2 JP 1158525 A JP1158525 A JP 1158525A JP 15852589 A JP15852589 A JP 15852589A JP 2841480 B2 JP2841480 B2 JP 2841480B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に内蔵されて基板電位を所
定の電位に設定する基板電位設定回路に関する。
定の電位に設定する基板電位設定回路に関する。
［従来の技術］ ダイナミックRAM及び一部のスタティックRAM等の半導
体装置では、ポンピング動作によって基板電位（Ｐ型基
板の場合にはＰサブ、Ｎ型基板の場合にはＮウェル）を
接地電位よりも低いある一定の電圧に設定する基板電位
発生回路を内蔵している。
体装置では、ポンピング動作によって基板電位（Ｐ型基
板の場合にはＰサブ、Ｎ型基板の場合にはＮウェル）を
接地電位よりも低いある一定の電圧に設定する基板電位
発生回路を内蔵している。
第５図は、従来のこの種の基板電位発生回路を示す図
である。即ち、チップ選択信号▲▼が基板電位設定
制御部60に入力されると、３段のインバータ61,62,63を
介してこの信号▲▼がレベル変換され、基板電位設
定制御信号として発振部20に与えられる。発振部20で
は、基板電位設定制御信号が入力されると、インバータ
21,22,23が動作可能な状態になり、インバータ23の出力
をインバータ21の入力に帰還させることによって、これ
らのインバータ21乃至23の信号伝達時間に対応した周期
の発振信号を出力する。この信号は４段のインバータ3
1,32,33,34からなる波形成形部30で波形製形され、基板
電位発生ポンプ回路部40に入力される。この基板電位発
生ポンプ回路部40は、基板と接地との間に、基板側をア
ノード、接地側をカソードとして直列に接続されたダイ
オード41,42と、これらのダイオード41,42の接続点Ａと
波形整形部30の出力部との間に接続された接合キャパシ
タ43とによって構成され、波形整形部30から出力される
発振出力によって接続点Ａの電位を振動させ、基板の電
荷を接地側に引き抜くように動作する。これにより基板
電圧Vsubを所定の電位まで引き下げることができる。
である。即ち、チップ選択信号▲▼が基板電位設定
制御部60に入力されると、３段のインバータ61,62,63を
介してこの信号▲▼がレベル変換され、基板電位設
定制御信号として発振部20に与えられる。発振部20で
は、基板電位設定制御信号が入力されると、インバータ
21,22,23が動作可能な状態になり、インバータ23の出力
をインバータ21の入力に帰還させることによって、これ
らのインバータ21乃至23の信号伝達時間に対応した周期
の発振信号を出力する。この信号は４段のインバータ3
1,32,33,34からなる波形成形部30で波形製形され、基板
電位発生ポンプ回路部40に入力される。この基板電位発
生ポンプ回路部40は、基板と接地との間に、基板側をア
ノード、接地側をカソードとして直列に接続されたダイ
オード41,42と、これらのダイオード41,42の接続点Ａと
波形整形部30の出力部との間に接続された接合キャパシ
タ43とによって構成され、波形整形部30から出力される
発振出力によって接続点Ａの電位を振動させ、基板の電
荷を接地側に引き抜くように動作する。これにより基板
電圧Vsubを所定の電位まで引き下げることができる。
［発明が解決しようとする課題］ しかしながら、上述した従来の基板電位設定回路にお
いては、チップ選択信号等の制御信号によって回路の動
作状態を制御し、基板電位を得るようにしているため、
基板電位は上記制御信号に依存することになる。このた
め、何らかの理由によって基板電位が変動した場合、制
御信号の入力を待たなければ安定した基板電位が保障さ
れないという問題点があった。
いては、チップ選択信号等の制御信号によって回路の動
作状態を制御し、基板電位を得るようにしているため、
基板電位は上記制御信号に依存することになる。このた
め、何らかの理由によって基板電位が変動した場合、制
御信号の入力を待たなければ安定した基板電位が保障さ
れないという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、基板電位を常に安定した電位に維持させることがで
きる基板電位設定回路を提供することを目的とする。
て、基板電位を常に安定した電位に維持させることがで
きる基板電位設定回路を提供することを目的とする。
［課題を解決するための手段］ 本発明では、基板電位検知部からの制御信号によって
発進周波数が制御される発振部と、前記発振部からの出
力に応答して半導体基板の電荷を引き抜く基板電位発生
ポンプ回路とを備えた基板電位設定回路において、前記
基板電位検知部は、基準電位と接地との間に直列に接続
された抵抗およびＰチャンネルトランジスタと、前記抵
抗および前記Ｐチャンネルトランジスタとの接続点に入
力が接続されたCMOSインバータと、前記CMOSインバータ
の出力に入力が接続され前記制御信号を出力するインバ
ータと、前記インバータの入力と前記接地との間に電流
路が接続されそのゲートが前記のインバータの出力に接
続されたＮチャンネルトランジスタとを有している。
発進周波数が制御される発振部と、前記発振部からの出
力に応答して半導体基板の電荷を引き抜く基板電位発生
ポンプ回路とを備えた基板電位設定回路において、前記
基板電位検知部は、基準電位と接地との間に直列に接続
された抵抗およびＰチャンネルトランジスタと、前記抵
抗および前記Ｐチャンネルトランジスタとの接続点に入
力が接続されたCMOSインバータと、前記CMOSインバータ
の出力に入力が接続され前記制御信号を出力するインバ
ータと、前記インバータの入力と前記接地との間に電流
路が接続されそのゲートが前記のインバータの出力に接
続されたＮチャンネルトランジスタとを有している。
［作用］ 本発明においては、基板電位が変動すると、基板電位
検知部がこの変動を検知し基板電位に応じた信号を発振
部に出力する。発振部は、上記信号に応じて発振周波数
を変化させる。これにより、基板電位発生ポンプ回路の
電荷引抜き能力が制御され、基板電位が常に一定の電位
となるように制御されることになる。このため、本発明
によれば、基板電位を常に一定の電位に保つことができ
る。
検知部がこの変動を検知し基板電位に応じた信号を発振
部に出力する。発振部は、上記信号に応じて発振周波数
を変化させる。これにより、基板電位発生ポンプ回路の
電荷引抜き能力が制御され、基板電位が常に一定の電位
となるように制御されることになる。このため、本発明
によれば、基板電位を常に一定の電位に保つことができ
る。
［実施例］ 以下、添付の図面に基づいて本発明の実施例について
説明する。
説明する。
第１図は本発明の参考例に係る基板電位制定回路を示
す図である。
す図である。
即ち、この基板電位発生回路は、基板電位を検出して
基板電位に応じた信号VC1を出力する基板電位検知部10
と、この基板電位検知部10の出力信号VC1に基ずいてそ
の発振周波数が制御される発振部20と、この発振部20か
らの発振出力を波形整形する波形整形部30と、波形整形
された発振出力に応動して基板電位を所定の電位まで引
き下げる基準電圧発生ポンプ回路部40とによって構成さ
れている。
基板電位に応じた信号VC1を出力する基板電位検知部10
と、この基板電位検知部10の出力信号VC1に基ずいてそ
の発振周波数が制御される発振部20と、この発振部20か
らの発振出力を波形整形する波形整形部30と、波形整形
された発振出力に応動して基板電位を所定の電位まで引
き下げる基準電圧発生ポンプ回路部40とによって構成さ
れている。
基板電位検知部10は、基板電位端子と接地端子との間
に直列に接続された抵抗11及びＰチャンネル型MOSトラ
ンジスタ12と、これらの接続点Ｂの電位を増幅する増幅
器13とによって構成されている。MOSトランジスタ12の
ゲート電極には基板電位Vsubが入力されており、この基
板電息Vsubによってソース・ドレイン間の抵抗値が変化
し、固定抵抗11との間の抵抗分割によって接続点Ｂの電
位が基準電位Vrefから接地電位の間を変化する。なお、
基準電位Vrefとしては、例えば３〜5V程度の任意の定電
圧を与えられる。接続点Ｂの電位は増幅器13によって増
幅され、接地電位〜電源電位のフルスイングの信号VC1
として出力される。この基板電位検出部10は、例えば第
２図に示すようなDC電圧特性を持つように設計される。
即ち、基板電圧Vsubが所定のスレッショルド電位V
sub-thよりも高なると、出力VC1はハイレベルとなり、
同じくスレッショルド電位Vsub-thよりも低くなると、
出力VC1はローレベルとなる。
に直列に接続された抵抗11及びＰチャンネル型MOSトラ
ンジスタ12と、これらの接続点Ｂの電位を増幅する増幅
器13とによって構成されている。MOSトランジスタ12の
ゲート電極には基板電位Vsubが入力されており、この基
板電息Vsubによってソース・ドレイン間の抵抗値が変化
し、固定抵抗11との間の抵抗分割によって接続点Ｂの電
位が基準電位Vrefから接地電位の間を変化する。なお、
基準電位Vrefとしては、例えば３〜5V程度の任意の定電
圧を与えられる。接続点Ｂの電位は増幅器13によって増
幅され、接地電位〜電源電位のフルスイングの信号VC1
として出力される。この基板電位検出部10は、例えば第
２図に示すようなDC電圧特性を持つように設計される。
即ち、基板電圧Vsubが所定のスレッショルド電位V
sub-thよりも高なると、出力VC1はハイレベルとなり、
同じくスレッショルド電位Vsub-thよりも低くなると、
出力VC1はローレベルとなる。
発振部20は、制御端子付きのインバータ21,22,23を縦
続接続すると共に、インバータ23の出力をインバータ21
の入力に帰還接続して構成されている。この発振部20
は、基板電位検知部10Cの出力信号VC1のレベルによっ
て、その発振周期を変化させる。即ち、出旅VC1がハイ
レベルのときには短い周期で発振し、出力VC1がローレ
ベルのときには長い周期で発振する。
続接続すると共に、インバータ23の出力をインバータ21
の入力に帰還接続して構成されている。この発振部20
は、基板電位検知部10Cの出力信号VC1のレベルによっ
て、その発振周期を変化させる。即ち、出旅VC1がハイ
レベルのときには短い周期で発振し、出力VC1がローレ
ベルのときには長い周期で発振する。
波形整形部30は、４つのインバータ31,32,33,34を縦
続接続して構成され、上記発振部20からの出力を波形整
形する。
続接続して構成され、上記発振部20からの出力を波形整
形する。
また、基板電位発生ポンプ回路部40は、基板と接地端
子との間に、基板側をアノード、接地側をカソードとし
て直列に接続された例えばMOSトランジスタからなるダ
イオード41,42と、これらダイオード41,42の接続点Ａと
波形整形部30の出力部との間に介挿された結合キャパシ
タ43とにより構成され、波形整形部30の出力に応じてポ
ンピング動作を行い、基板電位Vsubを引き下げる働きを
有する。
子との間に、基板側をアノード、接地側をカソードとし
て直列に接続された例えばMOSトランジスタからなるダ
イオード41,42と、これらダイオード41,42の接続点Ａと
波形整形部30の出力部との間に介挿された結合キャパシ
タ43とにより構成され、波形整形部30の出力に応じてポ
ンピング動作を行い、基板電位Vsubを引き下げる働きを
有する。
以上のように構成された本参考例に係る基板電位設定
回路によれば、基板電位Vsubが所定のスレッショルド電
位Vsub-thよりも増加したときには、発振部20が短い周
期で発振動作を行うので、基板電位発生ポンプ回路部40
は基板電位を急速に低下させ、基板電位VsubをVsub-th
よりも低いレベルまで引き下げる。
回路によれば、基板電位Vsubが所定のスレッショルド電
位Vsub-thよりも増加したときには、発振部20が短い周
期で発振動作を行うので、基板電位発生ポンプ回路部40
は基板電位を急速に低下させ、基板電位VsubをVsub-th
よりも低いレベルまで引き下げる。
基板電位Vsubが所定のスレッショルド電位Vsub-thを
下回ると、発振部20が長い周期で発振動作を行なうの
で、基板電位発生ポンプ回路部40は、基板電位Vsubを現
状電位に維持する。
下回ると、発振部20が長い周期で発振動作を行なうの
で、基板電位発生ポンプ回路部40は、基板電位Vsubを現
状電位に維持する。
このように、本実施例の回路によれば、基板電位を常
に一定の電位に維持することができる。
に一定の電位に維持することができる。
第３図は本発明の実施例に係る基板電位設定回路を示
す図である。
す図である。
この回路が第１図に示した回路と異なる点は、基板電
位検出部50の構成である。即ち、この実施例の基板電位
検出部50においては、出力段の増幅器13に備えて、接続
点Ｂを入力するとＰチャンネル型MOSトランジスタ51及
びＮチャネル型MOSトランジスタ52からなるCOMSインバ
ータ回路と、その出力側に設けられたインバータ53の、
このインバータ53の入力端子と接地端子との間に介挿さ
れ、ゲートが上記インバータ53の出力と接続されたＮチ
ャンネル型MOSトランジスタ54とを設けている。
位検出部50の構成である。即ち、この実施例の基板電位
検出部50においては、出力段の増幅器13に備えて、接続
点Ｂを入力するとＰチャンネル型MOSトランジスタ51及
びＮチャネル型MOSトランジスタ52からなるCOMSインバ
ータ回路と、その出力側に設けられたインバータ53の、
このインバータ53の入力端子と接地端子との間に介挿さ
れ、ゲートが上記インバータ53の出力と接続されたＮチ
ャンネル型MOSトランジスタ54とを設けている。
この回路によれば、基板電位検知部50のDC伝達特性
が、第４図に示すように、基板電位Vsub-thを中心とし
ての±ΔＶのヒステリシス特性を持つことになるので、
基板電位Vsubが予め設定された電位Vsub-thを中心とし
て微小変動を起こした場合でも、その出力VC1が振動す
ることができなく、基板電位設定回路全体の動作を安定
させることができる。
が、第４図に示すように、基板電位Vsub-thを中心とし
ての±ΔＶのヒステリシス特性を持つことになるので、
基板電位Vsubが予め設定された電位Vsub-thを中心とし
て微小変動を起こした場合でも、その出力VC1が振動す
ることができなく、基板電位設定回路全体の動作を安定
させることができる。
［発明の効果］ 以上述べたように、本発明によれば、半導体集積回路
の基板電位を基板電位検出部で検知して、その検知結果
に基づいてポンピング動作を制御するようにしたから、
基板電位を常に一定に電位に固定することができ、半導
体集積回路の動作の安定化を図ることができるという効
果を奏する。
の基板電位を基板電位検出部で検知して、その検知結果
に基づいてポンピング動作を制御するようにしたから、
基板電位を常に一定に電位に固定することができ、半導
体集積回路の動作の安定化を図ることができるという効
果を奏する。
第１図は本発明の参考例に係る基板電位設定回路のブロ
ック図、第２図は同基板電位設定回路における基板電位
検知部の直流伝達特性を示す特性図、第３図は本発明の
実施例に係る基板電位設定回路のブロック図、第４図は
同基板電位設定回路における基板電位検知部の直流伝達
特性を示す特性図、第５図は従来の基板電位設定回路の
ブロック図である。 10,50;基板電位検知部、11;抵抗、12,51;Pチャンネル型
MOSトランジスタ、13;増幅器、20;発振部、21乃至23,31
乃至34,53,61乃至63;インバータ、30;波形整形部、40;
基板電位発生ポンプ回路部、41,42;ダイオード、43;結
合キャパシタ、60;基板電位設定制御部
ック図、第２図は同基板電位設定回路における基板電位
検知部の直流伝達特性を示す特性図、第３図は本発明の
実施例に係る基板電位設定回路のブロック図、第４図は
同基板電位設定回路における基板電位検知部の直流伝達
特性を示す特性図、第５図は従来の基板電位設定回路の
ブロック図である。 10,50;基板電位検知部、11;抵抗、12,51;Pチャンネル型
MOSトランジスタ、13;増幅器、20;発振部、21乃至23,31
乃至34,53,61乃至63;インバータ、30;波形整形部、40;
基板電位発生ポンプ回路部、41,42;ダイオード、43;結
合キャパシタ、60;基板電位設定制御部
Claims (1)
- 【請求項１】基板電位検知部からの制御信号によって発
振周波数が制御される発振部と、前記発振部からの出力
に応答して半導体基板の電荷を引き抜く基板電位発生ポ
ンプ回路とを備えた基板電位設定回路において、前記基
板電位検知部は、基準電位と接地との間に直列に接続さ
れた抵抗およびＰチャンネルトランジスタと、前記抵抗
および前記Ｐチャンネルトランジスタとの接続点に入力
が接続されたCMOSインバータと、前記CMOSインバータの
出力に入力が接続され前記制御信号を出力するインバー
タと、前記インバータの入力と前記接地との間に電流路
が接続されそのゲートが前記インバータの出力に接続さ
れたＮチャンネルトランジスタとを有していることを特
徴とする基板電位設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158525A JP2841480B2 (ja) | 1989-06-21 | 1989-06-21 | 基板電位設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158525A JP2841480B2 (ja) | 1989-06-21 | 1989-06-21 | 基板電位設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323659A JPH0323659A (ja) | 1991-01-31 |
| JP2841480B2 true JP2841480B2 (ja) | 1998-12-24 |
Family
ID=15673642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158525A Expired - Fee Related JP2841480B2 (ja) | 1989-06-21 | 1989-06-21 | 基板電位設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841480B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2677771A1 (fr) * | 1991-06-17 | 1992-12-18 | Samsung Electronics Co Ltd | Circuit de detection de niveau de polarisation inverse dans un dispositif de memoire a semiconducteurs. |
| JP2937591B2 (ja) * | 1991-12-09 | 1999-08-23 | 沖電気工業株式会社 | 基板バイアス発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694654A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Generating circuit for substrate bias voltage |
| JPH0691457B2 (ja) * | 1986-02-17 | 1994-11-14 | 三洋電機株式会社 | 基板バイアス発生回路 |
-
1989
- 1989-06-21 JP JP1158525A patent/JP2841480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323659A (ja) | 1991-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |