JPH0554650A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0554650A
JPH0554650A JP3212545A JP21254591A JPH0554650A JP H0554650 A JPH0554650 A JP H0554650A JP 3212545 A JP3212545 A JP 3212545A JP 21254591 A JP21254591 A JP 21254591A JP H0554650 A JPH0554650 A JP H0554650A
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JP
Japan
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voltage
circuit
substrate
ring oscillator
detection
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JP3212545A
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Koji Koshikawa
康二 越川
Naohiko Sugibayashi
直彦 杉林
Takahiro Hara
高弘 原
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NEC Corp
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NEC Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Abstract

(57)【要約】 （修正有） 【構成】ゲートが接地されソースが電源端子ＴＣに接続
されドレインが検知出力節点Ａに接続された高圧側Ｐチ
ャネルＭＯＳトランジスタＱ１と、ゲートが半導体基板
ＳＵＢに接続された低圧側ＰチャネルＭＯＳトランジス
タＱ２とを有する基板電圧変化検知回路２と、ドレイン
がＣＭＯＳインバータＩＶ１を介してバッファ出力節点
Ｂに接続する高圧側ＰチャネルＭＯＳトランジスタＱ３
と、低圧側ＰチャネルＭＯＳトランジスタＱ４とでバッ
ファ出力電圧ＶＢを出力するＰＭＯＳインバータＩＶＰ
を有するバッファ部３と、バッファ出力電圧ＶＢでリン
グオシレータ切換電圧ＶＡＣをリングオシレータ部５に
供給するヒステリシス回路４とを有するリングオシレー
タ切換制御部１とで構成されている。 【効果】半導体基板へ電源電流を流すことなく基板電圧
の変化を検知してリングオシレータ部を制御できる。外
部電源電圧が大きく変化しても、基板電圧の検知が安定
に動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に負の基板電圧発生回路を備えたダイナミックＲＡＭ
等の半導体集積回路に関する。
【０００２】
【従来の技術】一般にダイナミックＲＡＭ等の半導体集
積回路のうち、外部から単一電源のみの供給を受ける半
導体集積回路では、その内部に負の基板電圧を発生する
回路を備える場合が多い。
【０００３】従来、この種の半導体集積回路のリングオ
シレータ切換制御部１ｂは図３に示すように、外部電源
電圧端子ＴＣと半導体基板ＳＵＢ間にゲートがそれぞれ
接地され検知出力節点Ａを介して直列接続されたＰチャ
ネルＭＯＳトランジスタＱ１，Ｑ２を有する基板電圧変
化検知回路２ｂと、検知出力節点電圧ＶＡを入力してバ
ッファ出力節点電圧ＶＢを出力するＣＭＯＳインバータ
ＩＶ０，ＩＶ１を有するバッファ回路３ｂと、バッファ
出力節点電圧ＶＢを入力してリングオシレータ制御電圧
ＶＡＣを出力するヒステリシス部４ｂとを有している。
そしてリングオシレータ切換制御部１ｂは、その出力端
ＴＣからリングオシレータ切換制御電圧ＶＡＣをリング
オシレータ部５に供給し、その出力電圧ＶＲＩを基板電
圧発生部６に供給している。
【０００４】そして図４に示すようにこのリングオシレ
ータ切換制御電圧ＶＡＣのレベルによってリングオシレ
ータ部５は、内部のアクティブ時用リングオシレータ５
Ａかあるいは、インバータＩＶ６の反転出力電圧ＶＡＣ
Ｒを受けたスタンバイ時用リングオシレータ５Ｓのいず
れかが動作して、インバータＩＶ７〜ＩＶ１２およびコ
ンデンサＣ１，Ｃ２とＰチャネルＭＯＳトランジスタＱ
７〜Ｑ９で構成された基板電圧発生部６の出力する基板
電圧ＶＳＢを負に導く。
【０００５】ここで、アクティブ時用リングオシレータ
５Ａは、主にアクティブ期間中ＴＡ中において基板ＳＵ
Ｂに流れ込む電流が多い時に電圧発生部６に電源電流を
供給するためのもので、短い周期ＴＡで内部のリングオ
シレータが動作するのでその電流供給能力は大きい。
【０００６】また、スタンバイ時用リングオシレータ５
Ｓは、主にスタンバイ期間中において基板ＳＵＢに流れ
込む電流が少ない時に電圧発生部６に電流を供給するた
めのもので、スタンバイ時の消費電流を削減のために長
い周期で内部のリングオシレータが動作し、その電流能
力は小さい。
【０００７】次に図５を参照して図３の回路のスタンバ
イ時の基板電圧検知動作について説明する。まず基板電
圧ＶＳＢが上昇していくと、トランジスタＱ１のドレイ
ンに接続する検知出力節点Ａの電圧ＶＡも上昇する。そ
してこの例では基板電圧ＶSBが−１．０Ｖまで上昇した
時点ｔ１で節点電圧ＶＡは、２．８Ｖに達し、リングオ
シレータ切換制御電圧ＶＡＣは０．０Ｖから電源電圧Ｖ
ＣＣに等しい５．０Ｖへと変わる。すると時点ｔ１まで
基板電圧発生部６に電圧ＶＲＩを供給していたスタンバ
イ時用リングオシレータ５Ｓから、短い周期ＴＡのアク
ティブ時用リングオシレータ５Ａに切換って電源供給動
作をするので、基板電圧ＶＳＢが下降をはじめる。 こ
こで、ヒステリシス回路４ｂのＰチャンネルＭＯＳトラ
ンジスタＱ５の帰還作用により、節点ＶＡが、２．８Ｖ
よりもΔＶほど下降するすなわち、基板電圧ＶＳＢが十
分に下降する時点ｔ２まで、制御電圧ＶＡＣは５．０Ｖ
を保ち、その後は０．０Ｖとなってリングオシレータ部
５の動作するオシレータをアクティブ時用リングオシレ
ータ５Ａからスタンバイ時用リングオシレータ５Ｓに切
換えさせる。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路では、基板電圧変化検知回路において外部の供給電
源と半導体基板との間に常に電流が流れる構成になって
いた為、基板電圧を負にする場合によりも大きな基板電
圧発生部の電流能力を必要とするという問題点があっ
た。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、ゲートが接地されソースが外部電源に接続されドレ
インが検知出力節点に接続された高圧側ＰチャネルＭＯ
Ｓトランジスタとゲートが半導体基板に接続されソース
が前記検知出力節点に接続されドレインが接地された低
圧側ＰチャネルＭＯＳトランジスタとを有する基板電圧
変化検知回路と、前記検知出力節点電圧をバッファ回路
を介して入力してリングオシレータ切換電圧を出力する
ヒステリシス回路とを有するリングオシレータ切換制御
部を含んで構成されている。
【００１０】また、本発明の半導体集積回路は、前記バ
ッファ回路の初段論理ゲートが全てＰチャネルＭＯＳト
ランジスタを有している。
【００１１】さらに本発明の半導体集積回路は、前記外
部電源に接続されて降圧した基準電圧を供給する基準電
圧発生回路と、前記基板電圧変化検知回路およびバッフ
ァ回路の高電圧側Ｐチャネルトランジスタのソースに前
記基準電圧を供給して構成されている。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例の回路図であ
る。
【００１３】本実施例の半導体集積回路は、ゲートが接
地電位点Ｇに接続されソースが電源端子ＴＣに接続され
ドレインが検知出力節点Ａに接続された高圧側Ｐチャネ
ルＭＯＳトランジスタＱ１と、ゲートが半導体基板ＳＵ
Ｂに接続されソースが検知出力節点Ａに接続されドレイ
ンが接地された低圧側ＰチャネルＭＯＳトランジスタＱ
２とを有する基板電圧変化検知回路２と、ゲートが検知
出力節点Ａに接続しソースが電源端子ＴＣに接続しドレ
インがＣＭＯＳインバータＩＶ１を介してバッファ出力
節点Ｂに接続する高圧側ＰチャネルＭＯＳトランジスタ
Ｑ３と、ゲートおよびドレインが接地されソースがトラ
ンジスタＱ３のドレインに接続する低圧側ＰチャネルＭ
ＯＳトランジスタＱ４とを有してバッファ出力電圧ＶＢ
を出力するＰＭＯＳインバータＩＶＰを有するバッファ
部３と、バッファ出力電圧ＶＢを入力してリングオシレ
ータ切換電圧ＶＡＣをリングオシレータ部５に供給する
ヒステリシス回路４とを有するリングオシレータ切換制
御部１とを含んで構成されている。
【００１４】次に図１の回路の動作を説明する。検知出
力節点電圧ＶＡは、半導体基板ＳＵＢの電圧ＶＳＢの変
化に対応して従来例の説明で図５に示したように変化す
るが、本実施例で基板電圧変化検知回路２は負電位のＶ
ＳＢをＰチャンネル型トランジスタＱ２のドレインでな
くゲートに供給している。従って電源端子ＴＣと基板Ｓ
ＵＢとの間には電流回路は無くなるので、検知回路２に
おいて基板電流を流さずに基板電圧の変化を検知するこ
とができる。
【００１５】ここでバッファ回路３の初段を従来のバッ
ファ回路３ａのＣＭＯＳインバータＩＶ０の代りにＰＭ
ＯＳインバータＩＶＰとしたのは、ＩＣ製造プロセス起
因によるＭＯＳトランジスタのしきい値電圧の変動で検
知電圧が変化するのをなるべく減らすためと、半導体基
板電圧ＶＳＢが上昇した際にしきい値電圧が小さくなる
Ｎチャンネル型トランジスタの特性の影響を避けるため
である。
【００１６】図２は本発明の第２の実施例の回路図であ
る。本実施例のリングオシレータ切換制御部１ａは、図
１に示した第１の実施例の基板電圧変化検知回路２とバ
ッファ回路３の高圧側ＰＭＯＳトランジスタＱ１，Ｑ３
およびＣＭＯＳインバータＩＶ１に、外部からの電源電
圧ＶＣＣを供給する代りに、半導体集積回路に内蔵する
通常の内部基準電圧発生回路の発生する基準電圧ＶＲＥ
Ｆを供給した検知回路２ａとバッファ回路３ａとを有し
ている。
【００１７】この基準電圧ＶＲＥＦは、外部電源電圧Ｖ
ＣＣが、ＶＲＥＦ以上に上昇した時には一定である。従
って、外部電圧ＶＣＣが変化してもバッファ出力電圧Ｖ
Ｂの最大値は影響を受けないので半導体基板検知動作は
安定である。
【００１８】
【発明の効果】以上説明したように本発明は、従来の基
板電圧変化検知回路の低圧側ＰチャンネルＭＯＳトラン
ジスタのゲート，ドレインの接地電位点，半導体基板と
の接続を入れ換えたので、半導体基板へ電源電流を流す
ことなく基板電圧の変化を検知してリングオシレータ部
を制御できるという効果を有する。
【００１９】更に、基板電圧検知回路の電源に内部基準
電圧を用いた場合は、外部電源電圧が大きく変化して
も、基板電圧の検知が安定に動作するという効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の半導体集積回路の一例の回路図である。
【図４】図３のリングオシレータ部および基板電位発生
部の回路図である。
【図５】図３の回路の動作を説明するための各電圧の波
形図である。
【符号の説明】
１，１ａ リングオシレータ切換制御部 ２，２ａ 基板電圧変化検知回路 ３，３ａ バッファ回路 ４ ヒステリシス回路 ５ リングオシレータ部 ５Ａ アクティブ時用ハイパワーオシレータ ５Ｓ スタンバイ時用ローパワーオシレータ ６ 基板電圧発生部 Ａ 検知出力節点 Ｂ バッファ出力節点 Ｃ１〜Ｃ２ コンデンサ ＩＶ１〜ＩＶ２ ＣＭＯＳインバータ ＩＶＰ ＰＭＯＳインバータ Ｑ１〜Ｑ５ ＰチャネルＭＯＳトランジスタ Ｑ６ ＮチャネルＭＯＳトランジスタ ＳＵＢ 半導体基板 ＶＡ 検知出力節点電圧 ＶＢ バッファ出力電圧 ＶＡＣ リングオシレータ切換制御電圧 ＶＣＣ 電源電圧 ＶＲＥＦ 基準電圧 ＶＳＢ 基板電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０２Ｍ 3/00 Ｈ 8726−5Ｈ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ゲートが接地されソースが外部電源に接
    続されドレインが検知出力節点に接続された高圧側Ｐチ
    ャネルＭＯＳトランジスタとゲートが半導体基板に接続
    されソースが前記検知出力節点に接続されドレインが接
    地された低圧側ＰチャネルＭＯＳトランジスタとを有す
    る基板電圧変化検知回路と、前記検知出力節点電圧をバ
    ッファ回路を介して入力してリングオシレータ切換電圧
    を出力するヒステリシス回路とを有するリングオシレー
    タ切換制御部を含むことを特徴とする半導体集積回路。
  2. 【請求項２】 前記バッファ回路の初段論理ゲートが全
    てＰチャンネルＭＯＳトランジスタを有していることを
    特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 前記外部電源に接続されて降圧した基準
    電圧を供給する基準電圧発生回路と、前記基板電圧変化
    検知回路およびバッファ回路の高電圧側Ｐチャネルトラ
    ンジスタのソースに前記基準電圧を供給することを特徴
    とする請求項１記載の半導体集積回路。
JP3212545A 1991-08-26 1991-08-26 半導体集積回路 Pending JPH0554650A (ja)

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Effective date: 19971216