JPH0262071A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に基板電位の検出回路
を備えた半導体装置の消費電力低減に関するものである
。

［従来の技術］ 近年、パーソナルコンピュータの普及が著しい。

特に、最近では携帯用パーソナルコンピュータに対する
需要が増大している。一般に携帯型パーソナルコンピュ
ータはｉＪ、！ｉ置き型に対して低消費電力のものが要
求される。このような携帯型パーソナルコンピュータの
記憶装置として、通常ダイナミック型半導体記憶装置（
ＤＲＡＭ）またはスタティック型半導体記憶装置（ＳＲ
ＡＭ）が用いられる。このうちＤＲＡＭでは、特に非選
択状態においては基板バイアス電圧を発生する回路にお
ける消費電力が全消費電力の大部分を占めている。

第３図は一般の基板バイアス電圧発生回路の回路図であ
る。

以下、構成を説明する。

リングオシレータ２と基板バイアス電圧Ｖ［ｌＢとの間
にバイアス電圧発生回路１か接続される。

バイアス電圧発生回路１の構成として、リングオシレー
タ２と裁板バイアス電圧ＶＢＢとの間にキャバシタＣと
Ｎ型トランジスタＱ、とが直列に接続される。キャパシ
タＣとトランジスタＱ　との間のノードＮ３と接地電源
ＧＮＤとの間にＮ型トランジスタＱ２が接続される。ト
ランジスタＱ２のゲートには、キャパシタＣとトランジ
スタＱ。

との間のノードＮ２が接続される。トランジスタＱ、の
ゲートはバイアス電圧ＶＢ［１側のノードＮ４に接続さ
れる。

以下、動作について説明する。

まずリングオシレータ２の出力が電源電位Ｖｃ、になる
とき（ステップ１）、ノードＮ２およびＮ３の電圧はキ
ャパシタＣによる容量結合により電源電位ＶＣＣまで高
くなろうとする。しかし、ノードＮ３の電圧がＮチャネ
ルトランジスタＱ２のしきい値電圧ＶＴ２まで上昇する
と、トランジスタＱ２が導通状態となってそれ以上の電
圧上昇が抑えられ、この結果ノードＮ３は電圧ＶＴ２に
保たれる。

次に、リングオンレータ２の出力が接地電位Ｖ５．にな
るとき（ステップ２）、ノードＮ３の電圧はキャパシタ
Ｃによる容量結合により電圧（ＶＴ２　　Ｖｃｃ）にな
ろうとする。しかし、ノードＮ３の電圧か基板電圧Ｖａ
ａからｌ・ランジスタＱのしきい値電圧ＶＴ１を減じた
電圧（Ｖ、ａ−ＶＴＩ）より小さくなるとトランジスタ
Ｑ＋が導通状態になって、ノードＮ３の電圧はそれほど
低くならない。ステップ１およびステップ２をそれぞれ
１回ずつ行なうと、基板はフローティングであるのでノ
ードＮ３の電圧および基板電圧Ｖ［１８は低下する。な
お、その低下の程度は、キャパシタＣと半導体基板の負
荷容量の比で決まる。さらに、ステップ１およびステッ
プ２を何回か繰返すと、ノードＮ３の電圧は、電圧（Ｖ
ｖ　２　　Ｖｃ　ｃ　）と電圧ＶＴ２の間の発振となり
、基板電圧ＶＢａは最終的な電圧（ＶＴ　２　　Ｖｃ　
ｃ　＋ｖ丁、）の−定員電圧となる。

第４図は、一般の基板バイアス？１ｉ圧発生回路の消費
電力を低減させるための回路構成を示すブロック図であ
って、Ｗ、Ｌ、Ｍａｒｔ　ｉｎｏ　　その他によるｒＡ
ｎ　　０ｎ−Ｃｈｉｐ　　Ｂａｃｋ−Ｂｉａｓ　　　Ｇ
ｅｎｅｒａｔｏｒ　　　ｆｏｒ　　　ＭＯ３Ｄｙｎａｍ
ｉｃ　　ＭｅｍｏｒｙＪ　　（ＩＥＥＥ　　Ｊ。

５ｏｌｉｄ−５ｔａｔｅ　　　Ｃ１ｒｃｕｉｔｓ　　　
ｖｏｌ、　　５Ｃ−１５，Ｎｏ。　５．　　ｐｐ８２０
〜８２６、ｏｃｔ、１９８０）に記載されている。

図において、バイアス電圧発生回路１のバイアス電圧Ｖ
ＢＢの出力側のノードＮ４に基板電位検出回路４か接続
され、基板電位検出回路４の出力Ｖｏが制御回路５に入
力される。制御回路５の出力はリングオシレータ２に接
続される。

以下、この回路の動作について説明する。

基板電位検出回路４によって基板電圧が常時監視され、
これが所定のレベル以上の深さに到達した後は制御回路
５を介してリングオシレータ２の発振が停止される。Ｊ
ｌ、仮電位がリーク等の理由により、所定のレベルより
浅くなれば検知した基板電位に基づいて、再度リングオ
シレータ２を動作させ、基板電位を深くさせる。このよ
うにして基板バイアス電圧発生回路を間欠動作させるこ
とによって、消費電力を低減させようとするものである
。

第５図は、第４図の基板電位検出回路の従来例による具
体的構成を示す回路図である。

図において、電ｌｆ、電圧Ｖ。、と基板バイアス電圧Ｖ
Ｂ［１との間にＰ型トランジスタＱ３、Ｎ型トランジス
タＱ４およびＮ型トランジスタＱ５が直列に接続される
。トランジスタＱ３のゲートとトランジスタＱ４のゲー
トとは共通に接続され接地電源ＧＮＤに接続される。ト
ランジスタＱ５のケートは、トランジスタＱ４とトラン
ジスタＱ５との間のノードＮ２に接続される。トランジ
スタＱ、とトランジスタＱ４との間のノードＮ１は、イ
ンバータＩ、およびＩ２を介して基１Ｍ、電位検出出力
Ｖ０として出力される。

以下、この回路の動作について説明する。

ここで、出力Ｖｏが高レベルのときリングオンレータ２
を発振させ、出力Ｖ、が低レベルのときはリングオシレ
ータ２の発振を停＋Ｉ−するように構成されているもの
とする。Ｖ［１［１が浅い場合、たとえばＯＶのときは
、トランジスタＱ５のしきいＥＭ電圧ｖＴ５によってノ
ードＮ２のレベルは０７以上である。したがって、トラ
ンジスタＱ４はそのゲートが接地電位ＶＳＳであるので
オフしている。ところが、トランジスタＱ、はそのゲー
トが接地電圧Ｖ８．なのでオンしており、これによって
ノードＮ１は高レベルすなわち出力Ｖ０は高レベルとな
る。この場合、リングオシレータが発振するので、基板
電位ＶＢａのレベルが深くなってゆく。■８Ｂが−（Ｖ
Ｔ　ｓ　＋ＶＴ　４　）より深くなると、トランジスタ
Ｑ、のしきい値電圧Ｖ□、によってノードＮ２のレベル
は−ｖＴ４より深くなる。そのためトランジスタＱ４が
オンする。すなわち、トランジスタＱ、とＱ４が共にオ
ンすることになるが、このトランジスタＱ、とＱ４のコ
ンダクタンスの比を適切に選ぶことによって、ノードＮ
１を低レベルすなわち出力Ｖｏを低レベルにすることが
できる。この場合、制御回路５の働きによってリングオ
シレータ２の発振が停止し、その消費電流が低減される
。その後、基板からのリーク等によってＶＢ［１が−（
ＶＴ　ｓ　＋ＶＴ　４　）より浅くなると、＋ＩｉびＶ
ｏが高レベルとなってリングオシレータ２の発振が再開
される。

Ｃ発明が解決しようとする課題］ 上記のような従来の基板電位検出回路を備えた半導体装
置は、第５図に示すごとく、Ｖ［１ａが−（Ｖ工、　＋
ｖＴ　、　）より深くなると、トランジスタＱ１、Ｑ４
、Ｑｓがすべてオンするので、これらのトランジスタを
介して電源電圧ＶＣＣと基板電圧ＶＢ［１とが接続され
ることになる。すなわち、基板電圧Ｖａａのレベルは基
板電位検出回路自身によってその電位が浅くなってしま
うのである。

ところが、Ｖａａが−（ＶＴ　ｓ　十ＶＴ　４　）　ヨ
リ浅くなると、再びＶｏが高レベルとなってリングオシ
レータの発振が再開される。このため、消費電流の低減
が十分に行なえない。実用的には、トランジスタＱ、お
よびＱ４のサイズ、すなわちチャネル幅を小さくするこ
と等により、このリークをある程度抑えることができる
が、原理的には基板電位検出回路自身のリークによって
基板電圧のレベルが浅くなることが避けられないという
問題点があった。

この発明は、かかる課題を解決するためになされたもの
で、基板電位検出回路自身の原理的なリークによって基
板電圧ＶＢＢのレベルが浅くなることがない基板電位検
出回路を備えた半導体装置を操供することを目的とする
。

［課題を解決するための手段］ この発明に係る半導体装置は、基板電位を有する半導体
基板と、半導体基板へバイアス電圧を印加し、半導体基
板の基板電位を変化させるバイアス手段と、その制御端
子に半導体基板の基板電位が与えられることによって抵
抗値が変化する制御素子を有し、与えられた基板電位に
基づいて、制御信号を出力する出力手段と、出力手段の
出力に応答して、バイアス手段を半導体基板の基板電位
を所定電位に保持するように制御する制御手段とを備え
たものである。

［作用］ この発明においては、基板電位をトランジスタのゲート
に入力するので原理的に出力手段のり−りによる基［位
の低下が起きない。

［実施例］ 第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置の基板電位検出回路である。

図において、電源電圧ＶＣＣと接地電源ＧＮＤｌとの間
にＰ型トランジスタＱ３およびＰ型トランジスタＱ４が
直列に接続される。トランジスタＱ、のゲートは接地電
源ＧＮＤ２に接続される。

トランジスタＱ、のゲートには基板電圧Ｖα８が接続さ
れる。トランジスタＱ、とトランジスタＱ４との間のノ
ードＮ１は、インバータ１１およびＩ２を介して検出出
力ＶＤとして出力される。

以下、この回路の動作について説明する。

基板電圧Ｖ８１１１が浅い場合、たとえばＯＶのときは
、トランジスタＱ４はそのゲートとドレインが接地電圧
ＶＳＳなのでオフしている。一方、トランジスタＱ、は
、そのゲートが接地電圧ＶＳＳなのでオンしており、こ
の結果ノードＮ１は高レベル、すなわち出力Ｖ。は高レ
ベルとなる。この場合、リングオシレータは発振し、そ
れによって基板電圧Ｖａａのレベルが深くなってゆく。

ＶｌｌＩＢがトランジスタＱ、のしきい値電圧ＶＴ４（
負電圧）より深くなると、トランジスタＱ、がオンする
。これによって、トランジスタＱ、およびＱ、が共にオ
ンすることになるが、トランジスタＱ、とＱ、のコンダ
クタンスの比を適切に選ぶことによってノードＮ１を低
レベル、すなわち出力ＶＤを低レベルにすることができ
る。この場合、制御回路の働きによってリングオシレー
タの発振が停止され、消費電流が低減される。その後、
リーク等の理由でＶａａがトランジスタＱ４のしきい値
電圧Ｖ、４より浅くなると、トランジスタＱ。

はオフし、再びＶｏが高レベルとなってリングオンレー
タの発振が再開される。このようにＶＢ［ｌの設定レベ
ルは、トランジスタＱ、のしきい値電圧ＶＴ４（負電圧
）で規定されることになるが、これはトランジスタＱ４
の製造時において、イオン注入などの方法により容易に
所望の値に設定できる。

このように基本的にはこの検出回路は従来例と同一の動
作をするが、第５図に示したようなＶ。

。とＶＢＢとの間のリークバスが存在しないので、原理
的に基板電位検出回路自身のリークによって基板電圧Ｖ
ＢＢのレベルが浅くなることはない。

そのため、従来例に比べてトランジスタＱ、およびＱ４
のサイズをより一層小さくすることができ、大幅な消費
電力の低減が可能となる。

第２図は、この発明の他の実施例によるダイナミック型
半導体記憶装置の基板電位検出回路である。

図において電源電圧Ｖ。Ｃと接地７８．源ＧＮＤとの間
に高抵抗素子ＲとＰ型トランジスタＱ、とか直列に接続
される。トランジスタＱ４のゲートには基板電圧Ｖａａ
が接続される。高抵抗素子ＲとトランジスタＱ、との間
のノードＮ２はインペラＩ、およびＩ２を介して出力Ｖ
Ｄとして出力される。

本実施例においては、このように高抵抗素子Ｒによって
、第１図におけるトランジスタＱ、を置換したものであ
る。この結果、基本的には第１図に示した回路構成と同
様の動作を行なうことができ、先の実施例と同じく基板
電位検出回路自身のリークによって基板電圧Ｖａａのレ
ベルが浅くなることはない。

なお、上記実施例では、ダイナミック型半導体記憶装置
に適用しているが、記憶回路を有さない単なる半導体装
置であっても同様に適用できる。

また、上記実施例では、回路（を成を特定しているが、
基板電圧をトランジスタのゲートに与えて制御信号Ｖ０
を出力するものであれば、池の回路’ｒＭ成であっても
同様の効果を奏する。

［発明の効果］ この発明は以上説明したとおり、基板電位検出回路自身
の原理的なリークによって基板電圧のレベルが浅くなら
ないので、半導体装置の消費電力を低減させる。

【図面の簡単な説明】

第１図はこの発明の一実施例による基板電位検出回路の
回路図、第２図はこの発明の他の実施例による基板電位
検出回路の回路図、第３図は一般の基板バイアス電圧発
生回路の回路図、第４図は一般の基板電位検出回路を有
する基板バイアス電圧発生回路の回路図、第５図は第４
図の基板電位検出回路の従来例による具体的構成を示す
回路図である。 図において、１は基板バイアス電圧発生回路、２はリン
グオシレータ、４は基板電位検出回路、５は制御回路で
ある。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 基板電位を有する半導体基板と、 前記半導体基板へバイアス電圧を印加し、前記半導体基
   板の基板電位を変化させるバイアス手段と、 その制御端子に前記半導体基板の基板電位が与えられる
   ことによって抵抗値が変化する制御素子を有し、与えら
   れた基板電位に基づいて制御信号を出力する出力手段と
   、 前記出力手段の出力に応答して、前記バイアス手段を、
   前記半導体基板の基板電位を所定電位に保持するように
   制御する制御手段とを備えた、半導体装置。