JPH08315574A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
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- JPH08315574A JPH08315574A JP8107270A JP10727096A JPH08315574A JP H08315574 A JPH08315574 A JP H08315574A JP 8107270 A JP8107270 A JP 8107270A JP 10727096 A JP10727096 A JP 10727096A JP H08315574 A JPH08315574 A JP H08315574A
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- G11C5/146—Substrate bias generators
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【課題】 待機状態で基板電圧の制御動作を中止でき、
また動作モードに応じて基板電圧のレベルを変更できる
ような基板電圧発生回路を提供する。 【解決手段】 基板電圧検出器、発振器、チャージポン
プ回路からなる基板電圧発生回路の基板電圧検出器につ
いて、動作電源を供給するＰＭＯＳトランジスタ４１を
待機状態を示す信号に従ってＯＮ／ＯＦＦするように
し、また出力ノードＮ１に、待機状態を示す信号に従っ
てＯＮ／ＯＦＦするＮＭＯＳトランジスタ４２を設け
る。更に、基板電圧ＶＢＢの感知レベルを決定するＰＭ
ＯＳトランジスタ５１〜５ｎ，６１〜６ｎのうちのトラ
ンジスタ６１〜６ｎに対し並列に、モード信号ＰＩＳＲ
ＡＳによりＯＮ／ＯＦＦするＮＭＯＳトランジスタ８１
を設ける。従って、ノーマルモードとリフレッシュモー
ドでＶＢＢを検出するトランジスタ数が異なるので、そ
の設定レベルを変えることができる。
また動作モードに応じて基板電圧のレベルを変更できる
ような基板電圧発生回路を提供する。 【解決手段】 基板電圧検出器、発振器、チャージポン
プ回路からなる基板電圧発生回路の基板電圧検出器につ
いて、動作電源を供給するＰＭＯＳトランジスタ４１を
待機状態を示す信号に従ってＯＮ／ＯＦＦするように
し、また出力ノードＮ１に、待機状態を示す信号に従っ
てＯＮ／ＯＦＦするＮＭＯＳトランジスタ４２を設け
る。更に、基板電圧ＶＢＢの感知レベルを決定するＰＭ
ＯＳトランジスタ５１〜５ｎ，６１〜６ｎのうちのトラ
ンジスタ６１〜６ｎに対し並列に、モード信号ＰＩＳＲ
ＡＳによりＯＮ／ＯＦＦするＮＭＯＳトランジスタ８１
を設ける。従って、ノーマルモードとリフレッシュモー
ドでＶＢＢを検出するトランジスタ数が異なるので、そ
の設定レベルを変えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路用の
基板電圧発生回路に関する。
基板電圧発生回路に関する。
【０００２】
【従来の技術】一般に半導体集積回路の特に半導体メモ
リ装置では、パンチスルー特性の改善、ラッチアップ特
性の改善、そしてしきい値電圧調節及びビット線容量の
減少によるデータ“１”のマージン増加等を目的とし
て、負電圧(negative voltage)の基板電圧(substrate b
ias voltage)が使用される。図１に、このような基板電
圧を発生するための基板電圧発生回路の代表的構成を示
す。基板電圧感知器１１は、発生される基板電圧ＶＢＢ
を入力してそのレベルを感知し、その感知結果に従い感
知信号ＰＩＥＮＢを発生する。発振器１２は、その感知
信号ＰＩＥＮＢの活性化期間でエネーブルされ、発振パ
ルスＰＩＯＳＣを発生する。そしてチャージポンプ回路
１３がその発振パルスＰＩＯＳＣの論理に従ってチャー
ジポンプ動作を遂行し、基板電圧ＶＢＢを発生する。
リ装置では、パンチスルー特性の改善、ラッチアップ特
性の改善、そしてしきい値電圧調節及びビット線容量の
減少によるデータ“１”のマージン増加等を目的とし
て、負電圧(negative voltage)の基板電圧(substrate b
ias voltage)が使用される。図１に、このような基板電
圧を発生するための基板電圧発生回路の代表的構成を示
す。基板電圧感知器１１は、発生される基板電圧ＶＢＢ
を入力してそのレベルを感知し、その感知結果に従い感
知信号ＰＩＥＮＢを発生する。発振器１２は、その感知
信号ＰＩＥＮＢの活性化期間でエネーブルされ、発振パ
ルスＰＩＯＳＣを発生する。そしてチャージポンプ回路
１３がその発振パルスＰＩＯＳＣの論理に従ってチャー
ジポンプ動作を遂行し、基板電圧ＶＢＢを発生する。
【０００３】このうち基板電圧感知器１１は、図２に示
すような回路構成とされる。ＰＭＯＳトランジスタ２１
は電源電圧ＶＣＣと出力ノードＮ１との間に設けられる
動作電源供給素子で、ゲート電極が接地電圧ＶＳＳへつ
ながれる。複数のＰＭＯＳトランジスタ２２，……，２
３は、出力ノードＮ１とＮＭＯＳトランジスタ２４のド
レイン電極との間に直列接続された電圧設定素子で、ゲ
ート電極に基板電圧ＶＢＢが共通入力される。ＮＭＯＳ
トランジスタ２４は、最終のＰＭＯＳトランジスタ２３
のドレイン電極と接地電圧ＶＳＳとの間に設けられた固
定抵抗素子で、ゲート電極が電源電圧ＶＣＣへつながれ
る。そして、出力ノードＮ１から複数のインバータ２
５，……，２６が感知信号出力手段として直列接続さ
れ、これにより感知信号ＰＩＥＮＢが出力されて発振器
１２へ送られる。
すような回路構成とされる。ＰＭＯＳトランジスタ２１
は電源電圧ＶＣＣと出力ノードＮ１との間に設けられる
動作電源供給素子で、ゲート電極が接地電圧ＶＳＳへつ
ながれる。複数のＰＭＯＳトランジスタ２２，……，２
３は、出力ノードＮ１とＮＭＯＳトランジスタ２４のド
レイン電極との間に直列接続された電圧設定素子で、ゲ
ート電極に基板電圧ＶＢＢが共通入力される。ＮＭＯＳ
トランジスタ２４は、最終のＰＭＯＳトランジスタ２３
のドレイン電極と接地電圧ＶＳＳとの間に設けられた固
定抵抗素子で、ゲート電極が電源電圧ＶＣＣへつながれ
る。そして、出力ノードＮ１から複数のインバータ２
５，……，２６が感知信号出力手段として直列接続さ
れ、これにより感知信号ＰＩＥＮＢが出力されて発振器
１２へ送られる。
【０００４】このような構成の基板電圧感知器１１の動
作を説明すると、まずＰＭＯＳトランジスタ２１は、ゲ
ート電極に受ける接地電圧ＶＳＳにより導通とされ、電
源電圧ＶＣＣを出力ノードＮ１へ伝達する。そして、Ｎ
ＭＯＳトランジスタ２４もゲート電極に受ける電源電圧
ＶＣＣにより導通とされている。また、ＰＭＯＳトラン
ジスタ２２，……，２３はゲート電極に基板電圧ＶＢＢ
を共通に受けるので、入力される基板電圧ＶＢＢのレベ
ルに従って導通状態が決定される。この場合、基板電圧
ＶＢＢが設定電圧より低ければ（絶対値大）ＰＭＯＳト
ランジスタ２２，……，２３は強い導通状態となり、出
力ノードＮ１の電圧を低めるように働き、一方、基板電
圧ＶＢＢが設定電圧より高ければ（絶対値小）ＰＭＯＳ
トランジスタ２２，……，２３は弱い導通状態となり、
出力ノードＮ１の電圧を上昇させる。このように、ＰＭ
ＯＳトランジスタ２２，……，２３によって基板電圧Ｖ
ＢＢの基準レベルを決定する機能が遂行される。
作を説明すると、まずＰＭＯＳトランジスタ２１は、ゲ
ート電極に受ける接地電圧ＶＳＳにより導通とされ、電
源電圧ＶＣＣを出力ノードＮ１へ伝達する。そして、Ｎ
ＭＯＳトランジスタ２４もゲート電極に受ける電源電圧
ＶＣＣにより導通とされている。また、ＰＭＯＳトラン
ジスタ２２，……，２３はゲート電極に基板電圧ＶＢＢ
を共通に受けるので、入力される基板電圧ＶＢＢのレベ
ルに従って導通状態が決定される。この場合、基板電圧
ＶＢＢが設定電圧より低ければ（絶対値大）ＰＭＯＳト
ランジスタ２２，……，２３は強い導通状態となり、出
力ノードＮ１の電圧を低めるように働き、一方、基板電
圧ＶＢＢが設定電圧より高ければ（絶対値小）ＰＭＯＳ
トランジスタ２２，……，２３は弱い導通状態となり、
出力ノードＮ１の電圧を上昇させる。このように、ＰＭ
ＯＳトランジスタ２２，……，２３によって基板電圧Ｖ
ＢＢの基準レベルを決定する機能が遂行される。
【０００５】即ち、出力ノードＮ１の電圧は、ＰＭＯＳ
トランジスタ２１，２２，……，２３及びＮＭＯＳトラ
ンジスタ２４に設定されるチャネル抵抗により決定され
る。この場合、ＰＭＯＳトランジスタ２１及びＮＭＯＳ
トランジスタ２４のチャネル抵抗は固定値とされ、ＰＭ
ＯＳトランジスタ２２，……，２３のチャネル抵抗が、
基板電圧ＶＢＢの変化に従って変化する可変値とされ
る。従って、基板電圧ＶＢＢが高ければ出力ノードＮ１
の電圧は上昇し、基板電圧ＶＢＢが低ければ出力ノード
Ｎ１の電圧は下降する。
トランジスタ２１，２２，……，２３及びＮＭＯＳトラ
ンジスタ２４に設定されるチャネル抵抗により決定され
る。この場合、ＰＭＯＳトランジスタ２１及びＮＭＯＳ
トランジスタ２４のチャネル抵抗は固定値とされ、ＰＭ
ＯＳトランジスタ２２，……，２３のチャネル抵抗が、
基板電圧ＶＢＢの変化に従って変化する可変値とされ
る。従って、基板電圧ＶＢＢが高ければ出力ノードＮ１
の電圧は上昇し、基板電圧ＶＢＢが低ければ出力ノード
Ｎ１の電圧は下降する。
【０００６】このようにして基板電圧ＶＢＢを検出した
出力ノードＮ１の電圧に従ってインバータ２５，……，
２６がトリップすることで感知信号ＰＩＥＮＢの論理が
決定され、この感知信号ＰＩＥＮＢが発振器１２の制御
入力となる。即ち、感知信号ＰＩＥＮＢは、出力ノード
Ｎ１の電圧がインバータ２５のトリップ電圧より高いレ
ベルになると活性化を示し、出力ノードＮ１の電圧がイ
ンバータ２５のトリップ電圧より低いレベルになると非
活性化を示す。
出力ノードＮ１の電圧に従ってインバータ２５，……，
２６がトリップすることで感知信号ＰＩＥＮＢの論理が
決定され、この感知信号ＰＩＥＮＢが発振器１２の制御
入力となる。即ち、感知信号ＰＩＥＮＢは、出力ノード
Ｎ１の電圧がインバータ２５のトリップ電圧より高いレ
ベルになると活性化を示し、出力ノードＮ１の電圧がイ
ンバータ２５のトリップ電圧より低いレベルになると非
活性化を示す。
【０００７】
【発明が解決しようとする課題】上記のような従来の基
板電圧発生回路では、検出器が半導体メモリ装置の動作
状態に関係なく基板電圧ＶＢＢの検出動作を行ってレベ
ル制御が行われる。即ち、半導体メモリ装置には、読出
／書込動作を遂行する動作状態と待機状態とがあるが、
その両方で検出動作を遂行している。しかしながら、待
機状態であれば基板電圧ＶＢＢを厳密に維持する必要は
なく、従って常時検出動作する必要はないといえる。
板電圧発生回路では、検出器が半導体メモリ装置の動作
状態に関係なく基板電圧ＶＢＢの検出動作を行ってレベ
ル制御が行われる。即ち、半導体メモリ装置には、読出
／書込動作を遂行する動作状態と待機状態とがあるが、
その両方で検出動作を遂行している。しかしながら、待
機状態であれば基板電圧ＶＢＢを厳密に維持する必要は
なく、従って常時検出動作する必要はないといえる。
【０００８】例えばＤＲＡＭの場合は、一定の周期でセ
ルフリフレッシュモード(self refresh mode) を実行す
るが、このセルフリフレッシュモードでは、モードの全
期間にわたって実質的な読出・書込動作をするリフレッ
シュ動作が遂行されることはなく、モード期間中の一部
所定期間においてのみリフレッシュ動作が遂行される。
従来では、この実質的リフレッシュ動作が遂行される期
間以外の待機状態でも基板電圧ＶＢＢの検出動作が行わ
れる構成のため、無駄な電力消費があるといえる。
ルフリフレッシュモード(self refresh mode) を実行す
るが、このセルフリフレッシュモードでは、モードの全
期間にわたって実質的な読出・書込動作をするリフレッ
シュ動作が遂行されることはなく、モード期間中の一部
所定期間においてのみリフレッシュ動作が遂行される。
従来では、この実質的リフレッシュ動作が遂行される期
間以外の待機状態でも基板電圧ＶＢＢの検出動作が行わ
れる構成のため、無駄な電力消費があるといえる。
【０００９】更に、基板電圧ＶＢＢは、不要な電流消費
抑制のためにはモード特性に応じて異なるレベルを設定
する方が好ましいこともある。例えば、基板電圧ＶＢＢ
を低くすると（基板電圧ＶＢＢの絶対値を大きくする
と）相対的に接合リーク電流(junction leakage curren
t)が多くなるためリフレッシュ特性が悪化するが、基板
電圧ＶＢＢを正常値よりやや高くすると（基板電圧ＶＢ
Ｂの絶対値を小さくすると）、接合リーク電流が防止さ
れてリフレッシュ特性を向上させることができる。
抑制のためにはモード特性に応じて異なるレベルを設定
する方が好ましいこともある。例えば、基板電圧ＶＢＢ
を低くすると（基板電圧ＶＢＢの絶対値を大きくする
と）相対的に接合リーク電流(junction leakage curren
t)が多くなるためリフレッシュ特性が悪化するが、基板
電圧ＶＢＢを正常値よりやや高くすると（基板電圧ＶＢ
Ｂの絶対値を小さくすると）、接合リーク電流が防止さ
れてリフレッシュ特性を向上させることができる。
【００１０】そこで本発明では、待機状態等の基板電圧
検出不要時には、基板電圧のレベル制御動作を中止でき
るような基板電圧発生回路を提供する。また、例えばリ
フレッシュモード等、ノーマルの基板電圧より高い電圧
の方が好ましい動作モードにおいては基板電圧のレベル
を変更可能であるような基板電圧発生回路を提供する。
検出不要時には、基板電圧のレベル制御動作を中止でき
るような基板電圧発生回路を提供する。また、例えばリ
フレッシュモード等、ノーマルの基板電圧より高い電圧
の方が好ましい動作モードにおいては基板電圧のレベル
を変更可能であるような基板電圧発生回路を提供する。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体集積回路の基板電圧を発生す
る基板電圧発生回路において、出力ノードへ動作電源を
供給する電源供給素子と、基板電圧に応じる可変抵抗値
をもち前記出力ノードの電圧を設定する電圧設定素子
と、前記出力ノードの電圧に従って感知信号を出力する
感知信号出力手段と、を少なくとも有してなり、前記電
源供給素子が待機状態を示す信号に従ってＯＮ／ＯＦＦ
するようになっている基板電圧検出器を備えることを特
徴とする。加えて、待機状態を示す信号に従ってＯＮ／
ＯＦＦし、出力ノードを一定の論理状態に固定する出力
固定素子を基板電圧検出器に更に有することを特徴とす
る。また更に、このような基板電圧検出器について、２
つ以上直列接続された電圧設定素子の一部を短絡させる
短絡素子を更に有するようにし、該短絡素子が動作モー
ドに応じてＯＮ／ＯＦＦすることを特徴とする。また、
本発明は、半導体集積回路の基板電圧を発生する基板電
圧発生回路において、出力ノードへ動作電源を供給する
電源供給素子と、基板電圧に応じる可変抵抗値をもち前
記出力ノードの電圧を設定する電圧設定素子と、動作モ
ードに応じてＯＮ／ＯＦＦし、２つ以上直列接続された
前記電圧設定素子の一部を短絡させる短絡素子と、前記
出力ノードの電圧に従って感知信号を出力する感知信号
出力手段と、を少なくとも有してなる基板電圧検出器を
備えることを特徴とする。
るために本発明は、半導体集積回路の基板電圧を発生す
る基板電圧発生回路において、出力ノードへ動作電源を
供給する電源供給素子と、基板電圧に応じる可変抵抗値
をもち前記出力ノードの電圧を設定する電圧設定素子
と、前記出力ノードの電圧に従って感知信号を出力する
感知信号出力手段と、を少なくとも有してなり、前記電
源供給素子が待機状態を示す信号に従ってＯＮ／ＯＦＦ
するようになっている基板電圧検出器を備えることを特
徴とする。加えて、待機状態を示す信号に従ってＯＮ／
ＯＦＦし、出力ノードを一定の論理状態に固定する出力
固定素子を基板電圧検出器に更に有することを特徴とす
る。また更に、このような基板電圧検出器について、２
つ以上直列接続された電圧設定素子の一部を短絡させる
短絡素子を更に有するようにし、該短絡素子が動作モー
ドに応じてＯＮ／ＯＦＦすることを特徴とする。また、
本発明は、半導体集積回路の基板電圧を発生する基板電
圧発生回路において、出力ノードへ動作電源を供給する
電源供給素子と、基板電圧に応じる可変抵抗値をもち前
記出力ノードの電圧を設定する電圧設定素子と、動作モ
ードに応じてＯＮ／ＯＦＦし、２つ以上直列接続された
前記電圧設定素子の一部を短絡させる短絡素子と、前記
出力ノードの電圧に従って感知信号を出力する感知信号
出力手段と、を少なくとも有してなる基板電圧検出器を
備えることを特徴とする。
【００１２】或いは本発明によれば、基板電圧のレベル
を検出した結果の感知信号に従って基板電圧を発生する
半導体メモリ装置用の基板電圧発生回路において、第１
電源と第２電源との間に設けられて基板電圧による制御
を受け、基板電圧が第１レベルより高くなる場合に第１
感知信号を発生する手段と、前記第１電源と第２電源と
の間に設けられ、基板電圧による制御を受けると共に特
定モード信号による制御を受け、前記特定モード信号が
活性化されたときにおいて基板電圧が第２レベルより高
くなる場合に第２感知信号を発生する手段と、を有して
基板電圧のレベルを検出する基板電圧検出器を備えるこ
とを特徴とする。この場合、第１感知信号を発生する手
段は、第１電源と第２電源との間に直列に設けられ、ゲ
ート電極に基板電圧を受けて制御される少なくとも２つ
以上のＭＯＳトランジスタを有し、これらＭＯＳトラン
ジスタのチャネル抵抗により基板電圧の第１レベルが決
定され、第２感知信号を発生する手段は、前記第１電源
と第２電源との間に設けられ、ゲート電極に基板電圧を
受けて制御されるＭＯＳトランジスタ及びゲート電極に
特定モード信号を受けて制御されるＭＯＳトランジスタ
を有し、これら各ＭＯＳトランジスタのチャネル抵抗に
より前記第１レベルよりも高い基板電圧の第２レベルが
決定されるようにすることができる。そして、基板電圧
をゲート電極に受けるＭＯＳトランジスタがＰＭＯＳト
ランジスタで、特定モード信号をゲート電極に受けるＭ
ＯＳトランジスタがＮＭＯＳトランジスタであり、第１
電源が電源電圧、第２電源が接地電圧であるようにする
ことが可能である。
を検出した結果の感知信号に従って基板電圧を発生する
半導体メモリ装置用の基板電圧発生回路において、第１
電源と第２電源との間に設けられて基板電圧による制御
を受け、基板電圧が第１レベルより高くなる場合に第１
感知信号を発生する手段と、前記第１電源と第２電源と
の間に設けられ、基板電圧による制御を受けると共に特
定モード信号による制御を受け、前記特定モード信号が
活性化されたときにおいて基板電圧が第２レベルより高
くなる場合に第２感知信号を発生する手段と、を有して
基板電圧のレベルを検出する基板電圧検出器を備えるこ
とを特徴とする。この場合、第１感知信号を発生する手
段は、第１電源と第２電源との間に直列に設けられ、ゲ
ート電極に基板電圧を受けて制御される少なくとも２つ
以上のＭＯＳトランジスタを有し、これらＭＯＳトラン
ジスタのチャネル抵抗により基板電圧の第１レベルが決
定され、第２感知信号を発生する手段は、前記第１電源
と第２電源との間に設けられ、ゲート電極に基板電圧を
受けて制御されるＭＯＳトランジスタ及びゲート電極に
特定モード信号を受けて制御されるＭＯＳトランジスタ
を有し、これら各ＭＯＳトランジスタのチャネル抵抗に
より前記第１レベルよりも高い基板電圧の第２レベルが
決定されるようにすることができる。そして、基板電圧
をゲート電極に受けるＭＯＳトランジスタがＰＭＯＳト
ランジスタで、特定モード信号をゲート電極に受けるＭ
ＯＳトランジスタがＮＭＯＳトランジスタであり、第１
電源が電源電圧、第２電源が接地電圧であるようにする
ことが可能である。
【００１３】或いはまた、本発明によれば、基板電圧の
レベルを検出した結果の感知信号に従って基板電圧を発
生する半導体メモリ装置用の基板電圧発生回路におい
て、特定モード信号及びその特定モード中の所定期間を
示す信号を論理組合せし、該特定モード中の前記所定期
間で第１論理信号を発生すると共に該特定モード中の前
記所定期間以外で第２論理信号を発生し、そして該特定
モード以外では第１論理信号を発生する感知制御手段
と、第１電源と出力ノードとの間に設けられ、前記感知
制御手段による第１論理信号に応じてスイッチングする
電源スイッチ手段と、前記出力ノードと第２電源との間
に設けられて基板電圧による制御を受け、基板電圧の第
１感知レベルを決定する感知スイッチ手段と、前記出力
ノードと前記第２電源との間に設けられて前記特定モー
ド信号に従いスイッチングし、基板電圧の第２感知レベ
ルを決定するモードスイッチ手段と、前記感知スイッチ
手段及びモードスイッチ手段による前記出力ノードの電
圧に従って感知信号を出力する手段と、を有してなる基
板電圧検出器を備えることを特徴とする。これに加え
て、出力ノードと第２電源との間に設けられ、感知制御
手段による第２論理信号に従いスイッチングして前記出
力ノードを第２電源レベルへ遷移させる出力スイッチ手
段を基板電圧検出器に更に有することを特徴とする。
レベルを検出した結果の感知信号に従って基板電圧を発
生する半導体メモリ装置用の基板電圧発生回路におい
て、特定モード信号及びその特定モード中の所定期間を
示す信号を論理組合せし、該特定モード中の前記所定期
間で第１論理信号を発生すると共に該特定モード中の前
記所定期間以外で第２論理信号を発生し、そして該特定
モード以外では第１論理信号を発生する感知制御手段
と、第１電源と出力ノードとの間に設けられ、前記感知
制御手段による第１論理信号に応じてスイッチングする
電源スイッチ手段と、前記出力ノードと第２電源との間
に設けられて基板電圧による制御を受け、基板電圧の第
１感知レベルを決定する感知スイッチ手段と、前記出力
ノードと前記第２電源との間に設けられて前記特定モー
ド信号に従いスイッチングし、基板電圧の第２感知レベ
ルを決定するモードスイッチ手段と、前記感知スイッチ
手段及びモードスイッチ手段による前記出力ノードの電
圧に従って感知信号を出力する手段と、を有してなる基
板電圧検出器を備えることを特徴とする。これに加え
て、出力ノードと第２電源との間に設けられ、感知制御
手段による第２論理信号に従いスイッチングして前記出
力ノードを第２電源レベルへ遷移させる出力スイッチ手
段を基板電圧検出器に更に有することを特徴とする。
【００１４】また更に、本発明によれば、基板電圧のレ
ベルを検出した結果の感知信号に従って基板電圧を発生
する半導体メモリ装置用の基板電圧発生回路において、
特定モード信号及びその特定モード中の所定期間を示す
信号を入力して論理組合せし、該特定モード中の前記所
定期間で第１論理信号を発生すると共に該特定モード中
の前記所定期間以外で第２論理信号を発生し、そして該
特定モード以外では第１論理信号を発生する感知制御手
段と、第１電源と出力ノードとの間に設けられ、感知制
御手段による第１論理信号に応じてスイッチングする第
１のスイッチ手段と、前記出力ノードと第１接続ノード
との間に設けられて基板電圧による制御を受ける第２の
スイッチ手段と、前記第１接続ノードと第２接続ノード
との間に設けられて基板電圧による制御を受ける第３の
スイッチ手段と、前記第２接続ノードと第２電源との間
に設けられ、前記第１電源により制御される第４のスイ
ッチ手段と、前記第１接続ノードと前記第２接続ノード
との間に設けられて前記特定モード信号に従いスイッチ
ングする第５のスイッチ手段と、前記出力ノードの電圧
に従って感知信号を出力する手段と、からなり、前記特
定モード以外のときには前記第１のスイッチ手段、第２
のスイッチ手段、第３のスイッチ手段、及び第４のスイ
ッチ手段により基板電圧の第１レベルが決定されて該第
１レベルよりも基板電圧が高いと第１感知信号を発生
し、また、前記特定モード中の前記所定期間のときには
前記第１のスイッチ手段、第２のスイッチ手段、第４の
スイッチ手段、及び第５のスイッチ手段により基板電圧
の第２レベルが決定されて該第２レベルよりも基板電圧
が高いと第２感知信号を発生し、そして、前記特定モー
ド中の前記所定期間以外のときには前記第１のスイッチ
手段のＯＦＦで動作停止する基板電圧検出器を備えるこ
とを特徴とする。これに加えて、出力ノードと第２電源
との間に設けられて感知制御手段による第２論理信号に
従いスイッチングし、前記出力ノードを第２電源レベル
へ遷移させる第６のスイッチ手段を基板電圧検出器に更
に有することを特徴とする。
ベルを検出した結果の感知信号に従って基板電圧を発生
する半導体メモリ装置用の基板電圧発生回路において、
特定モード信号及びその特定モード中の所定期間を示す
信号を入力して論理組合せし、該特定モード中の前記所
定期間で第１論理信号を発生すると共に該特定モード中
の前記所定期間以外で第２論理信号を発生し、そして該
特定モード以外では第１論理信号を発生する感知制御手
段と、第１電源と出力ノードとの間に設けられ、感知制
御手段による第１論理信号に応じてスイッチングする第
１のスイッチ手段と、前記出力ノードと第１接続ノード
との間に設けられて基板電圧による制御を受ける第２の
スイッチ手段と、前記第１接続ノードと第２接続ノード
との間に設けられて基板電圧による制御を受ける第３の
スイッチ手段と、前記第２接続ノードと第２電源との間
に設けられ、前記第１電源により制御される第４のスイ
ッチ手段と、前記第１接続ノードと前記第２接続ノード
との間に設けられて前記特定モード信号に従いスイッチ
ングする第５のスイッチ手段と、前記出力ノードの電圧
に従って感知信号を出力する手段と、からなり、前記特
定モード以外のときには前記第１のスイッチ手段、第２
のスイッチ手段、第３のスイッチ手段、及び第４のスイ
ッチ手段により基板電圧の第１レベルが決定されて該第
１レベルよりも基板電圧が高いと第１感知信号を発生
し、また、前記特定モード中の前記所定期間のときには
前記第１のスイッチ手段、第２のスイッチ手段、第４の
スイッチ手段、及び第５のスイッチ手段により基板電圧
の第２レベルが決定されて該第２レベルよりも基板電圧
が高いと第２感知信号を発生し、そして、前記特定モー
ド中の前記所定期間以外のときには前記第１のスイッチ
手段のＯＦＦで動作停止する基板電圧検出器を備えるこ
とを特徴とする。これに加えて、出力ノードと第２電源
との間に設けられて感知制御手段による第２論理信号に
従いスイッチングし、前記出力ノードを第２電源レベル
へ遷移させる第６のスイッチ手段を基板電圧検出器に更
に有することを特徴とする。
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
付図面を参照して説明する。
【００１５】本実施形態の基板電圧発生回路は、図１に
示した従来例と同様の基本構成をもっており、その基板
電圧検出器１１が図３に示す回路構成とされている。
示した従来例と同様の基本構成をもっており、その基板
電圧検出器１１が図３に示す回路構成とされている。
【００１６】即ち、まずＮＡＮＤゲート３１は、セルフ
リフレッシュカウンタから出力されるカウント信号Ｑ１
〜Ｑｉを入力する。このカウント信号Ｑ１〜Ｑｉは、セ
ルフリフレッシュモード中のリフレッシュ動作遂行期間
ですべて論理“ハイ”信号になって入力される。従っ
て、ＮＡＮＤゲート３１は、カウント信号Ｑ１〜Ｑｉが
すべて論理“ハイ”となる実質的リフレッシュ動作期間
のみ論理“ロウ”信号を出力する。つまり、このＮＡＮ
Ｄゲート３１の出力は待機状態を示す信号となり、これ
がＮＡＮＤゲート３２に入力されてセルフリフレッシュ
マスタクロックＰＩＳＲＡＳと論理演算される。セルフ
リフレッシュマスタクロックＰＩＳＲＡＳは、セルフリ
フレッシュモードで論理“ハイ”として発生する信号
で、リフレッシュ以外のモードでは論理“ロウ”信号で
ある。
リフレッシュカウンタから出力されるカウント信号Ｑ１
〜Ｑｉを入力する。このカウント信号Ｑ１〜Ｑｉは、セ
ルフリフレッシュモード中のリフレッシュ動作遂行期間
ですべて論理“ハイ”信号になって入力される。従っ
て、ＮＡＮＤゲート３１は、カウント信号Ｑ１〜Ｑｉが
すべて論理“ハイ”となる実質的リフレッシュ動作期間
のみ論理“ロウ”信号を出力する。つまり、このＮＡＮ
Ｄゲート３１の出力は待機状態を示す信号となり、これ
がＮＡＮＤゲート３２に入力されてセルフリフレッシュ
マスタクロックＰＩＳＲＡＳと論理演算される。セルフ
リフレッシュマスタクロックＰＩＳＲＡＳは、セルフリ
フレッシュモードで論理“ハイ”として発生する信号
で、リフレッシュ以外のモードでは論理“ロウ”信号で
ある。
【００１７】従って、ＮＡＮＤゲート３２は、セルフリ
フレッシュモード以外のモードが遂行されている場合、
或いは、セルフリフレッシュモード中のＮＡＮＤゲート
３１が論理“ロウ”信号を出力するリフレッシュ動作遂
行期間の場合に、その出力を論理“ハイ”としてインバ
ータ３３へ印加する。そして、セルフリフレッシュモー
ド中のＮＡＮＤゲート３１が論理“ハイ”信号を出力す
るリフレッシュ動作遂行期間以外では、その出力を論理
“ロウ”としてインバータ３３へ印加する。最終的にイ
ンバータ３３がＮＡＮＤゲート３２の出力を反転して電
源供給素子であるＰＭＯＳトランジスタ４１を制御し、
待機状態であるかどうかに応じてＯＮ／ＯＦＦさせる。
つまり、当該ＮＡＮＤゲート３１，３２及びインバータ
３３からなる回路は、基板検出器１１の動作を場合に応
じて制御する感知制御手段となる。
フレッシュモード以外のモードが遂行されている場合、
或いは、セルフリフレッシュモード中のＮＡＮＤゲート
３１が論理“ロウ”信号を出力するリフレッシュ動作遂
行期間の場合に、その出力を論理“ハイ”としてインバ
ータ３３へ印加する。そして、セルフリフレッシュモー
ド中のＮＡＮＤゲート３１が論理“ハイ”信号を出力す
るリフレッシュ動作遂行期間以外では、その出力を論理
“ロウ”としてインバータ３３へ印加する。最終的にイ
ンバータ３３がＮＡＮＤゲート３２の出力を反転して電
源供給素子であるＰＭＯＳトランジスタ４１を制御し、
待機状態であるかどうかに応じてＯＮ／ＯＦＦさせる。
つまり、当該ＮＡＮＤゲート３１，３２及びインバータ
３３からなる回路は、基板検出器１１の動作を場合に応
じて制御する感知制御手段となる。
【００１８】ＰＭＯＳトランジスタ４１は、電源電圧Ｖ
ＣＣと出力ノードＮ１との間に設けられ、ゲート電極に
インバータ３３の出力を受けて制御される。このＰＭＯ
Ｓトランジスタ４１は、セルフリフレッシュモード以外
のときとセルフリフレッシュモード中のリフレッシュ動
作遂行期間でスイッチＯＮして電源電圧ＶＣＣを出力ノ
ードＮ１へつなぐ一方、セルフリフレッシュモード中の
リフレッシュ動作遂行期間以外ではスイッチＯＦＦして
出力ノードＮ１を電源電圧ＶＣＣから遮断する。従っ
て、必要時以外は基板電圧ＶＢＢの感知制御動作を停止
させる電源スイッチ手段の機能をもつ。
ＣＣと出力ノードＮ１との間に設けられ、ゲート電極に
インバータ３３の出力を受けて制御される。このＰＭＯ
Ｓトランジスタ４１は、セルフリフレッシュモード以外
のときとセルフリフレッシュモード中のリフレッシュ動
作遂行期間でスイッチＯＮして電源電圧ＶＣＣを出力ノ
ードＮ１へつなぐ一方、セルフリフレッシュモード中の
リフレッシュ動作遂行期間以外ではスイッチＯＦＦして
出力ノードＮ１を電源電圧ＶＣＣから遮断する。従っ
て、必要時以外は基板電圧ＶＢＢの感知制御動作を停止
させる電源スイッチ手段の機能をもつ。
【００１９】出力固定素子となるＮＭＯＳトランジスタ
４２は、出力ノードＮ１と接地電圧ＶＳＳとの間に設け
られ、ゲート電極にインバータ３３の出力を受けて制御
される。このＮＭＯＳトランジスタ４２は、ＰＭＯＳト
ランジスタ４１がＯＮのときにスイッチＯＦＦする一
方、ＰＭＯＳトランジスタ４１がＯＦＦのときにスイッ
チＯＮして出力ノードＮ１を接地させ、出力ノードＮ１
の放電を行って一定論理に固定する出力スイッチ手段の
機能をもつ。
４２は、出力ノードＮ１と接地電圧ＶＳＳとの間に設け
られ、ゲート電極にインバータ３３の出力を受けて制御
される。このＮＭＯＳトランジスタ４２は、ＰＭＯＳト
ランジスタ４１がＯＮのときにスイッチＯＦＦする一
方、ＰＭＯＳトランジスタ４１がＯＦＦのときにスイッ
チＯＮして出力ノードＮ１を接地させ、出力ノードＮ１
の放電を行って一定論理に固定する出力スイッチ手段の
機能をもつ。
【００２０】出力ノードＮ１から直列接続されるインバ
ータ９１〜９ｎは、出力ノードＮ１に設定される電圧に
従ってＣＭＯＳレベルの感知信号ＰＩＥＮＢを発振器１
２へ出力する出力手段である。
ータ９１〜９ｎは、出力ノードＮ１に設定される電圧に
従ってＣＭＯＳレベルの感知信号ＰＩＥＮＢを発振器１
２へ出力する出力手段である。
【００２１】第１電圧設定素子であるＰＭＯＳトランジ
スタ５１〜５ｎは、出力ノードＮ１と第１接続ノードＮ
２との間に直列接続されており、各ゲート電極に基板電
圧ＶＢＢを共通に受けて導通制御される。このＰＭＯＳ
トランジスタ５１〜５ｎは、そのチャネル抵抗が基板電
圧ＶＢＢのレベルに従い変化することにより基板電圧Ｖ
ＢＢのレベルを感知して出力ノードＮ１に対応電圧を設
定する第１感知スイッチ手段の機能をもち、基板電圧Ｖ
ＢＢのノーマルレベル及びリフレッシュレベルの両感知
レベル共通に使用される。第２電圧設定素子であるＰＭ
ＯＳトランジスタ６１〜６ｎは、第１接続ノードＮ２と
第２接続ノードＮ３との間に直列接続されており、各ゲ
ート電極に基板電圧ＶＢＢを共通に受けて制御される。
このＰＭＯＳトランジスタ６１〜６ｎは、そのチャネル
抵抗が基板電圧ＶＢＢのレベルに従い変化することによ
り基板電圧ＶＢＢのレベルを感知してＰＭＯＳトランジ
スタ５１〜５ｎと合わせて出力ノードＮ１に対応電圧を
設定する第２感知スイッチ手段の機能をもつが、基板電
圧ＶＢＢのノーマルレベルを感知する場合にのみ使用さ
れる。
スタ５１〜５ｎは、出力ノードＮ１と第１接続ノードＮ
２との間に直列接続されており、各ゲート電極に基板電
圧ＶＢＢを共通に受けて導通制御される。このＰＭＯＳ
トランジスタ５１〜５ｎは、そのチャネル抵抗が基板電
圧ＶＢＢのレベルに従い変化することにより基板電圧Ｖ
ＢＢのレベルを感知して出力ノードＮ１に対応電圧を設
定する第１感知スイッチ手段の機能をもち、基板電圧Ｖ
ＢＢのノーマルレベル及びリフレッシュレベルの両感知
レベル共通に使用される。第２電圧設定素子であるＰＭ
ＯＳトランジスタ６１〜６ｎは、第１接続ノードＮ２と
第２接続ノードＮ３との間に直列接続されており、各ゲ
ート電極に基板電圧ＶＢＢを共通に受けて制御される。
このＰＭＯＳトランジスタ６１〜６ｎは、そのチャネル
抵抗が基板電圧ＶＢＢのレベルに従い変化することによ
り基板電圧ＶＢＢのレベルを感知してＰＭＯＳトランジ
スタ５１〜５ｎと合わせて出力ノードＮ１に対応電圧を
設定する第２感知スイッチ手段の機能をもつが、基板電
圧ＶＢＢのノーマルレベルを感知する場合にのみ使用さ
れる。
【００２２】ＮＭＯＳトランジスタ７１は、第２接続ノ
ードＮ３と接地電圧ＶＳＳとの間に設けられた固定抵抗
素子で、ゲート電極が電源電圧ＶＣＣへつながれる。こ
のＮＭＯＳトランジスタ７１はチャネル抵抗が一定とさ
れる抵抗スイッチ手段であり、基板電圧ＶＢＢのノーマ
ルレベル及びリフレッシュレベルの両感知レベル共通に
使用される。
ードＮ３と接地電圧ＶＳＳとの間に設けられた固定抵抗
素子で、ゲート電極が電源電圧ＶＣＣへつながれる。こ
のＮＭＯＳトランジスタ７１はチャネル抵抗が一定とさ
れる抵抗スイッチ手段であり、基板電圧ＶＢＢのノーマ
ルレベル及びリフレッシュレベルの両感知レベル共通に
使用される。
【００２３】短絡素子であるＮＭＯＳトランジスタ８１
は、第１接続ノードＮ２と第２接続ノードＮ３との間で
ＰＭＯＳトランジスタ６１〜６ｎと並列に接続され、ゲ
ート電極にセルフリフレッシュマスタクロックＰＩＳＲ
ＡＳを受けて制御される。このＮＭＯＳトランジスタ８
１はセルフリフレッシュモードにおいてＯＮするモード
スイッチ手段で、そのチャネル抵抗は、基板電圧ＶＢＢ
のリフレッシュレベルを感知する場合にのみ使用され
る。尚、ＮＭＯＳトランジスタ８１はＰＭＯＳトランジ
スタ５１〜５ｎに対して並列接続することも可能であ
る。
は、第１接続ノードＮ２と第２接続ノードＮ３との間で
ＰＭＯＳトランジスタ６１〜６ｎと並列に接続され、ゲ
ート電極にセルフリフレッシュマスタクロックＰＩＳＲ
ＡＳを受けて制御される。このＮＭＯＳトランジスタ８
１はセルフリフレッシュモードにおいてＯＮするモード
スイッチ手段で、そのチャネル抵抗は、基板電圧ＶＢＢ
のリフレッシュレベルを感知する場合にのみ使用され
る。尚、ＮＭＯＳトランジスタ８１はＰＭＯＳトランジ
スタ５１〜５ｎに対して並列接続することも可能であ
る。
【００２４】以上の構成によれば、通常のアクセスを行
うノーマルモードにおける基板電圧ＶＢＢの感知レベル
は、ＰＭＯＳトランジスタ４１、ＰＭＯＳトランジスタ
５１〜５ｎ、ＰＭＯＳトランジスタ６１〜６ｎ、ＮＭＯ
Ｓトランジスタ７１により決定されることになり、これ
らのチャネル抵抗によって設定される出力ノードＮ１の
電圧に従って感知信号ＰＩＥＮＢが発生される。このと
きの感知信号ＰＩＥＮＢは、この例の第１レベルである
ノーマルモードで使用のノーマルレベルよりも基板電圧
ＶＢＢが高くなるとこれを感知して発生される第１感知
信号ＰＩＥＮＢで、従って、これに関与する上記各トラ
ンジスタが第１感知信号ＰＩＥＮＢを発生する手段にな
る。
うノーマルモードにおける基板電圧ＶＢＢの感知レベル
は、ＰＭＯＳトランジスタ４１、ＰＭＯＳトランジスタ
５１〜５ｎ、ＰＭＯＳトランジスタ６１〜６ｎ、ＮＭＯ
Ｓトランジスタ７１により決定されることになり、これ
らのチャネル抵抗によって設定される出力ノードＮ１の
電圧に従って感知信号ＰＩＥＮＢが発生される。このと
きの感知信号ＰＩＥＮＢは、この例の第１レベルである
ノーマルモードで使用のノーマルレベルよりも基板電圧
ＶＢＢが高くなるとこれを感知して発生される第１感知
信号ＰＩＥＮＢで、従って、これに関与する上記各トラ
ンジスタが第１感知信号ＰＩＥＮＢを発生する手段にな
る。
【００２５】一方、セルフリフレッシュモードにおける
基板電圧ＶＢＢの感知レベルは、ＰＭＯＳトランジスタ
４１、ＰＭＯＳトランジスタ５１〜５ｎ、ＮＭＯＳトラ
ンジスタ８１、ＮＭＯＳトランジスタ７１により決定さ
れることになり、これらのチャネル抵抗によって設定さ
れる出力ノードＮ１の電圧に従って感知信号ＰＩＥＮＢ
が発生される。このときの感知信号ＰＩＥＮＢは、この
例の第２レベルであるセルフリフレッシュモードのリフ
レッシュ動作期間で使用のリフレッシュレベルよりも基
板電圧ＶＢＢが高くなるとこれを感知して発生される第
２感知信号ＰＩＥＮＢで、従って、これに関与する上記
各トランジスタが第２感知信号ＰＩＥＮＢを発生する手
段になる。
基板電圧ＶＢＢの感知レベルは、ＰＭＯＳトランジスタ
４１、ＰＭＯＳトランジスタ５１〜５ｎ、ＮＭＯＳトラ
ンジスタ８１、ＮＭＯＳトランジスタ７１により決定さ
れることになり、これらのチャネル抵抗によって設定さ
れる出力ノードＮ１の電圧に従って感知信号ＰＩＥＮＢ
が発生される。このときの感知信号ＰＩＥＮＢは、この
例の第２レベルであるセルフリフレッシュモードのリフ
レッシュ動作期間で使用のリフレッシュレベルよりも基
板電圧ＶＢＢが高くなるとこれを感知して発生される第
２感知信号ＰＩＥＮＢで、従って、これに関与する上記
各トランジスタが第２感知信号ＰＩＥＮＢを発生する手
段になる。
【００２６】この場合、負電圧の基板電圧ＶＢＢのレベ
ルは、その感知に関与するトランジスタ数がノーマルモ
ードとセルフリフレッシュモードとで変化するために、
リフレッシュレベルの方がノーマルレベルよりも高くな
る。即ち、ノーマルモードで発生する基板電圧ＶＢＢの
絶対値は、セルフリフレッシュモードで発生する基板電
圧ＶＢＢの絶対値より大きい。
ルは、その感知に関与するトランジスタ数がノーマルモ
ードとセルフリフレッシュモードとで変化するために、
リフレッシュレベルの方がノーマルレベルよりも高くな
る。即ち、ノーマルモードで発生する基板電圧ＶＢＢの
絶対値は、セルフリフレッシュモードで発生する基板電
圧ＶＢＢの絶対値より大きい。
【００２７】以上から分かるように、本実施形態によれ
ば、基板電圧ＶＢＢのレベル制御が不要な待機状態では
基板電圧ＶＢＢの発生制御動作を中止することができ、
更に、モードに応じて異なるレベルの基板電圧ＶＢＢを
発生することができる。
ば、基板電圧ＶＢＢのレベル制御が不要な待機状態では
基板電圧ＶＢＢの発生制御動作を中止することができ、
更に、モードに応じて異なるレベルの基板電圧ＶＢＢを
発生することができる。
【００２８】即ち、前述のようにＤＲＡＭにおけるセル
フリフレッシュモードは、モード中の一部期間でのみリ
フレッシュ動作が遂行され、これ以外の期間では他のモ
ード等が一切遂行されない待機状態になる。この待機状
態では基板電圧ＶＢＢは特に必要ないので、基板電圧発
生回路でその発生制御を行っていると不要な電流が消費
されることになる。また、リフレッシュにおいては、基
板電圧ＶＢＢの絶対値が大きければ接合リーク電流が大
きくなるので、リフレッシュ特性の劣化につながる。そ
こで、本実施形態の基板電圧発生回路においては、セル
フリフレッシュモード中のリフレッシュ動作を遂行しな
い期間で基板電圧ＶＢＢの制御動作を中止させ、更に加
えてリフレッシュ動作行期間でノーマルモードの基板電
圧ＶＢＢより高いレベルの基板電圧ＶＢＢ、つまり絶対
値がより小さい基板電圧ＶＢＢを発生するようにしてい
る。
フリフレッシュモードは、モード中の一部期間でのみリ
フレッシュ動作が遂行され、これ以外の期間では他のモ
ード等が一切遂行されない待機状態になる。この待機状
態では基板電圧ＶＢＢは特に必要ないので、基板電圧発
生回路でその発生制御を行っていると不要な電流が消費
されることになる。また、リフレッシュにおいては、基
板電圧ＶＢＢの絶対値が大きければ接合リーク電流が大
きくなるので、リフレッシュ特性の劣化につながる。そ
こで、本実施形態の基板電圧発生回路においては、セル
フリフレッシュモード中のリフレッシュ動作を遂行しな
い期間で基板電圧ＶＢＢの制御動作を中止させ、更に加
えてリフレッシュ動作行期間でノーマルモードの基板電
圧ＶＢＢより高いレベルの基板電圧ＶＢＢ、つまり絶対
値がより小さい基板電圧ＶＢＢを発生するようにしてい
る。
【００２９】まず、本実施形態の基板電圧発生回路のノ
ーマルモードの動作から説明する。ノーマルモードで
は、セルフリフレッシュマスタクロックＰＩＳＲＡＳが
論理“ロウ”で入力されるので、ＮＭＯＳトランジスタ
８１はスイッチＯＦＦ、またＮＡＮＤゲート３２は論理
“ハイ”信号を出力する。従って、インバータ３３から
論理“ロウ”信号が出力され、ＰＭＯＳトランジスタ４
１がＯＮ、ＮＭＯＳトランジスタ４２がＯＦＦとなる。
このＰＭＯＳトランジスタ４１のＯＮにより電源電圧Ｖ
ＣＣの動作電源が供給されるので当該基板電圧検出器１
１は動作し、基板電圧ＶＢＢのレベル検出を行い発振器
１２へ感知信号ＰＩＥＮＢを提供する。
ーマルモードの動作から説明する。ノーマルモードで
は、セルフリフレッシュマスタクロックＰＩＳＲＡＳが
論理“ロウ”で入力されるので、ＮＭＯＳトランジスタ
８１はスイッチＯＦＦ、またＮＡＮＤゲート３２は論理
“ハイ”信号を出力する。従って、インバータ３３から
論理“ロウ”信号が出力され、ＰＭＯＳトランジスタ４
１がＯＮ、ＮＭＯＳトランジスタ４２がＯＦＦとなる。
このＰＭＯＳトランジスタ４１のＯＮにより電源電圧Ｖ
ＣＣの動作電源が供給されるので当該基板電圧検出器１
１は動作し、基板電圧ＶＢＢのレベル検出を行い発振器
１２へ感知信号ＰＩＥＮＢを提供する。
【００３０】このときには、基板電圧ＶＢＢのレベル検
出にＰＭＯＳトランジスタ５１〜５ｎ及びＰＭＯＳトラ
ンジスタ６１〜６ｎが関与し、これに従った電圧が出力
ノードＮ１に設定される。即ち、基板電圧ＶＢＢのノー
マルレベルが感知されて第１感知信号ＰＩＥＮＢが発生
されることになる。より具体的には、ノーマルモードで
は、ノーマルレベル検出用にチャネル抵抗を適切に調整
したＰＭＯＳトランジスタ４１，５１〜５ｎ，６１〜６
ｎ及びＮＭＯＳトランジスタ７１を経由する電流路が形
成され、このうちＰＭＯＳトランジスタ５１〜５ｎ，６
１〜６ｎのチャネル抵抗が基板電圧ＶＢＢのレベルに応
じて可変とされる。従って、基板電圧ＶＢＢのレベルが
上がると（絶対値が小さくなると）、ＰＭＯＳトランジ
スタ５１〜５ｎ，６１〜６ｎの導通状態が弱くなってチ
ャネル抵抗が大きくなるので、出力ノードＮ１の電圧は
高くなる。一方、基板電圧ＶＢＢのレベルが下がると
（絶対値が大きくなると）、ＰＭＯＳトランジスタ５１
〜５ｎ，６１〜６ｎの導通状態が強くなってチャネル抵
抗が小さくなるので、出力ノードＮ１の電圧は低くな
る。
出にＰＭＯＳトランジスタ５１〜５ｎ及びＰＭＯＳトラ
ンジスタ６１〜６ｎが関与し、これに従った電圧が出力
ノードＮ１に設定される。即ち、基板電圧ＶＢＢのノー
マルレベルが感知されて第１感知信号ＰＩＥＮＢが発生
されることになる。より具体的には、ノーマルモードで
は、ノーマルレベル検出用にチャネル抵抗を適切に調整
したＰＭＯＳトランジスタ４１，５１〜５ｎ，６１〜６
ｎ及びＮＭＯＳトランジスタ７１を経由する電流路が形
成され、このうちＰＭＯＳトランジスタ５１〜５ｎ，６
１〜６ｎのチャネル抵抗が基板電圧ＶＢＢのレベルに応
じて可変とされる。従って、基板電圧ＶＢＢのレベルが
上がると（絶対値が小さくなると）、ＰＭＯＳトランジ
スタ５１〜５ｎ，６１〜６ｎの導通状態が弱くなってチ
ャネル抵抗が大きくなるので、出力ノードＮ１の電圧は
高くなる。一方、基板電圧ＶＢＢのレベルが下がると
（絶対値が大きくなると）、ＰＭＯＳトランジスタ５１
〜５ｎ，６１〜６ｎの導通状態が強くなってチャネル抵
抗が小さくなるので、出力ノードＮ１の電圧は低くな
る。
【００３１】このようにして発生する出力ノードＮ１の
電圧に従ってインバータ９１〜９ｎがトリップすること
により第１感知信号ＰＩＥＮＢが発生され、これに応じ
て発振器１２が発振動作する結果、基板電圧ＶＢＢがノ
ーマルレベルを上回れば発振パルスＰＩＯＳＣが発生さ
れてチャージポンプ回路１３の動作により基板電圧ＶＢ
Ｂは適正レベルへ下げられ、反対に、基板電圧ＶＢＢが
ノーマルレベルを下回れば発振パルスＰＩＯＳＣの抑止
によりチャージポンプ回路１３の動作が止められて基板
電圧ＶＢＢは適正レベルへ上げられる。これにより、基
板電圧ＶＢＢがノーマルレベルにレベル制御される。
電圧に従ってインバータ９１〜９ｎがトリップすること
により第１感知信号ＰＩＥＮＢが発生され、これに応じ
て発振器１２が発振動作する結果、基板電圧ＶＢＢがノ
ーマルレベルを上回れば発振パルスＰＩＯＳＣが発生さ
れてチャージポンプ回路１３の動作により基板電圧ＶＢ
Ｂは適正レベルへ下げられ、反対に、基板電圧ＶＢＢが
ノーマルレベルを下回れば発振パルスＰＩＯＳＣの抑止
によりチャージポンプ回路１３の動作が止められて基板
電圧ＶＢＢは適正レベルへ上げられる。これにより、基
板電圧ＶＢＢがノーマルレベルにレベル制御される。
【００３２】尚、ノーマルモードその他の場合にも待機
状態は発生し得るが、この場合でも、その待機状態を示
す信号をセルフリフレッシュマスタクロックＰＩＳＲＡ
ＳとＯＲ演算してＮＡＮＤゲート３２へ入力しておくよ
うにすれば、リフレッシュモード以外における待機中に
も基板電圧検出制御動作を抑止することができる。
状態は発生し得るが、この場合でも、その待機状態を示
す信号をセルフリフレッシュマスタクロックＰＩＳＲＡ
ＳとＯＲ演算してＮＡＮＤゲート３２へ入力しておくよ
うにすれば、リフレッシュモード以外における待機中に
も基板電圧検出制御動作を抑止することができる。
【００３３】次に、セルフリフレッシュモードの遂行に
なると、セルフリフレッシュマスタクロックＰＩＳＲＡ
Ｓが論理“ハイ”で入力され、ＮＭＯＳトランジスタ８
１がスイッチＯＮする。同時に、ＮＡＮＤゲート３２は
一方の入力が論理“ハイ”になるので、その出力は他方
の入力であるＮＡＮＤゲート３１の出力に従うことにな
る。このとき、ＮＡＮＤゲート３１はカウント信号Ｑ１
〜Ｑｉを入力するので、カウント信号Ｑ１〜Ｑｉがすべ
て論理“ハイ”になるリフレッシュ動作中には論理“ロ
ウ”信号を、それ以外では論理“ハイ”信号を出力す
る。従ってＮＡＮＤゲート３２は、リフレッシュ動作中
に論理“ハイ”信号、それ以外の期間では論理“ロウ”
を出力する。
なると、セルフリフレッシュマスタクロックＰＩＳＲＡ
Ｓが論理“ハイ”で入力され、ＮＭＯＳトランジスタ８
１がスイッチＯＮする。同時に、ＮＡＮＤゲート３２は
一方の入力が論理“ハイ”になるので、その出力は他方
の入力であるＮＡＮＤゲート３１の出力に従うことにな
る。このとき、ＮＡＮＤゲート３１はカウント信号Ｑ１
〜Ｑｉを入力するので、カウント信号Ｑ１〜Ｑｉがすべ
て論理“ハイ”になるリフレッシュ動作中には論理“ロ
ウ”信号を、それ以外では論理“ハイ”信号を出力す
る。従ってＮＡＮＤゲート３２は、リフレッシュ動作中
に論理“ハイ”信号、それ以外の期間では論理“ロウ”
を出力する。
【００３４】ＮＡＮＤゲート３２が論理“ロウ”信号を
出力するとインバータ３３から論理“ハイ”信号が出力
されるので、ＰＭＯＳトランジスタ４１はＯＦＦとな
り、ＮＭＯＳトランジスタ４２はＯＮとなる。従ってこ
の場合、電源電圧ＶＣＣの動作電源供給が断たれると共
に出力ノードＮ１の電荷はＮＭＯＳトランジスタ４２を
介して放電されるので、基板電圧ＶＢＢの検出動作が抑
止される。その結果、セルフリフレッシュモード中のリ
フレッシュ動作遂行期間以外では不要な基板電圧ＶＢＢ
の発生動作が中止され、電力消費が抑えられる。
出力するとインバータ３３から論理“ハイ”信号が出力
されるので、ＰＭＯＳトランジスタ４１はＯＦＦとな
り、ＮＭＯＳトランジスタ４２はＯＮとなる。従ってこ
の場合、電源電圧ＶＣＣの動作電源供給が断たれると共
に出力ノードＮ１の電荷はＮＭＯＳトランジスタ４２を
介して放電されるので、基板電圧ＶＢＢの検出動作が抑
止される。その結果、セルフリフレッシュモード中のリ
フレッシュ動作遂行期間以外では不要な基板電圧ＶＢＢ
の発生動作が中止され、電力消費が抑えられる。
【００３５】ＮＡＮＤゲート３２が論理“ハイ”信号を
出力する場合にはインバータ３３から論理“ロウ”信号
が出力されるので、ＰＭＯＳトランジスタ４１はＯＮと
なり、ＮＭＯＳトランジスタ４２はＯＦＦとなる。従っ
てＰＭＯＳトランジスタ４１のＯＮで電源電圧ＶＣＣの
動作電源が供給されるので、基板電圧ＶＢＢの検出動作
が開始される。このときにはＮＭＯＳトランジスタ８１
が導通しており、このＮＭＯＳトランジスタ８１のチャ
ネル抵抗はＰＭＯＳトランジスタ６１〜６ｎのチャネル
抵抗に比べて格段に小さいので、動作が開始されると、
ＰＭＯＳトランジスタ４１，５１〜５ｎ及びＮＭＯＳト
ランジスタ８１，７１を経由する電流路が形成される。
即ち、出力ノードＮ１の電圧はＰＭＯＳトランジスタ４
１，５１〜５ｎ及びＮＭＯＳトランジスタ８１，７１の
チャネル抵抗から設定される。
出力する場合にはインバータ３３から論理“ロウ”信号
が出力されるので、ＰＭＯＳトランジスタ４１はＯＮと
なり、ＮＭＯＳトランジスタ４２はＯＦＦとなる。従っ
てＰＭＯＳトランジスタ４１のＯＮで電源電圧ＶＣＣの
動作電源が供給されるので、基板電圧ＶＢＢの検出動作
が開始される。このときにはＮＭＯＳトランジスタ８１
が導通しており、このＮＭＯＳトランジスタ８１のチャ
ネル抵抗はＰＭＯＳトランジスタ６１〜６ｎのチャネル
抵抗に比べて格段に小さいので、動作が開始されると、
ＰＭＯＳトランジスタ４１，５１〜５ｎ及びＮＭＯＳト
ランジスタ８１，７１を経由する電流路が形成される。
即ち、出力ノードＮ１の電圧はＰＭＯＳトランジスタ４
１，５１〜５ｎ及びＮＭＯＳトランジスタ８１，７１の
チャネル抵抗から設定される。
【００３６】このようにセルフリフレッシュモードでは
ＮＭＯＳトランジスタ８１によりＰＭＯＳトランジスタ
６１〜６ｎが短絡されるので、このとき実質的に検出動
作に関与する可変抵抗となるのはＰＭＯＳトランジスタ
５１〜５ｎであり、全体的に抵抗値は減る。従って、出
力ノードＮ１に設定される電圧はノーマルモードに比べ
て小さくなり、このため、基板電圧ＶＢＢがノーマルモ
ードにおけるよりも高いレベル（絶対値小）まで変動し
てＰＭＯＳトランジスタ５１〜５ｎのチャネル抵抗がよ
り大きくならなければ、出力ノードＮ１の電圧がインバ
ータ９１のトリップ電圧へ到達しない。その結果、基板
電圧ＶＢＢの感知レベルは、ノーマルモードに比べて上
がる（絶対値小）ことになる。
ＮＭＯＳトランジスタ８１によりＰＭＯＳトランジスタ
６１〜６ｎが短絡されるので、このとき実質的に検出動
作に関与する可変抵抗となるのはＰＭＯＳトランジスタ
５１〜５ｎであり、全体的に抵抗値は減る。従って、出
力ノードＮ１に設定される電圧はノーマルモードに比べ
て小さくなり、このため、基板電圧ＶＢＢがノーマルモ
ードにおけるよりも高いレベル（絶対値小）まで変動し
てＰＭＯＳトランジスタ５１〜５ｎのチャネル抵抗がよ
り大きくならなければ、出力ノードＮ１の電圧がインバ
ータ９１のトリップ電圧へ到達しない。その結果、基板
電圧ＶＢＢの感知レベルは、ノーマルモードに比べて上
がる（絶対値小）ことになる。
【００３７】基板電圧ＶＢＢを検出した出力ノードＮ１
の電圧に従ってインバータ９１〜９ｎから第２感知信号
ＰＩＥＮＢが発生され、これに応じて発振器１２が発振
動作すると発振パルスＰＩＯＳＣが発生される。そして
チャージポンプ回路１３が発振パルスＰＩＯＳＣにより
動作して基板電圧ＶＢＢを発生する。このリフレッシュ
モードで発生する基板電圧ＶＢＢの絶対値は、上述から
分かる通り、ノーマルモードで発生する基板電圧ＶＢＢ
の絶対値より小さいので、リフレッシュ特性がより良好
になる。
の電圧に従ってインバータ９１〜９ｎから第２感知信号
ＰＩＥＮＢが発生され、これに応じて発振器１２が発振
動作すると発振パルスＰＩＯＳＣが発生される。そして
チャージポンプ回路１３が発振パルスＰＩＯＳＣにより
動作して基板電圧ＶＢＢを発生する。このリフレッシュ
モードで発生する基板電圧ＶＢＢの絶対値は、上述から
分かる通り、ノーマルモードで発生する基板電圧ＶＢＢ
の絶対値より小さいので、リフレッシュ特性がより良好
になる。
【００３８】
【発明の効果】本発明によれば、待機状態では基板電圧
の発生制御動作を抑制することができる基板電圧発生回
路が提供されるので、より低消費電力化を実現可能であ
る。また、モードに応じた最適のレベルで基板電圧を発
生することができるので、動作特性のより良い高信頼性
の半導体集積回路を実現可能である。
の発生制御動作を抑制することができる基板電圧発生回
路が提供されるので、より低消費電力化を実現可能であ
る。また、モードに応じた最適のレベルで基板電圧を発
生することができるので、動作特性のより良い高信頼性
の半導体集積回路を実現可能である。
【図１】基板電圧発生回路の一般的構成を示すブロック
図。
図。
【図２】図１中の基板電圧検出器１１の従来例を示す回
路図。
路図。
【図３】図１中の基板電圧検出器１１の本発明による実
施形態を示す回路図。
施形態を示す回路図。
１１ 基板電圧検出器 １２ 発振器 １３ チャージポンプ回路 ＰＩＥＮＢ 感知信号 ＰＩＯＳＣ 発振パルス ＰＩＳＲＡＳ セルフリフレッシュマスタクロック Ｑ１〜Ｑｎ カウント信号（セルフリフレッシュカウン
タ出力） ＶＢＢ 基板電圧
タ出力） ＶＢＢ 基板電圧
Claims (16)
- 【請求項１】 基板電圧のレベルを検出した結果の感知
信号に従って基板電圧を発生する半導体メモリ装置用の
基板電圧発生回路において、 第１電源と第２電源との間に設けられて基板電圧による
制御を受け、基板電圧が第１レベルより高くなる場合に
第１感知信号を発生する手段と、前記第１電源と第２電
源との間に設けられ、基板電圧による制御を受けると共
に特定モード信号による制御を受け、前記特定モード信
号が活性化されたときにおいて基板電圧が第２レベルよ
り高くなる場合に第２感知信号を発生する手段と、を有
して基板電圧のレベルを検出する基板電圧検出器を備え
たことを特徴とする基板電圧発生回路。 - 【請求項２】 第１感知信号を発生する手段は、第１電
源と第２電源との間に直列に設けられ、ゲート電極に基
板電圧を受けて制御される少なくとも２つ以上のＭＯＳ
トランジスタを有し、これらＭＯＳトランジスタのチャ
ネル抵抗により基板電圧の第１レベルが決定され、第２
感知信号を発生する手段は、前記第１電源と第２電源と
の間に設けられ、ゲート電極に基板電圧を受けて制御さ
れるＭＯＳトランジスタ及びゲート電極に特定モード信
号を受けて制御されるＭＯＳトランジスタを有し、これ
ら各ＭＯＳトランジスタのチャネル抵抗により前記第１
レベルよりも高い基板電圧の第２レベルが決定される請
求項１記載の基板電圧発生回路。 - 【請求項３】 特定モード信号がリフレッシュモード信
号である請求項２記載の基板電圧発生回路。 - 【請求項４】 基板電圧をゲート電極に受けるＭＯＳト
ランジスタがＰＭＯＳトランジスタで、特定モード信号
をゲート電極に受けるＭＯＳトランジスタがＮＭＯＳト
ランジスタであり、第１電源が電源電圧、第２電源が接
地電圧である請求項２又は請求項３記載の基板電圧発生
回路。 - 【請求項５】 基板電圧のレベルを検出した結果の感知
信号に従って基板電圧を発生する半導体メモリ装置用の
基板電圧発生回路において、 特定モード信号及びその特定モード中の所定期間を示す
信号を論理組合せし、該特定モード中の前記所定期間で
第１論理信号を発生すると共に該特定モード中の前記所
定期間以外で第２論理信号を発生し、そして該特定モー
ド以外では第１論理信号を発生する感知制御手段と、第
１電源と出力ノードとの間に設けられ、前記感知制御手
段による第１論理信号に応じてスイッチングする電源ス
イッチ手段と、前記出力ノードと第２電源との間に設け
られて基板電圧による制御を受け、基板電圧の第１感知
レベルを決定する感知スイッチ手段と、前記出力ノード
と前記第２電源との間に設けられて前記特定モード信号
に従いスイッチングし、基板電圧の第２感知レベルを決
定するモードスイッチ手段と、前記感知スイッチ手段及
びモードスイッチ手段による前記出力ノードの電圧に従
って感知信号を出力する手段と、を有してなる基板電圧
検出器を備えたことを特徴とする基板電圧発生回路。 - 【請求項６】 基板電圧検出器は、出力ノードと第２電
源との間に設けられ、感知制御手段による第２論理信号
に従いスイッチングして前記出力ノードを第２電源レベ
ルへ遷移させる出力スイッチ手段を更に有する請求項５
記載の基板電圧発生回路。 - 【請求項７】 特定モード信号がセルフリフレッシュモ
ード信号で、該特定モード中の所定期間がリフレッシュ
動作遂行期間である請求項５又は請求項６記載の基板電
圧発生回路。 - 【請求項８】 電源スイッチ手段及び感知スイッチ手段
がＰＭＯＳトランジスタで、モードスイッチ手段及び出
力スイッチ手段がＮＭＯＳトランジスタであり、そして
第１電源が電源電圧で、第２電源が接地電圧である請求
項７記載の基板電圧発生回路。 - 【請求項９】 基板電圧のレベルを検出した結果の感知
信号に従って基板電圧を発生する半導体メモリ装置用の
基板電圧発生回路において、 特定モード信号及びその特定モード中の所定期間を示す
信号を入力して論理組合せし、該特定モード中の前記所
定期間で第１論理信号を発生すると共に該特定モード中
の前記所定期間以外で第２論理信号を発生し、そして該
特定モード以外では第１論理信号を発生する感知制御手
段と、第１電源と出力ノードとの間に設けられ、感知制
御手段による第１論理信号に応じてスイッチングする第
１のスイッチ手段と、前記出力ノードと第１接続ノード
との間に設けられて基板電圧による制御を受ける第２の
スイッチ手段と、前記第１接続ノードと第２接続ノード
との間に設けられて基板電圧による制御を受ける第３の
スイッチ手段と、前記第２接続ノードと第２電源との間
に設けられ、前記第１電源により制御される第４のスイ
ッチ手段と、前記第１接続ノードと前記第２接続ノード
との間に設けられて前記特定モード信号に従いスイッチ
ングする第５のスイッチ手段と、前記出力ノードの電圧
に従って感知信号を出力する手段と、からなり、前記特
定モード以外のときには前記第１のスイッチ手段、第２
のスイッチ手段、第３のスイッチ手段、及び第４のスイ
ッチ手段により基板電圧の第１レベルが決定されて該第
１レベルよりも基板電圧が高いと第１感知信号を発生
し、また、前記特定モード中の前記所定期間のときには
前記第１のスイッチ手段、第２のスイッチ手段、第４の
スイッチ手段、及び第５のスイッチ手段により基板電圧
の第２レベルが決定されて該第２レベルよりも基板電圧
が高いと第２感知信号を発生し、そして、前記特定モー
ド中の前記所定期間以外のときには前記第１のスイッチ
手段のＯＦＦで動作停止する基板電圧検出器を備えたこ
とを特徴とする基板電圧発生回路。 - 【請求項１０】 基板電圧検出器は、出力ノードと第２
電源との間に設けられて感知制御手段による第２論理信
号に従いスイッチングし、前記出力ノードを第２電源レ
ベルへ遷移させる第６のスイッチ手段を更に有する請求
項９記載の基板電圧発生回路。 - 【請求項１１】 特定モード信号がセルフリフレッシュ
モード信号で、該特定モード中の所定期間がリフレッシ
ュ動作遂行期間である請求項９又は請求項１０記載の基
板電圧発生回路。 - 【請求項１２】 第１、第２、及び第３のスイッチ手段
にＰＭＯＳトランジスタが用いられると共に第４及び第
５のスイッチ手段にＮＭＯＳトランジスタが用いられ、
第１電源が電源電圧で、第２電源が接地電圧である請求
項１１記載の基板電圧発生回路。 - 【請求項１３】 半導体集積回路の基板電圧を発生する
基板電圧発生回路において、 出力ノードへ動作電源を供給する電源供給素子と、基板
電圧に応じる可変抵抗値をもち前記出力ノードの電圧を
設定する電圧設定素子と、前記出力ノードの電圧に従っ
て感知信号を出力する感知信号出力手段と、を少なくと
も有してなり、前記電源供給素子が待機状態を示す信号
に従ってＯＮ／ＯＦＦするようになっている基板電圧検
出器を備えたことを特徴とする基板電圧発生回路。 - 【請求項１４】 基板電圧検出器は、待機状態を示す信
号に従ってＯＮ／ＯＦＦし、出力ノードを一定の論理状
態に固定する出力固定素子を更に有する請求項１３記載
の基板電圧発生回路。 - 【請求項１５】 基板電圧検出器は、２つ以上直列接続
された電圧設定素子の一部を短絡させる短絡素子を更に
有し、該短絡素子が動作モードに応じてＯＮ／ＯＦＦす
るようになっている請求項１３又は請求項１４記載の基
板電圧発生回路。 - 【請求項１６】 半導体集積回路の基板電圧を発生する
基板電圧発生回路において、 出力ノードへ動作電源を供給する電源供給素子と、基板
電圧に応じる可変抵抗値をもち前記出力ノードの電圧を
設定する電圧設定素子と、動作モードに応じてＯＮ／Ｏ
ＦＦし、２つ以上直列接続された前記電圧設定素子の一
部を短絡させる短絡素子と、前記出力ノードの電圧に従
って感知信号を出力する感知信号出力手段と、を少なく
とも有してなる基板電圧検出器を備えたことを特徴とす
る基板電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P9967 | 1995-04-26 | ||
| KR1019950009967A KR0142967B1 (ko) | 1995-04-26 | 1995-04-26 | 반도체 메모리장치의 기판 전압 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08315574A true JPH08315574A (ja) | 1996-11-29 |
| JP3133673B2 JP3133673B2 (ja) | 2001-02-13 |
Family
ID=19413018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08107270A Expired - Fee Related JP3133673B2 (ja) | 1995-04-26 | 1996-04-26 | 基板電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5744997A (ja) |
| JP (1) | JP3133673B2 (ja) |
| KR (1) | KR0142967B1 (ja) |
| GB (1) | GB2300282B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317197B1 (ko) * | 1999-12-27 | 2001-12-24 | 박종섭 | 기판 바이어스 회로 |
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| KR100300034B1 (ko) * | 1998-02-07 | 2001-09-06 | 김영환 | 반도체소자의기판전압인가회로 |
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-
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- 1996-04-26 JP JP08107270A patent/JP3133673B2/ja not_active Expired - Fee Related
- 1996-04-26 GB GB9608661A patent/GB2300282B/en not_active Expired - Fee Related
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001018 |
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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