JPH06103765A - Ｄｒａｍの基板電圧発生装置 - Google Patents

Abstract

(57)【要約】 【目的】ＤＲＡＭの基板電圧発生装置において、消費電
力の低減を図ること。 【構成】通常動作時のモード（Ｍ１）において第１の基
板電圧（ＶBB1 ）をＤＲＡＭ（ＤＲ）に印加し、内部電
池でデータを保持する状態であるバッテリバックアップ
モード（Ｍ２）において前記第１の基板電圧（ＶBB1 ）
と異なる第２の基板電圧（ＶBB2 ）を前記ＤＲＡＭ（Ｄ
Ｒ）に印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は消費電力の低減を図った
ＤＲＡＭ（Dynamic Random Access Memory)の基板電圧
発生装置に関する。

【０００２】

【従来の技術】従来のＤＲＡＭの基板電圧発生装置は、
図７に示すように、データを保持するメモリセル（１）
と、メモリセル（１）に接続され、該メモリセル（１）
が保持するデータの制御をする周辺回路（２）から成る
ＤＲＡＭの基板に負電位の基板バイアス（ＶBB）を印加
する装置であって、その構成は、基板バイアス検出回路
（３）と、基板バイアス発生回路（４）とからなる。

【０００３】当該装置によると、まず基板バイアス発生
回路（４）によってＤＲＡＭの基板に負電圧の基板バイ
アス（ＶBB）が印加される。このまま放置しておくと、
例えばｎチャネルのＭＯＳトランジスタから成るメモリ
セルを用いる場合、負電位である基板バイアス（ＶBB）
は接地電位に近づいて徐々に上昇するので、これを一定
に保持する必要がある。

【０００４】これを実現するために、基板バイアス検出
回路（３）によって実際の基板バイアス（ＶBB）が検出
され、該基板バイアス（ＶBB）が予め設定されている基
準値を上回った場合は、基板バイアス検出回路（３）か
らハイレベル（Ｈ）の駆動制御信号（Ｓ０）が出力され
る。該駆動制御信号（Ｓ０）の入力とともに、基板バイ
アス発生回路（４）によって、基板バイアス（ＶBB）が
基準値に達するまで低下される。基板バイアス（ＶBB）
が基準値に達するとその低下は停止され、該基板バイア
ス（ＶBB）はその時点で止まり、一定値に保たれる。

【０００５】再び基板バイアス（ＶBB）が基準値を上回
ると、上述の動作によって基準値を下回るまで基板バイ
アス（ＶBB）が低下される。これを繰り返すことで基板
バイアス（ＶBB）を一定値に保っていた。ところで、Ｄ
ＲＡＭは通常動作時のモードの他に、内蔵された電池に
よってデータの保持のみをし、通常の動作をしないモー
ド（以下バッテリバックアップモードと称する）を有す
る。

【０００６】このバッテリバックアップモードにおいて
リフレッシュ（データの再書き込み動作が必要になる
が、その際に、単位時間あたりのリフレッシュ動作の回
数（以下リフレッシュレートと称する）をさらに低減す
ることにより、低消費電力化を実現したいという要求が
ある。上記従来のＤＲＡＭの基板電圧発生装置から基板
に印加される基板バイアス（ＶBB）は、バッテリバック
アップモード、通常動作時のモードの両方で同じ一定値
をとっていた。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の装置によると、リフレッシュ動作に要する消費電力
の低減が十分でないので、電池によるデータ保持が困難
であるという問題があった。

【０００８】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、通常動作時
のモード（Ｍ１）において第１の基板電圧（ＶBB1 ）を
ＤＲＡＭ（ＤＲ）に印加し、内部電池でデータを保持す
る状態であるバッテリバックアップモード（Ｍ２）にお
いて前記第１の基板電圧（ＶBB1 ）と異なる第２の基板
電圧（ＶBB2 ）を前記ＤＲＡＭ（ＤＲ）に印加すること
で、リフレッシュ動作に要する消費電力をさらに低減
し、電池によるデータ保持が容易なＤＲＡＭの基板電圧
発生装置を提供するものである。

【０００９】

【作 用】以下で本発明のＤＲＡＭの基板電圧発生装置
について図２、図３を参照しながら説明する。図３はＤ
ＲＡＭ内のメモリセルの構成を示す断面図であって、図
２はその等価回路を示す回路図である。図３において、
（２１）はｐ−Si基板、（２２）はｎ+ 型の拡散層から
なるドレイン領域層、（２３）はソース領域層、（２
４）はゲート絶縁膜、（２５）はゲート電極、（２６）
は層間絶縁膜、（２７）はポリシリコン膜、（２８）は
SiO2膜、（２９）はドレイン電極である。

【００１０】図３に示すように、ドレイン領域層（２
２）、ソース領域層（２３）及びゲート電極（２５）に
よってＭＯＳトランジスタ（Ｔｒ11）が構成されてお
り、ドレイン電極（２９）はビット線（ＢＬ）に、ゲー
ト電極（２５）はワード線（ＷＬに、それぞれ接続され
ている。また、ソース領域層（２３）の上部に形成され
たポリシリコン膜（２７）とSiO2膜（２８）とによっ
て、スタック容量（Ｃ）が形成されている。このスタッ
ク容量（Ｃ）に電荷が蓄積されることで、データが保持
される。リフレッシュ動作の原因となるリーク電流は、
スタック容量（Ｃ）に接続されたソース領域層（２３）
からｐ−Si基板（２１）に電荷がリークしていくことに
よって生じる。

【００１１】本発明のＤＲＡＭの基板電圧発生装置によ
れば、ＤＲＡＭ（ＤＲ）が通常動作時のモード（Ｍ１）
を選択した際には第１の基板電圧（ＶBB1 ）をＤＲＡＭ
基板であるｐ−Si基板（２１）に印加し、バッテリバッ
クアップモード（Ｍ２）を選択した際には第１の基板電
圧（ＶBB1 ）と異なる電圧、例えば図３に示すようにｎ
チャネルのＭＯＳトランジスタをメモリセルに用いた場
合、第１の基板電圧（ＶBB1 ）よりも高い電圧である第
２の基板電圧（ＶBB2 ）をＤＲＡＭ基板であるｐ−Si基
板（２１）に印加している。

【００１２】このため、バッテリバックアップモード
（Ｍ２）において、第１の基板電圧（ＶBB1 ）よりも高
い第２の基板電圧（ＶBB2 ）を印加することにより、ｎ
+ 型のソース領域層（２３）とｐ−Si基板（２１）との
間のＰＮ接合の逆バイアスを通常動作時に比して小さく
することができる。これにより、ソース領域層（２３）
からＤＲＡＭ基板であるｐ−Si基板（２１へのリーク電
流の低減が可能になる。

【００１３】従って、リフレッシュレートをさらに低減
することが可能になり、低消費電力化が実現できる。よ
って、電池によるデータ保持が容易なＤＲＡＭの基板電
圧発生装置の提供が可能になる。

【００１４】

【実施例】以下に本発明に係るＤＲＡＭの基板電圧発生
装置の一実施例を図面を参照しながら詳細に説明する。
図４は、本発明の一実施例に係るＤＲＡＭの基板電圧発
生装置の構成図であって、図５は、本発明の実施例に係
るＤＲＡＭの基板電圧発生装置の回路構成を示す図であ
り、図６は、当該回路の動作を説明するフローチャート
である。

【００１５】本発明の一実施例に係るＤＲＡＭの基板電
圧発生装置は、図４に示すように、メモリセル（１１）
と、周辺回路（１２）とから成るｐ−Si基板であるＤＲ
ＡＭ基板（ＤＲ）に、負電位の基板バイアス（ＶBB）を
印加するもので、ＤＲＡＭ基板（ＤＲ）及び基板バイア
ス発生回路（１４）に接続される基板バイアス検出回路
（１３）及び基板バイアス発生回路（１４）とから成
る。

【００１６】まず、基板バイアス検出回路（１３）につ
いて説明する。当該基板バイアス検出回路（１３）は、
実際にＤＲＡＭ基板（ＤＲ）に印加されている基板バイ
アス（ＶBB）を検出して、その検出結果に基づいて、Ｄ
ＲＡＭのモードに対応した駆動制御信号（Ｓ１，Ｓ２）
を基板バイアス発生回路（１４）に出力するものであ
る。

【００１７】すなわち、検出された基板バイアス（ＶB
B）を、予めモードごとに設定されている基準値（以下
基準電圧と称する）と比較し、検出された基板バイアス
（ＶBBがモードに応じた基準電圧を上回った場合、ＤＲ
ＡＭが通常動作時のモード（以下通常モードと称する）
（Ｍ１）を選択したときには第１の駆動制御信号（Ｓ１
を、バッテリバックアップモード（Ｍ２）を選択したと
きには第２の駆動制御信号（Ｓ２）を、それぞれ基板バ
イアス発生回路（１４）に出力するものである。

【００１８】その回路構成は、図５に示すように、基板
バイアス（ＶBB）を検出し、並列に接続された第１の検
知回路（１３Ａ），第２の検知回路（１３Ｂ）及びスイ
ッチング回路（ＳＷ）からなる。すなわち、第１の検知
回路（１３Ａ）は、通常モード（Ｍ１）で用いられる基
板バイアスの検知回路であって、ｐチャネルのＭＯＳト
ランジスタ（以下ｐ−ＭＯＳトランジスタと称する）
（Ｔｒ１）と、ｎチャネルのＭＯＳトランジスタ（以下
ｎ−ＭＯＳトランジスタと称する）（Ｔｒ２，Ｔｒ３，
Ｔｒ４）から成る回路である。

【００１９】当該回路において、ｐ−ＭＯＳトランジス
タ（Ｔｒ１）と、ｎ−ＭＯＳトランジスタ（Ｔｒ２）と
はＣＭＯＳのインバータを構成している。インバータの
入力は接地されており、インバータの出力はスイッチン
グ回路（ＳＷ）に接続されている。また、ｎ−ＭＯＳト
ランジスタ（Ｔｒ２）は、直列に接続されたｎ−ＭＯＳ
トランジスタ（Ｔｒ３，Ｔｒ４）からなる負荷抵抗に接
続されている。また、負荷抵抗であるｎ−ＭＯＳトラン
ジスタ（Ｔｒ４）は、ＤＲＡＭ基板（ＤＲ）に接続され
ている。

【００２０】バッテリバックアップモード（Ｍ２）で用
いられる基板バイアスの検知回路である第２の検知回路
（１３Ｂ）は、負荷抵抗であるｎ−ＭＯＳトランジスタ
（Ｔｒ７）が１つだけであるという点のみが第１の検知
回路（１３Ａ）と異なり、その他は同様であるので、そ
の詳細は省略する。すなわち、ｐ−ＭＯＳトランジスタ
（Ｔｒ５）とｎ−ＭＯＳトランジスタ（Ｔｒ６）とがＣ
ＭＯＳのインバータを構成し、その入力は接地され、出
力はスイッチング回路（ＳＷ）に接続されている。イン
バータには負荷抵抗であるｎ−ＭＯＳトランジスタ（Ｔ
ｒ７）が接続され、該ｎ−ＭＯＳトランジスタ（Ｔｒ
７）はＤＲＡＭ基板（ＤＲ）に接続されている。

【００２１】また、スイッチング回路（ＳＷ）は、第１
の検知回路（１３Ａ）及び第２の検知回路（１３Ｂ）に
接続され、通常モード（Ｍ１）と、バッテリバックアッ
プモード（Ｍ２）とのいずれかで切り換わるモード切換
信号（φ）に基づいて、第１の検知回路（１３Ａ）と第
２の検知回路（１３Ｂ）とのいずれかに切り換わるもの
である。すなわち、通常モード（Ｍ１）の際には第１の
検知回路（１３Ａ）に切り換わり、バッテリバックアッ
プモード（Ｍ２）の際には第２の検知回路（１３Ｂ）に
切り換わる。

【００２２】次に基板バイアス発生回路（１４）につい
て説明する。図４に示すように、当該基板バイアス発生
回路（１４）はＤＲＡＭ基板（ＤＲ）に直接基板バイア
ス（ＶBB）を印加するものである。すなわち、ＤＲＡＭ
が通常モード（Ｍ１）を選択したときには第１の基板バ
イアス（ＶBB1 ）を印加し、バッテリバックアップモー
ド（Ｍ２）を選択したときには、第１の基板バイアス
（ＶBB1 ）より高い電位である第２の基板バイアス（Ｖ
BB2 ）を印加する。

【００２３】また、当該基板バイアス発生回路（１４）
は、第１、第２の駆動制御信号（Ｓ１，Ｓ２）に基づい
て、基板バイアス（ＶBB）の印加状態を制御する。すな
わちモードに応じた第１、第２の駆動制御信号（Ｓ１，
Ｓ２）が当該基板バイアス発生回路（１４）に入力され
ると、自身がＤＲＡＭ基板（ＤＲ）に供給する基板バイ
アス（ＶBB）を低下させる。

【００２４】その回路構成は、図５に示すように、リン
グ・オシレータ回路（１４Ａ）、コンデンサ（Ｃ）及び
負荷抵抗であるｎ−ＭＯＳトランジスタ（Ｔｒ８，Ｔｒ
９）からなるチャージ・ポンプ回路である。すなわち、
リング・オシレータ回路（１４Ａ）の出力にはコンデン
サ（Ｃ）が接続され、コンデンサ（Ｃ）には負荷抵抗で
ある２つのｎ−ＭＯＳトランジスタ（Ｔｒ８，Ｔｒ９）
が接続されており、ｎ−ＭＯＳトランジスタ（Ｔｒ８）
の一方は接地され、ｎ−ＭＯＳトランジスタ（Ｔｒ９）
の一方はＤＲＡＭ基板（ＤＲに接続されている。

【００２５】以下で当該回路の動作について図６を参照
しながら説明する。まず、図６のステップＰ１で、モー
ド切換信号（φ）によって、通常モード（Ｍ１）とバッ
テリバックアップモード（Ｍ２）とのいずれかを選択す
る。このとき、スイッチング回路（ＳＷ）にモード切換
信号（φ）が出力され、それによってスイッチング回路
（ＳＷ）が第１の検知回路（１３Ａ）と第２の検知回路
（１３Ｂ）のどちらかに切り換わる。

【００２６】次に、ステップＰ２で、選択された検知回
路が、実際にＤＲＡＭ基板に印加されている基板バイア
ス（ＶBB）を検知する。次いで、ステップＰ３で、検出
された基板バイアス（ＶBB）が、予め設定された基準値
よりも高いかどうかを比較する。高い場合（Ｙｅｓ）に
はステップＰ４に進み、低い場合（Ｎｏ）にはステップ
Ｐ２に戻る。

【００２７】次に、ステップＰ４で、基板バイアス検出
回路（１３）が、基板バイアス発生回路（１４）のリン
グ・オシレータ回路（１４Ａ）に、ハイレベル（Ｈ）の
駆動制御信号を出力する。このとき、第１，第２の検知
回路（１３Ａ，１３Ｂ）によって、各々の検知回路の内
部に予め設定されている基準電圧値と、検出された基板
バイアス（ＶBB）とが比較され、検出された基板バイア
ス（ＶBB）が基準電圧値よりも高いときには、各々の検
知回路（１３Ａ，１３Ｂ）内のインバータからハイレベ
ル（Ｈ）の駆動制御信号（Ｓ１，Ｓ２）が、スイッチン
グ回路（ＳＷ）を介してリング・オシレータ回路（１４
Ａ）に出力される。

【００２８】なお、第１の検知回路（１３Ａ）において
設定されている基準電圧値よりも、第２の検知回路（１
３Ｂ）において設定されている基準電圧値の方が高電位
である。その基準電圧値の設定は、検知回路内のｎ−Ｍ
ＯＳトランジスタの段数によってなされ、この段数が少
なくなると基準電圧値が高くなり、多くなると基準電圧
値が低くなる。

【００２９】次いで、ステップＰ５で、ハイレベル
（Ｈ）の駆動制御信号が入力されたリング・オシレータ
回路（１４Ａ）がＯＮされる。次に、ステップＰ６で、
リング・オシレータ回路（１４Ａ）が動作することによ
り、チャージ・ポンプ回路である基板バイアス発生回路
（１４）が自身がＤＲＡＭに印加する基板バイアス（Ｖ
BB）を低下させはじめる。

【００３０】このとき、リング・オシレータ回路（１４
Ａ）の動作によってチャージ・ポンプ回路が動作を開始
し、ＤＲＡＭ基板に印加される基板バイアス（ＶBB）が
低下される。次いで、ステップＰ７で、検出された基板
バイアス（ＶBB）が、基準値よりも高いかどうかを比較
し、基板バイアス（ＶBB）が基準値を下回った場合（Ｙ
ｅｓはステップＰ８に移行し、まだ基準値を下回らない
場合はステップＰ６に戻って再度基板バイアス（ＶBB）
の低下をする。なお、この比較処理についてはステップ
Ｐ３と同様にしてなされる。

【００３１】次に、ステップＰ８で、基板バイアス検出
回路（１３）から、基板バイアス発生回路（１４）に、
ローレベル（Ｌ）の駆動制御信号が出力され、基板バイ
アス（ＶBB）の低下を停止する。このとき、基板バイア
ス発生回路（１４）に、ローレベル（Ｌ）の駆動制御信
号が出力されることで、リング・オシレータ回路（１４
Ａ）がＯＦＦされ、基板バイアス（ＶBB）の低下が止ま
る。

【００３２】次いで、ステップＰ９で、終了確認処理を
行い、動作を続行する場合（Ｎｏ）にはステップＰ２に
戻って再度上記処理を繰り返し、終了する場合（Ｙｅ
ｓ）にはそのまま終了する。以上説明したように、斯か
るＤＲＡＭの基板電圧発生装置によれば、ＤＲＡＭが通
常モード（Ｍ１）を選択した際には第１の基板バイアス
（ＶBB1 ）を、バッテリバックアップモード（Ｍ２）を
選択した際には第１の基板バイアス（ＶBB1）よりも高
い電圧である第２の基板バイアス（ＶBB2 ）を、それぞ
れＤＲＡＭ基板に印加している。

【００３３】このため、バッテリバックアップモード
（Ｍ２）において、第１の基板バイアス（ＶBB1 ）より
も高い第２の基板バイアス（ＶBB2 ）を印加することに
より、ＤＲＡＭ内のメモリセルを構成するＭＯＳトラン
ジスタを構成し、電荷を蓄積するコンデンサに接続され
たｎ+ 型のソース領域層と、ＤＲＡＭ基板であるｐ−Si
基板との間に形成されるＰＮ接合の逆バイアスを、通常
モード（Ｍ１）時に比して小さくすることができる。

【００３４】これにより、ソース領域層からＤＲＡＭ基
板へのリーク電流の低減が可能になる。従って、リフレ
ッシュレートをさらに低減することが可能になり、低消
費電力化が実現できる。よって、電池によるデータ保持
が容易なＤＲＡＭの基板バイアス発生装置の提供が可能
になる。

【００３５】なお、本実施例において、基板バイアス検
出回路（１３）は検出手段の一例であり、基板バイアス
発生回路（１４）は電圧生成手段の一例である。また、
第１，第２の駆動制御信号（Ｓ１，Ｓ２）はそれぞれ第
１，第２の制御信号の一例である。

【００３６】

【発明の効果】以上説明したように、本発明のＤＲＡＭ
の基板電圧発生装置によれば、ＤＲＡＭ（ＤＲ）が通常
動作時のモード（Ｍ１）を選択した際には第１の基板電
圧（ＶBB1 ）をＤＲＡＭ基板であるｐ−Si基板（２１）
に印加し、バッテリバックアップモード（Ｍ２）を選択
した際には第１の基板電圧（ＶBB1 ）よりも高い電圧で
ある第２の基板電圧（ＶBB2 ）をＤＲＡＭ基板であるｐ
−Si基板（２１）に印加している。

【００３７】このため、ＤＲＡＭ基板へのリーク電流の
低減が可能になるので、リフレッシュレートをさらに低
減することが可能になり、低消費電力化が実現できる。
よって、電池によるデータ保持が容易なＤＲＡＭの基板
電圧発生装置の提供に寄与するところ大である。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭの基板電圧発生装置の原理図
である。

【図２】本発明の作用効果を説明するためのメモリセル
の等価回路図である。

【図３】本発明の作用効果を説明するためのメモリセル
の構成を示す断面図である。

【図４】本発明の一実施例に係るＤＲＡＭの基板電圧発
生装置の構成図である。

【図５】本発明の一実施例に係るＤＲＡＭの基板電圧発
生装置の回路構成を説明する図である。

【図６】本発明の一実施例に係るＤＲＡＭの基板電圧発
生装置の動作を説明するフローチャートである。

【図７】従来例に係るＤＲＡＭの基板電圧発生装置の構
成図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 通常動作時のモード（Ｍ１）において第
   １の基板電圧（ＶBB1 ）をＤＲＡＭ（ＤＲ）に印加し、 内部電池でデータを保持する状態であるバッテリバック
   アップモード（Ｍ２）において前記第１の基板電圧（Ｖ
   BB1 ）と異なる第２の基板電圧（ＶBB2 ）を前記ＤＲＡ
   Ｍ（ＤＲ）に印加することを特徴とするＤＲＡＭの基板
   電圧発生装置。
2. 【請求項２】 前記ＤＲＡＭ（ＤＲ）の基板電圧（ＶB
   B）を検出し、検出された前記基板電圧（ＶBB）に基づ
   いて、 前記通常動作時のモード（Ｍ１）では第１の制御信号
   （Ｓ１）を、前記バッテリバックアップモード（Ｍ２）
   では第２の制御信号（Ｓ２）を、それぞれ電圧生成手段
   （１４）に出力する検出手段（１３）と、 前記第１の制御信号（Ｓ１）に基づいて、第１の基板電
   圧（ＶBB1 ）を、前記第２の制御信号（Ｓ２）に基づい
   て、第２の基板電圧（ＶBB2 ）をそれぞれ前記ＤＲＡＭ
   （ＤＲ）に印加する電圧生成手段（１４）とを具備する
   ことを特徴とする請求項第１項記載のＤＲＡＭの基板電
   圧発生装置。