KR100237119B1 - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치 Download PDF

Info

Publication number
KR100237119B1
KR100237119B1 KR1019960048024A KR19960048024A KR100237119B1 KR 100237119 B1 KR100237119 B1 KR 100237119B1 KR 1019960048024 A KR1019960048024 A KR 1019960048024A KR 19960048024 A KR19960048024 A KR 19960048024A KR 100237119 B1 KR100237119 B1 KR 100237119B1
Authority
KR
South Korea
Prior art keywords
source voltage
voltage
external source
signal
semiconductor integrated
Prior art date
Application number
KR1019960048024A
Other languages
English (en)
Other versions
KR970024194A (ko
Inventor
마사후미 미쯔이시
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970024194A publication Critical patent/KR970024194A/ko
Application granted granted Critical
Publication of KR100237119B1 publication Critical patent/KR100237119B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 집적 회로 장치(1)에 관한 것이며, 일정한 내부 소스 전압을 발생시켜 이 전압을 반도체 집적 회로 장치(1)에 장치된 내부 회로(4)에 제공하는 내부 소스 전압 발생기(3)를 포함하며, 장치(1)의 외부에서 제공된 외부 소스 전압(VEE)의 절대값이 제1의 임계 전압을 초과한 것을 검출한 후에 계속해서 제1의신호(VCNT)를 전달하는 외부 소스 전압 검출기(2)를 구비하는 것을 특징으로 한다. 내부 소스 전압 발생기(3)는 외부 소스 전압(VEE)의 절대값이 선정된 범위 내에 있으면 외부 소스 전압(VEE)에 관계없이 일정한 내부 소스 전압을 발생하고 제1 신호(VCNT)가 계속해서 전달 중에 있으면 외부 소스 전압(VEE)을 그대로 내부 소스 전압(Vint)으로서 제공한다. 반도체 집적 회로 장치는 광범위의 외부 소스 전압에 대하여 제어 단자를 추가하지 않고 IC 칩에 장치된 내부 회로로 인가될 내부 소스 전압을 외부에서 제어하는 것이 가능하다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것이며, 보다 구체적으로는 외부에서 공급되는 소스 전압을 내부 소스 전압으로 변환시켜, 이 내부 소스 전압을 반도체 집적 회로 장치를 동작시키기 위한 소스 전압으로서 사용하는 반도체 메모리 장치 등의 반도체 집적 회로 장치에서의 내부 소스 전압을 제어하기 위한 제어 회로에 관한 것이다.
반도체 집적 회로 장치의 하나로서 미심사된 일본 특허 공보 제3-149876호를 들 수 있다. 도 1은 상기 예로 든 반도체 집적 회로 장치의 블록도이다. IC 칩(1)은 내부 소스 전압(3)을 발생시키기 위한 회로 및 내부 회로(4)를 포함한다. 외부 소스 전압 VEE 및 접지된 전압 GND는 IC 칩(1)에 인가된다. 내부 소스 전압 발생 회로(3)는 외부 소스 전압 VEE로부터 일정한 내부 소스 전압 Vint를 설정하고, 이렇게 설정된 내부 소스 전압 Vint을 내부 회로(4)에 공급하여 내부 회로(4)를 구동시킨다.
예시된 IC 칩(1)에서, 내부 소스 전압은 IC 칩(1)에 제어 신호를 내부 소스 전압 발생 회로(3)로 전달하여 회로(3)를 비활성화시키는 외부 단자(C)를 제공하므로써 제어된다. 이와는 다른 방식으로, 내부 소스 전압은 내부 소스 전압 Vint가 연결된 배선으로부터 회로(3)을 분리시키기 위한 스위치(도시 생략)를 제공해서 이 배선을 플로팅 상태로 유지하므로써 제어될 수 있다. 더구나, 이 배선은 IC 칩(1)에 소스 전압을 인가하는 외부 단자(D)에 접속되어 있다. 이와 같이 IC 칩(1)의 외부에서 내부 소스 전압을 제어하는 것이 가능하다.
반도체 집적 회로에는 외부 소스 전압에 비례하여 내부 소스 전압 Vint를 변화시킴에 의해 회로 장치의 신뢰성을 평가할 목적으로 행해질 수 있는 번-인(burn-in) 테스트 실행 기능이 추가될 수 있다. 도 2는 번-인 테스트 기능을 추가한 종래의 반도체 집적 회로의 블록도이다.
도 2에서는 도 1의 요소에 대응하는 부분 혹은 요소들이 동일한 참조 번호를 제공받고 있다. 도 2에 예시된 IC 칩(1)은 내부 소스 전압 Vint를 공급하기 위한 내부 소스 전압 발생 회로(3), 내부 회로(4), 및 번-인 테스트를 위해 내부 소스 전압 Vint를 제어하기 위한 번-인 테스트 제어 회로(5)를 포함한다. 정상적인 외부 소스 전압을 IC 칩(1)에 인가할 때는 내부 소스 전압 발생 회로(3)만이 활성화되므로, 내부 회로(4)로 일정한 내부 소스 전압 Vint가 공급된다. 한편으로, 외부 소스 전압의 절대값이 정상적인 동작 전압을 초과할 때는 번-인 테스트 제어 회로(5)가 활성화되어 외부 소스 전압에 비례하여 내부 소스 전압 Vint를 변화시킨다. 따라서, IC 칩(1)의 신뢰성을 평가하기 위해 내부 회로(4)에 대한 번-인 테스트를 실행하는 것이 가능하다.
도 3은 도 2에 도시한 IC 칩(1)에서의 내부 소스 전압 Vint의 특성의 일례를 나타내고 있다. 외부 소스 전압의 절대값이 비교적 작을 때는 내부 소스 전압 Vint는 외부 소스 전압과 동일하다. 외부 소스 전압의 절대값이 통상의 전압 Va 정도이면, 내부 소스 전압 Vint는 일정한 전압 V1으로 고정된다. 외부 소스 전압의 절대값이 증가되면 번-인 테스트 제어 회로의 동작의 덕택으로 외부 소스 전압에 따라 내부 소스 전압 Vint가 변한다.
상기한 종래의 반도체 집적 회로 장치는 다음과 같이 문제점이 있다.
먼저, 도 1에 예시된 반도체 집적 회로 장치는 2개의 단자, 즉 내부 소스 전압을 제어하기 위해 제어 신호를 전달하는 단자(C)와 외부 소스 전압을 공급하는 단자(D)를 갖고 있어야 한다. 그러나, 이들 2 단자는 장치의 정상적인 동작에는 필요하지 않다.
도 2에 예시된 반도체 집적 회로 장치는, 도 3에 예시된 바와 같이 외부 소스 전압의 절대값이 통상 사용되는 전압 Va 정도일 때는 내부 소스 전압 Vint을 일정한 전압(V1)으로 유지시켜야 하는 단점을 갖고 있어서 내부 소스 전압 Vint을 외부 소스 전압으로 제어하기는 불가능하다. 게다가, 외부 소스 전압의 절대값이 더 증가된다 해도 프로세스의 변동 때문에 내부 소스 전압 Vint을 외부 소스 전압으로 정확히 제어하는 것은 상당히 어렵거나 혹은 거의 불가능하다.
종래의 반도체 집적 회로 장치의 상술한 문제점에 비추어, 본 발명의 목적은 제어 단자 등의 단자를 추가로 설치하지 않고 광범위한 외부 소스 전압에 걸쳐서 외부에서 내부 소스 전압을 제어할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 번-인 테스트 및 정상 동작을 실행하기 위한 내부 소스 전압 특성을 가질 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
일정한 내부 소스 전압을 발생시켜 이 일정한 내부 소스 전압을 반도체 집적 회로 장치에 장치된 내부 회로에 제공하기 위한 내부 소스 전압 발생기를 포함하는 반도체 집적 회로 장치에 있어서, 상기 반도체 집적 회로 장치의 외부에서 제공된 외부 소스 전압의 절대값이 제1의 임계 전압을 초과한 것을 검출한 후에 계속해서 제1 신호를 전달하기 위한 외부 소스 전압 검출기를 구비하는 것을 특징으로 한다. 상기 내부 소스 전압 발생기는 외부 소스 전압의 절대값이 선정된 범위 내에 있는 동안에는 외부 소스 전압에 관계없이 일정한 내부 소스 전압을 발생하고, 제1 신호가 계속해서 전달 중일 때에는 외부 소스 전압 그 자체를 내부 소스 전압으로서 제공한다.
상기 반도체 집적 회로 장치는 내부 소스 전압 발생기로부터 전달된 출력을 외부에서 전달하기 위한 단자를 더 포함할 수 있다.
외부 소스 전압 검출기는 외부 소스 전압의 절대값이 제1 임계 전압보다 작은 제2 임계 전압으로 강하될 때까지 계속해서 제1 신호를 전달하도록 설계될 수 있다.
상기 외부 소스 전압 검출기가 제2 신호와 제1 신호를 모두 전달하는 것이 바람직하다. 여기서, 제2 신호는 제1 신호에 반하여 네가티브 신호에 대응한다. 즉, 제2 신호는 제1 신호로 표시된 것의 부정을 포함한다.
상술한 선정된 범위는 제1 임계 전압을 상한으로 하고 제2 임계 전압을 하한으로 한다.
외부 소스 전압 검출기는 여러 가지 방식으로 구성될 수 있다. 가령, 외부 소스 전압 검출기는 외부 소스 전압의 최소 전압보다 큰 제1의 일정 전압을 발생시키기 위한 제1 전압 발생기, 외부 소스 전압의 최대 전압보다 작은 제2의 일정 전압을 발생시키기 위한 제2의 전압 발생기, 상기 제1의 일정 전압과 제2의 일정 전압을 서로 비교하기 위한 비교기, 및 비교기에 의해 행해진 비교의 결과를 저장하기 위한 메모리를 포함한다.
이와 유사하게, 내부 소스 전압 발생기는 여러 가지 방식으로 구성될 수 있다. 가령, 내부 소스 전압 발생기는 제1 신호가 전달되기 전에 외부 소스 전압을 일정한 내부 소스 전압으로서 출력하기 위한 기준 전압 발생기를 포함한다. 이 기준 전압 발생기는 비활성화되어 제1 신호가 전달된 후에 외부 소스 전압 자체를 내부 소스 전압으로서 제공하도록 제어된다.
메모리는 여러 가지 방식으로 구성될 수 있다. 가령, 메모리는 비교 결과를 제1 입력으로서 수신하는 NAND 게이트, NAND 게이트로부터 전달된 출력을 인버팅하기 위한 인버터, 및 NAND 게이트의 제2 입력을 접지 전위로 풀링-업(pulling-up)하기 위한 저항기(resistor)를 포함한다. 인버터로부터 전달된 출력은 NAND 게이트의 제2 입력으로 다시 공급되도록 설계되어 있고, NAND 게이트로부터 전달된 출력은 제1 신호를 구성한다. 상기 메모리가 제1 신호를 인버팅하기 위한 제2 인버터를 더 포함하고 있으며, 반전된 신호가 제1 신호와 함께 상보 신호로서 외부에서 전달된다. 제1 신호 및 반전된 신호는 외부 소스 전압의 절대값이 제1 혹은 제2 임계 전압과 동일할 때 레벨들이 하이 및 로우 사이에서 스위치되는 히스테리시스 특성을 갖는다.
또한, 이를테면, 상기 메모리는 비교의 결과를 제1 입력으로서 수신하는 NOR 게이트, NOR 게이트로부터 전달된 출력을 인버팅하기 위한 인버터, 및 NAND 게이트의 제2 입력을 공급 전압으로 풀링-업하기 위한 저항기를 갖도록 설계될 수 있다. 인버터로부터 전달된 출력은 NOR 게이트의 제2 입력으로 다시 공급되고, NOR 게이트로부터 전달된 출력은 제1 신호에 의해 표시된 것의 부정을 포함하는 네가티브 신호를 구성한다.
상기 반도체 집적 회로 장치는 부정 신호가 전달된 회수를 카운팅하기 위한 카운터를 더 포함하기 때문에, 제1 신호는 제1 신호의 전달 회수가 선정된 수에 도달했을 때 메모리로 전달된다.
앞서 설명한 바와 같이, 반도체 집적 회로에서 외부 소스 전압 검출기가 외부 소스 전압의 절대값이 회로에 따라 일정하게 미리 결정되어 있는 전압의 절대값을 초과하고 있음을 검출할 때, 외부 소스 전압 검출기는 광범위한 외부 소스 전압 검출 결과를 메모리 내에 저장한다. 내부 소스 전압 발생기는 외부 소스 전압의 절대값이 선정된 전압의 절대값 이상일 때 외부 소스 전압의 변동에 관계없이 일정한 내부 소스 전압을 발생한다. 외부 소스 전압 검출기로부터 전달된 검출 결과 혹은 출력은 내부 소스 전압 발생기로 입력된다. 이와 같이, 내부 소스 전압으로 구동되는 회로들은 외부 소스 전압의 변동에 대향하여 히스테리시스 특성을 갖게 되므로, 내부 소스 전압은 외부 제어 단자를 추가로 설치하지 않아도 광범위한 외부 소스 전압 범위에서 외부 소스 전압과 동일하게 된다. 결국, 내부 소스 전압을 외부에서 정확하게 제어하는 것이 가능하다.
본 발명에 따라, 반도체 집적 회로 장치의 외부에 내부 소스 전압을 측정할 수 있는 단자를 설치하므로써 내부 회로를 통해 흐르는 전류를 정확하고 용이하게 측정하는 것이 가능하다.
반도체 집적 회로 장치에서는 외부 소스 전압 검출기와 메모리 사이에 카운터가 배치될 수 있어서 소정수만큼 외부 소스 전압을 증가 및 감소시킴에 의해 내부소스 전압을 외부 소스 전압과 동일시 할 수 있다.
따라서, 내부 소스 전압이 비정상적으로 외부 소스 전압과 동일하게 되는 것을 방지할 수 있다. 결국, 반도체 집적 회로 장치는 번-인 테스트 및 정상적인 동작을 위한 내부 소스 전압 특성을 가질 수 있다.
도 1은 종래 반도체 집적 회로 장치의 일례의 블록도.
도 2는 종래 반도체 집적 회로 장치의 다른 일례의 블록도.
도 3은 도 2의 종래 반도체 집적 회로 장치에서 외부 소스 전압에 대한 내부 소스 전압의 특성을 나타내는 그래프.
도 4는 본 발명에 따른 제1 실시 형태의 블록도.
도 5는 제1 실시 형태에서 외부 소스 전압 발생기의 일례의 회로도.
도 6은 제1 실시 형태에서 외부 소스 전압에 대한 접촉 전압의 특성을 나타내는 그래프.
도 7은 제1 실시 형태에서 메모리의 회로도.
도 8은 제1 실시 형태에서 내부 소스 전압 발생기의 일례의 블록도.
도 9는 제1 실시 형태에서 내부 소스 전압 발생기의 다른 일례의 블록도.
도 10은 도 8의 내부 소스 전압 발생기의 회로도.
도 11은 도 9의 내부 소스 전압 발생기의 회로도.
도 12는 도 10 및 도 11의 내부 소스 전압 발생기에서 외부 소스 전압에 대한 접촉 전압의 특성을 나타내는 그래프.
도 13은 본 발명에 따른 제2 실시 형태의 블록도.
도 14는 제2 실시 형태의 일부의 회로도.
도 15는 본 발명의 제3 실시 형태에서 외부 소스 전압 발생기의 회로도.
도 16은 제2 실시 형태에서 접촉 전압을 나타내는 타이밍 챠트.
<도면의 주요 부분에 대한 부호의 설명>
1 : IC 칩
2 : 외부 소스 전압 검출 회로
3 : 내부 소스 전압 발생 회로
4 : 내부 회로
21 : 제1 일정 전압 소스 회로
22 : 제2 일정 전압 소스 회로
24 : 비교기
25 : 메모리부
도 4는 본 발명의 제1 실시 형태에 따라 제작된 반도체 집적 회로 장치의 회로 블록도이다. IC 칩(1)은 외부 소스 전압을 검출하기 위한 회로(2), 내부 소스 전압을 발생하기 위한 회로(3), 및 내부 회로(4)를 포함한다. 이 회로도에서 접지된 전압 GND는 최대 전압을 만들고, 외부 소스 전압 VEE는 최소 전압을 만드는 것으로 가정한다.
외부 소스 전압 VEE는 외부 소스 전압 발생 회로(2)에 공급되고, 이 검출 회로(2)는 검출 신호 VCNT를 출력으로서 내부 소스 전압 발생 회로(3)로 전달한다. 도 6에 도시한 바와 같이, 외부 소스 전압 검출 회로(2)가 외부 소스 전압의 절대값이 선정된 임계 전압 VCN 보다 크게 된 것을 검출할 때 검출 신호 VCNT는 로우 레벨에서 하이 레벨로 스위치된다.
외부 소스 전압 검출 회로(2)는 외부 소스 전압 VEE의 절대값이 상당히 작은 전압 VRS로 감소될 때까지 검출 신호 VCNT를 하이 레벨로 계속 유지하는 기능을 갖는다. 따라서, 검출 신호 VCNT는 외부 소스 전압 VEE의 변동에 따른 히스테리시스 특성을 갖는다.
외부 소스 전압 검출 회로(2)는 검출 신호 VCNT에 의해 표시되는 것의 부정을 포함하는 네가티브 신호, 또한 검출 신호 VCNT를 전달하도록 설계될 수 있다. 이러한 구성은 회로(2)의 출력을 차동 신호와 같이 사용하는 것을 가능하게 한다.
내부 소스 전압 발생 회로(3)는 검출 신호 VCNT를 외부 소스 전압 검출 회로(2)로부터의 제어 입력으로서 수신하고 내부 소스 전압 Vint를 내부 회로(4)로 전달한다. 내부 소스 전압 발생 회로(3)는, 내부 소스 전압을 발생시키는 종래의 회로와 유사하게, 내부 소스 전압 Vint가 외부 소스 전압 VEE의 변동에 관계없이 일정하게 유지되도록 내부 소스 전압 Vint를 제어하는 기능을 갖는다. 게다가, 내부 소스 전압 발생 회로(3)는 검출 신호 VCNT에 의해 제어되도록 구성되므로, 내부 소스 전압 Vint는 검출 신호 VCNT의 변동에 따라 변화된다. 따라서, 내부 소스 전압 Vint도 외부 소스 전압 VEE의 변동에 대한 히스테리시스 특성을 갖는다.
도 5는 외부 소스 전압 검출 회로(2)의 일례를 나타낸다. 외부 소스 전압 검출 회로(2)는 제1 일정 전압 소스 회로(21), 제2 일정 전압 소스 회로(22), 비교기(24), 및 메모리부(25)를 포함한다.
제1 일정 전압 소스 회로(21)는 하나의 다이오드로서 작용할 수 있도록 서로 접속된 트랜지스터 D1과 D2, 및 저항기 R1과 R2를 포함하는데, 이들 모두는 접지 전압 GND와 외부 소스 전압 VEE 사이에 D1, D2, R1 및 R2의 순서로 직렬 접속되어 있다. 일정 전압 VR1은 저항 R1과 R2 간의 접속으로부터 인출되었다. 따라서, 제1 일정 전압 소스 회로(21)는 최대 전압, 즉 접지 전압 GND 보다 작은 일정 전압 VR1을 설정하여 일정 전압 VR1을 비교기(24)로 보낸다.
제2 일정 전압 소스 회로(22)는 접지 전압 GND와 외부 소스 전압 VEE 사이에 저항기(R3, R4) 및 하나의 다이오드로서 작용할 수 있도록 서로 접속된 트랜지스터 D3 및 D4를 포함하고, 이들 모두는 서로 직렬 접속되어 있다. 일정 전압 VB1은 저항기 R3와 R4 사이의 접속으로부터 인출되었다. 따라서, 제2 일정 전압 소스 회로(22)는 최소 전압, 즉 외부 소스 전압 VEE 보다 큰 일정 전압 VB1을 설정하여 이 일정 전압 VB1을 비교기(24)로 보낸다.
비교기(24)는 일정 전압 VR1 및 VB1을 서로 비교해서, 그 비교 결과를 내부에 저장하기 위한 메모리부(25)로 보낸다.
메모리부(25)는 상기 비교 결과를 비교기(24)로부터의 제1 입력으로서 수신하는 NAND 게이트(26), NAND 게이트(26)로부터 전달된 출력을 인버팅하기 위한 인버터(27), 및 NAND 게이트(26)의 제2 입력을 접지 전위 GND까지 풀링-업하기 위한 저항기 R5로 이루어진다. 인버터(27)로부터 전달된 반전된 출력 VCNTB는 NAND 게이트(26)의 제2 입력으로 다시 공급되며, NAND 게이트(26)로부터 전달된 출력은 검출 신호 VCNT를 설정한다.
메모리부(25)는 검출 신호 VCNT를 인버팅하기 위한 제2의 인버터(도시 생략)를 가질 수 있다. 이렇게 반전된 신호 VCNTB는 상보 신호로서 검출 신호 VCNT와 함께 외부에서 전달된다.
비교기(24), NAND 게이트(26) 및 인버터(27)는 외부 소스 전압 VEE에 의해 구동된다.
이하, 도 5에 도시된 회로의 동작을 다수의 전압 레벨을 가진 외부 소스 전압 VEE에 대한 회로의 특성을 나타내는 도 6을 참조하여 설명한다.
먼저, 외부 소스 전압 VEE의 절대값이 증가된 경우를 상정해보자. 외부 소스 전압 VEE의 절대값이 비교적 낮을 때, 제1 일정 전압 소스 회로(21)의 출력 레벨 VR1은 제2 일정 전압 소스 회로(22)의 출력 레벨 VB1 보다 작다. 제1 및 제2 일정 전압 소스 회로(21, 22)의 출력 레벨 VR1 및 VB1은 임계 전압 VCN에서 서로 동일하게 된다. 외부 소스 전압 VEE의 절대값이 증가되면, 출력 레벨 VR1은 출력 레벨 VB1 보다 크게 된다.
이들 출력 레벨 VR1 및 VB1은 비교기(24)로 전달된다. 비교기(24)로부터 전달된 출력 Vcnt1은 외부 소스 전압 VEE의 절대값이 임계 전압 VCN과 동일하게 될 때 하이 레벨에서 로우 레벨로 스위치된다. 메모리 회로(25)로 전달되는 출력 Vcnt1로 인해 NAND 게이트(26)로부터 전달된 출력인 검출 신호 VCNT가 로우 레벨로부터 하이 레벨로 스위치되므로, 반전된 신호 VCNTB는 검출 신호 VCNT의 초기값이 저항기 R5에 의해 하이 레벨로 고정되므로 하이 레벨로부터 로우 레벨로 스위치된다.
이어서, 외부 소스 전압 VEE의 절대값이 감소된 경우에 대하여 설명한다.
이 경우에, 출력 Vcnt1가 임계 전압 VCN에서 로우 레벨로부터 하이 레벨로 스위치된다. 한편, 검출 신호 VCNT 및 반전된 신호 VCNTB는 메모리부(25)에 의해 그 레벨이 그대로 유지되므로, 검출 신호 VCNT 및 반전된 신호 VCNTB는 외부 소스 전압 VEE의 절대값이 임계값 VCN 보다 작다 해도 각각 하이 및 로우 레벨로 고정된다. 외부 소스 전압 VEE의 절대값이 아주 작은 전압 VRS와 동일하면, 검출 신호 VCNT는 하이 레벨에서 초기의 로우 레벨 전압으로 스위치되며, 동시에 반전된 신호 VCNTB는 로우 레벨에서 초기의 하이 레벨 전압으로 스위치된다. 전압 VRS는 인버터(27)의 크기와 저항기 R5의 저항값에 따라 결정된다.
따라서, 검출 신호 VCNT 및 반전된 신호 VCNTB는 외부 소스 전압 VEE가 임계 전압 VCN 및 작은 전압 VRS와 동일할 때 그 레벨들이 로우와 하이 사이에서 스위치되는 히스테리시스 특성을 갖는다.
일반적으로, 반도체 메모리는 출력 레벨이 반도체 메모리의 것과는 다르게 되어 있는 제1 및 제2 일정 전압 소스 회로(21, 22)와 같은 일정 전압 소스 회로를 포함한다. 따라서, 일정 전압 소스 회로의 출력 레벨을 저항기 혹은 저항기들로 분할하여 출력 레벨을 소망의 출력 레벨 VR1 혹은 VB1로 변화시키는 것이 가능하다.
메모리부(25)는 도 5에 도시된 것과 다른 방식으로 구성될 수 있다. 도 7은 메모리(25)의 다른 구성의 예를 나타낸다. 예시된 메모리부는 비교의 결과를 비교기(2)로부터의 제1 입력으로서 수신하는 NOR 게이트(28), NOR 게이트(29)로부터 전달된 출력을 인버팅하기 위한 인버터(29), 및 NAND 게이트(28)의 제2 입력을 외부 소스 전압 VEE로 풀링-업하는 저항기를 포함한다. 인버터(29)로부터 전달된 출력은 NOR 게이트(28)의 제2 입력으로 다시 공급된다. NOR 게이트(28)로부터 전달된 출력은 검출 신호 VCNT로 표시된 것의 부정을 포함하는 네가티브 신호를 구성한다. 도 7에 예시된 메모리 회로는 도 5에 예시된 메모리 회로와 동일한 방식으로 동작된다.
도 8은 도 4에 예시된 내부 소스 전압 발생 회로(3) 내에 포함된 내부 회로들의 블록도이다. 내부 소스 전압 발생 회로(3)는 일정 전압 소스 회로(31) 및 전압 폴로워 회로(32)를 포함한다. 일정 전압 소스 회로(31)는 검출 신호 VCNT를 수신하여 일정 전압 레벨 Vrf를 전압 폴로워 회로(32)로 전달한다. 전압 폴로워 회로(32)는 일정 전압 소스 회로(31)로부터 전달된 일정 전압 레벨 Vrf와 동일하게 조정되는 내부 소스 전압 Vint를 전달한다.
상술한 바와 같이, 제어 신호처럼 작용하는 검출 신호 VCNT는 일정 전압 소스 회로(31)로 전달된다. 외부 소스 전압의 절대값이 임계 전압 VCN를 훨씬 초과할 때, 즉 검출 신호 VCNT가 하이 레벨 상태일 때 일정 전압 소스 회로(31)는 비활성화되어 일정 전압 소스 회로(31)의 출력 전압 Vrf를 외부 소스 전압 VEE과 동일하게 한다. 전압 폴로워 회로(32)는 작동 상태로 유지된다.
도 9는 도 4에 예시된 내부 소스 전압 발생 회로(3) 내에 포함된 내부 회로들의 다른 블록도이다. 예시된 회로는 검출 신호 VCNT가 일정 전압 소스 회로(31)뿐만 아니라 전압 폴로워 회로(32)로 전달되고, 반전된 신호 VCNTB가 전압 폴로워 회로(32)로 전달된다는 점에서 도 8에 예시된 회로와는 다른 것이다. 이 회로에서, 외부 소스 전압의 절대값이 임계 전압 VCN을 훨씬 초과할 때, 회로(31, 32)는 비활성화된다. 필요에 따라, 내부 소스 전압 Vint를 외부 소스 전압 VEE와 동일하게 하기 위해 스위치가 추가로 설치된다.
도 10은 도 8에 도시된 회로의 상세 회로도이다. 일정 전압 VB2 및 VR2는 외부 소스 전압의 변동에 관계없이 외부 소스 전압 VEE 및 접지된 전압 GND에 따라 결정되며 일정 전압 소스 회로(22, 21) 각각과 유사한 회로에 의해 생성되게 된다.
정 전압 소스 회로(31)는 P 채널 트랜지스터(P1, P2), PNP형 트랜지스터 D5 내지 D7, 및 저항기 R6 내지 R9로 구성된다. 제어 신호처럼 작용하는 검출 신호 VCNT는 트랜지스터(P1, P2)의 게이트 각각으로 전달된다. 검출 신호 VCNT가 하이 레벨일 때 트랜지스터 D6는 턴 오프되어 일정 전압 소스 회로(31)를 비활성화시킨다. 결국, 일정 전압 소스 회로(31)로부터 전달된 출력 전압 Vrf는 외부 소스 전압 VEE와 동일하게 조정된다.
다음 스테이지의 회로(32)는 일반적으로 전압 폴로워 회로로서 사용되며 P 채널 트랜지스터 P3 내지 P5, 및 n-채널 트랜지스터 N1 내지 N3로 구성된다.
도 11은 도 9에 도시된 전압 폴로워 회로(32)의 예시적인 회로도이다. 도시는 하지 않았지만, 도 10에 예시한 일정 전압 소스 회로(31)는 전압 폴로워 회로(32) 다음에 배열된다. 예시된 회로에서, P 채널 트랜지스터 P6 내지 P8 및 n 채널 트랜지스터 N4는 게이트 입력으로서 검출 신호 VCNT, 및 상보 제어 신호를 구성하는 반전된 신호 VCNTB를 수신하고 전압 폴로워 회로(32)를 비활성화시킨다. n 채널 트랜지스터 N1 내지 N3 및 P 채널 트랜지스터 P3 내지 P5는 도 10에 예시한 전압 폴로워 회로(32)와 동일한 회로를 설정한다.
반전된 신호 VCNTB가 로우 레벨일 때, 트랜지스터 P6는 턴온되고, 트랜지스터 N3의 게이트 전압은 하이 레벨로 스위치되어 출력 전압 Vint가 외부 소스 전압 VEE와 동일하게 된다. 전압 폴로워 회로(32)가 비활성화되어 출력 전압 Vint가 입력 전압 Vrf에 의해 영향을 받지 않으므로 일정 전압 소스 회로(31)는 그대로 유지된다. 예를 들면, 제어 신호 VCNT를 일정 전압 소스 회로(31)로 전달할 필요가 없다.
도 12는 도 10 및 11에 예시된 회로에서의 출력 전압 Vrf 및 Vint가 변하는 것에 대한 특성을 나타낸다. 출력 전압 Vrf 및 Vint의 절대값이 선정된 외부 소스 전압 Vrfi의 절대값보다 훨씬 클 때에 출력 전압 Vrf 및 Vint는 일정 전압 Vrfi와 동일하게 유지된다. 외부 소스 전압 VEE의 절대값이 증가하면 출력 전압 Vrf 및 Vint가 검출 신호 VCNT에 의해 활성화되어 외부 소스 전압이 임계 전압 VCN과 동일하게 될 때 외부 소스 전압 VEE와 동일하게 된다.
검출 신호 VCNT가 히스테리시스 특성을 갖고 있으므로, 출력 전압 Vrf 및 Vint는 외부 소스 전압 VEE의 절대값이 리세트 전압 VRS의 절대값보다 작게 될 때까지 외부 소스 전압 VEE와 동일하게 유지된다. 따라서, 광범위의 외부 소스 전압에 대하여 외부에서 내부 소스 전압 Vint를 정확하고 용이하게 제어하는 것이 가능하다.
도 13은 본 발명의 제2 실시예에 따라 제작된 반도체 집적 회로 장치의 회로도이다. 예시된 반도체 집적 회로 장치가 도 4에 예시된 장치와 다른 점은 단지 예시된 장치가 출력 전압 Vint가 장치의 외부에서 리드(Lead)될 수 있는 외부 단자(40)를 갖고 있다는 점이다. 출력 전압 Vint는, 도 2 내지 도 12와 관련하여 설명된 제1 실시예에서는 검출 신호 VCNT를 수신하므로써 외부 소스 전압 VEE와 동일하게 조정되지만, 제2 실시예에서는 비제어 조건, 즉 검출 신호 VCNT를 수신하므로써 플로팅 상태에서 출력 전압 Vint가 조정된다.
도 14는 제2 실시예의 상세한 회로 구성을 나타낸다. 도 14에 예시된 회로는 도 11에 예시된 회로와 유사하다. 그러나, N 채널 트랜지스터 N5를 트랜지스터 P6 대신에 사용하고 있다는 점이 다르다. N 채널 트랜지스터 N5는 N 채널 트랜지스터 N3의 게이트에 접속된 드레인, 외부 소스 전압 VEE에 접속된 소스 및 검출 신호 VCNT에 접속된 게이트를 갖는다. 제2 실시예에서는 외부 단자(40)를 추가로 제공할 필요가 있지만 반도체 집적 회로 장치의 외부에서 내부 소스 전압을 취할 수 있기 때문에, 내부 회로(4)(도 13 참조)를 통해 흐르는 전류를 정확히 측정할 수 있다.
도 15는 본 발명의 제3 실시예에 따라 제작된 반도체 집적 회로 장치의 회로 블록도이다. 도 2와 관련하여 언급한 바와 같이, 내부 소스 전압 발생 회로를 포함하는 반도체 메모리에는 번-인 테스트를 실행하기 위한 회로가 제공되며, 일반적으로 외부 소스 전압의 큰 절대값을 사용하여 번-인 테스트를 행할 목적으로 내부 소스 전압을 제어하게끔 설계된다.
따라서, 본 발명에서의 내부 소스 전압 특성 및 번-인 테스트 특성을 공존시키기 위해서는 새로운 회로 구성이 요구된다. 이러한 새로운 회로 구성의 하나가도 15에 도시되어 있다. 도 15에 예시된 회로는 도 5에 예시된 회로와 거의 유사하지만 비교기(24)와 메모리부(25) 사이에 카운터 회로(41)가 제공된다는 점이 다르다. 신호 Vcnt1은 외부 소스 전압이 임계 전압 VCN과 동일할 때 로우 및 하이 사이에서 그 레벨을 스위치하도록 되어 있다. 따라서, 신호 Vcnt1을 카운터 회로(41)의 카운터부(42)의 클럭 단자로 도입시킴으로써 외부 소스 전압의 업(up) 및 다운(down)의 수를 카운트할 수 있다. 따라서, 외부 소스 전압 VEE를 선정된 수만큼 증감시켜서 검출 신호 VCNT를 변화시킴에 의해 내부 소스 전압 Vint를 외부 소스 전압 VEE와 동일하게 하는 것이 가능하다.
그 외에, 칩 선택 신호 CS와 NAND 게이트(26)로 NAND 로직을 설정함으로써, 내부 소스 전압 Vint가 외부 소스 전압의 제한된 범위 내에서 외부 소스 전압 VEE과 동일하게 제어될 수 있어서 내부 소스 전압 VEE가 외부 소스 전압 VEE와 비정상적으로 동일하게 되는 것을 방지할 수 있다.
도 16은 도 15에 표시된 신호들의 동작을 나타낸다. 도 16에서 알 수 있듯이, 가령 신호 Q3이 사용될 경우 신호 Q3은 외부 소스 전압을 4번 증감시킴에 의해 로우 레벨에서 하이 레벨로 스위치되므로 제어 신호 VCNT 및 VCNTB는 도 7에 예시한 메모리부(25)를 사용함으로써 히스테리시스 특성을 가질 수 있다.
상술한 바와 같이, 본 발명은 제어 단자 등의 단자를 추가로 설치하지 않고 광범위한 외부 소스 전압에 걸쳐서 외부에서 내부 소스 전압을 제어할 수 있는 반도체 집적 회로 장치를 제공할 수 있으며, 또한 번-인 테스트 및 정상 동작을 실행하기 위한 내부 소스 전압 특성을 가질 수 있는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (15)

  1. 반도체 집적 회로 장치에 있어서,
    상기 반도체 집적 회로 장치의 외부에서 공급된 외부 소스 전압의 절대값이 제1 임계 전압을 초과한 것을 검출한 후에, 제1 신호를 계속해서 전달하기 위한 외부 소스 전압 검출기; 및
    상기 외부 소스 전압의 절대값이 선정된 범위 내에 있는 동안에 상기 외부 소스 전압에 관계없이 일정한 내부 소스 전압을 생성하고, 상기 제1 신호가 전달되고 있는 동안에는 내부 소스 전압으로서 상기 외부 소스 전압을 제공하기 위한 내부 소스 전압 발생기
    를 포함하고, 상기 외부 소스 전압 검출기는,
    상기 외부 소스 전압의 최소 전압보다 큰 제1 일정 전압을 생성하기 위한 제1 전압 발생기;
    상기 외부 소스 전압의 최대 전압보다 작은 제2 일정 전압을 생성하기 위한 제2 전압 발생기;
    상기 제1 일정 전압과 상기 제2 일정 전압을 서로 비교하기 위한 비교기; 및
    상기 비교기에 의해 수행된 비교의 결과를 저장하기 위한 메모리
    를 포함하는 반도체 집적 회로 장치.
  2. 반도체 집적 회로 장치에 있어서,
    상기 반도체 집적 회로 장치의 외부에서 공급된 외부 소스 전압의 절대값이 제1 임계 전압을 초과한 것을 검출한 후에, 제1 신호를 계속해서 전달하기 위한 외부 소스 전압 검출기; 및
    상기 외부 소스 전압의 변동에 응답하여 히스테리시스 특성에 따라 변화하는 일정 내부 소스 전압을 생성하기 위한 내부 소스 전압 발생기 - 상기 내부 소스 전압 발생기는 상기 외부 소스 전압의 절대값이 선정된 범위에 있는 동안에 상기 외부 소스 전압에 관계없이 일정한 내부 소스 전압을 제공하거나, 상기 제1 신호가 전달되고 있는 동안에는 내부 소스 전압을 제공함 -
    를 포함하고, 상기 내부 소스 전압 발생기는,
    상기 일정 내부 소스 전압이 기초로하는 일정 기준 전압을 출력하기 위한 기준 전압 발생기; 및
    상기 일정 기준 전압과 같은 크기의 상기 일정 내부 소스 전압을 생성하기 위한 전압 팔로워(voltage follower)
    를 포함하고,
    상기 제1 신호가 전달된 후, 상기 일정 기준 전압이 상기 외부 소스 전압과 같은 동안에 상기 전압 팔로워가 비활성화되지 않고, 상기 기준 전압 발생기가 상기 내부 소스 전압으로서 상기 외부 소스 전압을 공급하도록 비활성화되는
    반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 메모리는
    상기 비교 결과를 제1 입력으로서 수신하는 NAND 게이트;
    상기 NAND 게이트로부터 전달된 출력을 반전하기 위한 인버터; 및
    상기 NAND 게이트의 제2 입력을 접지 전위로 풀-업(pull-up)하기 위한 저항기를 포함하고,
    상기 인버터로부터 전달된 출력은 상기 NAND 게이트의 상기 제2 입력으로 피드백되고, 상기 NAND 게이트로부터 전달된 출력은 상기 제1 신호를 포함하는
    반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 메모리는 상기 인버터로부터의 출력은 상기 제1 신호의 반전된 신호로서 상기 제1 신호와 함께 전달하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 제1 신호 및 상기 반전된 신호는, 상기 외부 소스 전압의 상기 절대값이 상기 제1 또는 제2 임계 전압과 같은 경우에 그 레벨이 하이와 로우 사이에서 스위치되는 히스테리시스 특성을 갖는 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 메모리는
    상기 비교 결과를 제1 입력으로서 수신하는 NOR 게이트;
    상기 NOR 게이트로부터 전달된 출력을 반전하기 위한 인버터; 및
    상기 NOR 게이트의 제2 입력을 공급 전압으로 풀-업하기 위한 저항기를 포함하고,
    상기 인버터로부터 전달된 출력은 상기 NOR 게이트의 상기 제2 입력으로 피드백되고, 상기 NOR 게이트로부터 전달된 출력은 상기 제1 신호에 의해 표시되는 것의 부정을 포함하는 네가티브 신호를 포함하는
    반도체 집적 회로 장치.
  7. 제1항에 있어서, 상기 제1 신호의 전달 회수를 카운트하기 위한 카운터를 더 포함하되, 상기 제1 신호는 상기 전달 회수가 선정된 회수에 도달한 경우에 상기 메모리로 전달되는 반도체 집적 회로 장치.
  8. 제6항에 있어서, 상기 네가티브 신호의 전달 회수를 카운트하기 위한 카운터를 더 포함하되, 상기 네가티브 신호는 상기 전달 회수가 선정된 회수에 도달한 경우에 상기 메모리로 전달되는 반도체 집적 회로 장치.
  9. 반도체 집적 회로 장치에 있어서,
    상기 반도체 집적 회로의 외부에서 공급된 외부 소스 전압의 절대값이 제1 임계 전압을 초과한 것을 상기 검출기가 검출한 후, 제1 신호를 계속해서 전달하기 위한 외부 소스 전압 검출기;
    상기 외부 소스 전압의 절대값이 선정된 범위 내에 있는 동안에 상기 외부 소스 전압에 관계없이 일정한 내부 소스 전압을 생성하고, 상기 제1 신호가 전달되고 있는 동안에 내부 소스 전압으로서 상기 외부 소스 전압을 제공하기 위한 내부 소스 전압 발생기; 및
    상기 내부 소스 전압 발생기로부터 전달된 출력을 외부로 전달하기 위한 단자
    를 포함하고, 상기 외부 소스 전압 검출기는,
    상기 외부 소스 전압의 최소 전압보다 큰 제1 일정 전압을 생성하기 위한 제1 전압 발생기;
    상기 외부 소스 전압의 최대 전압보다 작은 제2 일정 전압을 생성하기 위한 제2 전압 발생기;
    상기 제1 일정 전압과 상기 제2 일정 전압을 서로 비교하기 위한 비교기; 및
    상기 비교기에 의해 수행된 비교의 결과를 저장하기 위한 메모리
    를 포함하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 상기 메모리는
    상기 비교 결과를 제1 입력으로서 수신하는 NAND 게이트;
    상기 NAND 게이트로부터 전달된 출력을 반전하기 위한 인버터; 및
    상기 NAND 게이트의 제2 입력을 접지 전위로 풀-업하기 위한 저항기를 포함하고,
    상기 인버터로부터 전달된 출력은 상기 NAND 게이트의 상기 제2 입력으로 피드백되고, 상기 NAND 게이트로부터 전달된 출력은 상기 제1 신호를 포함하는
    반도체 집적 회로 장치.
  11. 제9항에 있어서, 상기 메모리는
    상기 비교 결과를 제1 입력으로서 수신하는 NOR 게이트;
    상기 NOR 게이트로부터 전달된 출력을 반전하기 위한 인버터; 및
    상기 NOR 게이트의 제2 입력을 공급 전압으로 풀-업하기 위한 저항기를 포함하고,
    상기 인버터로부터 전달된 출력은 상기 NOR 게이트의 상기 제2 입력으로 피드백되고, 상기 NOR 게이트로부터 전달된 출력은 상기 제1 신호의 부정 신호를 포함하는
    반도체 집적 회로 장치.
  12. 제9항에 있어서, 상기 제1 신호의 전달 회수를 카운트하기 위한 카운터를 더 포함하되, 상기 제1 신호는 상기 전달 회수가 선정된 회수에 도달한 경우에 상기 메모리로 전달되는 반도체 집적 회로 장치.
  13. 제11항에 있어서, 상기 네가티브 신호의 전달 회수를 카운트하기 위한 카운터를 더 포함하되, 상기 네가티브 신호는 상기 전달 회수가 선정된 회수에 도달한 경우에 상기 메모리로 전달되는 반도체 집적 회로 장치.
  14. 반도체 집적 회로 장치에 있어서,
    상기 반도체 집적 회로 장치의 외부에서 공급된 외부 소스 전압의 절대값이 제1 임계 전압을 초과한 것을 검출한 후에, 제1 신호를 계속해서 전달하기 위한 외부 소스 전압 검출기; 및
    상기 외부 소스 전압의 상기 절대값이 선정된 범위에 있는 동안에 상기 외부 소스 전압에 관계없이 일정한 내부 소스 전압을 제공하고, 상기 제1 신호가 전달되고 있는 동안에는 내부 소스 전압으로서 상기 외부 소스 전압을 제공하기 위한 내부 소스 전압 발생기
    를 포함하고,
    상기 외부 소스 전압 검출기는 상기 외부 소스 전압의 상기 절대값이 상기 제1 임계 전압보다 작은 제2 임계 전압으로 떨어질 때까지 상기 제1 신호를 계속해서 전달하고,
    상기 내부 소스 전압 발생기는,
    상기 일정 내부 소스 전압이 기초로하는 일정 기준 전압을 출력하기 위한 기준 전압 발생기; 및
    상기 일정 기준 전압과 같은 크기의 상기 일정 내부 소스 전압을 생성하기 위한 전압 팔로워
    를 포함하고,
    상기 제1 신호가 전달된 후, 상기 일정 기준 전압이 상기 외부 소스 전압과 같은 동안에 상기 전압 팔로워가 비활성화되지 않고, 상기 기준 전압 발생기가 상기 내부 소스 전압으로서 상기 외부 소스 전압을 공급하도록 비활성화되는
    반도체 집적 회로 장치.
  15. 제9항에 있어서, 상기 내부 소스 전압 발생기는 일정 기준 전압과 같은 크기의 상기 내부 소스 전압을 생성하기 위한 전압 팔로워를 포함하고, 상기 전압 팔로워는 상기 제1 신호, 및 상기 제1 신호로부터 반전된 제2 신호가 전달된 후에 비활성화되는 반도체 집적 회로 장치.
KR1019960048024A 1995-10-25 1996-10-24 반도체 집적 회로 장치 KR100237119B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7276073A JP2830799B2 (ja) 1995-10-25 1995-10-25 半導体集積回路装置
JP95-276073 1995-10-25

Publications (2)

Publication Number Publication Date
KR970024194A KR970024194A (ko) 1997-05-30
KR100237119B1 true KR100237119B1 (ko) 2000-01-15

Family

ID=17564429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960048024A KR100237119B1 (ko) 1995-10-25 1996-10-24 반도체 집적 회로 장치

Country Status (3)

Country Link
US (1) US5886569A (ko)
JP (1) JP2830799B2 (ko)
KR (1) KR100237119B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3457209B2 (ja) * 1999-03-23 2003-10-14 富士通株式会社 電圧検出回路
US6535084B1 (en) 2000-01-15 2003-03-18 Ge Medical Systems Global Technology Company, Llc Method and apparatus for designing an RF coil assembly
JP2003022697A (ja) * 2001-07-06 2003-01-24 Mitsubishi Electric Corp 半導体集積回路装置
JP4287678B2 (ja) * 2003-03-14 2009-07-01 Ｏｋｉセミコンダクタ株式会社 内部電源回路
WO2009098738A1 (ja) * 2008-02-06 2009-08-13 Panasonic Corporation 半導体装置及びそのリセット方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103782A (ja) * 1992-09-17 1994-04-15 Fujitsu Ltd Ｍｏｓ型スタティックｒａｍ
JPH06103765A (ja) * 1992-09-22 1994-04-15 Sanyo Electric Co Ltd Ｄｒａｍの基板電圧発生装置
JPH076557A (ja) * 1993-06-15 1995-01-10 Hitachi Maxell Ltd テープカートリッジ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149876A (ja) * 1989-11-07 1991-06-26 Hitachi Ltd 半導体集積回路装置
JP2778199B2 (ja) * 1990-04-27 1998-07-23 日本電気株式会社 内部降圧回路
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
KR950008453B1 (ko) * 1992-03-31 1995-07-31 삼성전자주식회사 내부전원전압 발생회로
JP3071600B2 (ja) * 1993-02-26 2000-07-31 日本電気株式会社 半導体記憶装置
KR970008141B1 (ko) * 1994-11-15 1997-05-21 엘지반도체 주식회사 반도체장치의 번인회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103782A (ja) * 1992-09-17 1994-04-15 Fujitsu Ltd Ｍｏｓ型スタティックｒａｍ
JPH06103765A (ja) * 1992-09-22 1994-04-15 Sanyo Electric Co Ltd Ｄｒａｍの基板電圧発生装置
JPH076557A (ja) * 1993-06-15 1995-01-10 Hitachi Maxell Ltd テープカートリッジ

Also Published As

Publication number Publication date
JPH09120319A (ja) 1997-05-06
US5886569A (en) 1999-03-23
JP2830799B2 (ja) 1998-12-02
KR970024194A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
KR930008886B1 (ko) 전기적으로 프로그램 할 수 있는 내부전원 발생회로
US7205682B2 (en) Internal power supply circuit
KR970008141B1 (ko) 반도체장치의 번인회로
JPH06295585A (ja) 内部電源電圧発生回路
EP0600527B1 (en) Stress mode circuit for an integrated circuit with on-chip voltage down converter
KR100272171B1 (ko) 저전류 동작 출력 회로 및 입출력 시스템과이를 이용한 데이터입출력 방법
US5367491A (en) Apparatus for automatically initiating a stress mode of a semiconductor memory device
US5111136A (en) Semiconductor circuit
KR100237119B1 (ko) 반도체 집적 회로 장치
US6016068A (en) Power on reset circuit capable of generating power on reset signal without fail
JPH09231798A (ja) 半導体メモリのバーンイン感知回路
KR100455442B1 (ko) 저전압 검출기
KR100378193B1 (ko) 반도체 메모리장치의 입출력 회로 및 전류제어 회로
US5969540A (en) Three-level detector without standby current
US6522591B2 (en) Semiconductor memory circuit
US5808476A (en) Built-in current sensor for IDDQ monitoring
US8449179B2 (en) Temperature detection system
KR100289647B1 (ko) 기준전압 발생회로
KR100554846B1 (ko) 네가티브 워드라인 전압 검출 회로
US8030958B2 (en) System for providing a reference voltage to a semiconductor integrated circuit
KR100303995B1 (ko) 내부전압 강하회로
KR950008454B1 (ko) 내부전원전압 발생회로
KR950008452B1 (ko) 씨모오스 전압 레벨 디텍터
KR100545448B1 (ko) 내부전압 생성 회로
US9618562B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020918

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee