KR100378193B1

KR100378193B1 - 반도체 메모리장치의 입출력 회로 및 전류제어 회로

Info

Publication number: KR100378193B1
Application number: KR10-2001-0007271A
Authority: KR
Inventors: 송기환; 강대운
Original assignee: 삼성전자주식회사
Priority date: 2001-02-14
Filing date: 2001-02-14
Publication date: 2003-03-29
Anticipated expiration: 2021-02-14
Also published as: US20020110034A1; KR20020066839A

Abstract

제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감하고 또한 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량을 방지할 수 있는 반도체 메모리장치의 입출력 회로 및 전류제어 회로가 개시된다. 상기 입출력 회로를 포함하는 본 발명에 따른 전류제어 회로는, CMOS 전송게이트로 구성되는 제1 및 제2전달수단들, 전압 분배기, 비교기, 및 전류제어 카운터를 구비하고, 특히 제1전달수단의 PMOS 트랜지스터의 벌크(Bulk)와 전원전압 사이에 연결되는 제1저항 및 제2전달수단의 PMOS 트랜지스터의 벌크와 전원전압 사이에 연결되는 제2저항를 구비하는 것을 특징으로 한다. 제1 및 제2저항은 각각 제1 및 제2전달수단의 PMOS 트랜지스터에 형성되는 PN 다이오드가 순방향으로 턴온되더라도 일정수준 이상의 누설전류가 빠져나가는 것을 방지하며, 이에 따라 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량이 방지된다. 또한 제1 및 제2전달수단들이 CMOS 전송게이트로 구성되므로 CMOS 전송게이트의 NMOS 트랜지스터와 PMOS 트랜지스터가 서로 상보작용을 하게 되며 이에 따라 본 발명에 따른 전류제어 회로는 제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감해지는 장점이 있다.

Description

반도체 메모리장치의 입출력 회로 및 전류제어 회로{Input-output circuit and current control circuit of semiconductor memory device}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 패킷 방식 반도체 메모리장치의 입출력 회로 및 전류제어 회로에 관한 것이다.

근래에 반도체 메모리장치의 고속동작을 실현하기 위해, 램버스 디램(RamBus DRAM)과 같이 데이터 및 어드레스들이 패킷(Packet) 단위로 입력되는 반도체 메모리장치가 실용화되고 있다. 패킷 방식 반도체 메모리장치를 채용하는 씨스템에서는, 하나의 메모리 콘트롤러와 다수개의 패킷 방식 메모리장치들이 동일한 신호라인들에 연결되며, 신호라인은 통상 채널이라 불린다. 따라서 패킷 방식 반도체 메모리장치는 채널에 연결되는 입출력핀의 부하의 크기에 따라 출력드라이버의 전류 구동능력을 미세하게 조절하기 위한 전류제어 회로를 구비한다.

도 1은 패킷 방식 반도체 메모리장치의 입출력회로 부분을 나타내는 도면이고, 도 2는 도 1에 도시된 종래의 전류제어 회로를 나타내는 도면이다.

도 1을 참조하면, 전류 구동능력을 조절하고자 하는 출력드라이버(14)에 전류제어 회로(13)가 연결된다. 전류제어 회로(13)는 채널에 연결되는 입출력핀(11)의 출력 저전압(VOL)과 이웃하는 입출력핀(12)의 출력 고전압(VOH)을 받아 이들의 평균값을 구한 뒤 평균값이 외부에서 입력되는 소정의 기준전압보다 큰지 작은지를 판단하여 그 결과에 따라 입출력핀(11)에 연결된 출력 드라이버(14)의 전류 구동능력을 조절한다.

도 2를 참조하면, 전류제어 회로(13)는, 전류제어 인에이블 신호(CCE)에 응답하여 입출력핀(11)의 출력 저전압(VOL)을 전달하는 제1전달수단(23), 전류제어 인에이블 신호(CCE)에 응답하여 이웃하는 입출력핀(12)의 출력 고전압(VOH)을 전달하는 제2전달수단(24), 제1전달수단(23)을 통해 전달된 VOL과 제2전달수단(24)을 통해 전달된 VOH의 평균값(Vcmp)을 발생하는 전압 분배기(25), 평균값(Vcmp)과 외부에서 인가되는 기준전압(Vref)을 비교하는 비교기(26), 및 비교기(26)의 출력에 응답하여 입출력핀(11)에 연결된 출력 드라이버(14)의 전류 구동능력을 조절하기 위한 제어비트들(ICTR0 내지 ICTR5)을 발생하는 전류제어 카운터(27)를 구비한다.

그런데 종래기술에서는 제1 및 제2전달수단들(23,24)이 CMOS형전송게이트(Transmission gate)로 구성되거나 NMOS형 패쓰게이트(Pass gate)로 구성된다. 제1 및 제2전달수단들(23,24)이 CMOS형 전송게이트로 구성되는 경우에는 CMOS 전송게이트의 NMOS 트랜지스터와 PMOS 트랜지스터가 서로 상보작용을 하여 제조공정 변동(Variation), 입출력핀(11,12)의 전압레벨 변동, 및 온도변동에 대해 상쇄작용을 한다. 따라서 전류제어 회로가 제조공정 변동(Variation), 입출력핀의 전압레벨 변동, 및 온도 변동에 둔감해지는 즉 이뮤니티(Immunity)가 향상되는 장점이 있다. 반면에 전원전압이 약 2.5볼트이고 입출력핀(11,12)에 4볼트 이상의 전압이 인가되는 번인(Burn-in) 테스트와 같은 테스트 모드에서는 CMOS 전송게이트의 PMOS 트랜지스터에 형성되는 PN 다이오드가 순방향으로 턴온되어 누설전류가 발생될 수 있으며, 이로 인하여 번인 테스트 모드에서 누설전류 과다 등의 불량이 발생될 수 있는 단점이 있다.

한편 제1 및 제2전달수단들(23,24)이 NMOS형 패쓰게이트로 구성되는 경우에는 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량이 발생되지 않는 장점이 있다. 반면에 NMOS 트랜지스터와 PMOS 트랜지스터에 의한 상쇄작용이 없으므로 제조공정 변동, 입출력핀(11,12)의 전압레벨 변동, 및 온도변동에 민감해지는 즉 이뮤니티(Immunity)가 약화되는 단점이 있다.

따라서 본 발명이 이루고자하는 제1기술적 과제는, 제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감하고 또한 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량을 방지할 수 있는 반도체 메모리장치의 전류제어 회로를 제공하는 데 있다.

본 발명이 이루고자하는 제2기술적 과제는, 제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감하고 또한 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량을 방지할 수 있는 반도체 메모리장치의 입출력 회로를 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 패킷 방식 반도체 메모리장치의 입출력회로 부분을 나타내는 도면

도 2는 도 1에 도시된 종래의 전류제어 회로를 나타내는 도면

도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 전류제어 회로를 나타내는 도면

상기 제1기술적 과제를 달성하기 위한 본 발명에 따른 전류제어 회로는, CMOS 전송게이트로 구성되는 제1 및 제2전달수단들, 전압 분배기, 비교기, 및 전류제어 카운터를 구비하고, 특히 상기 제1전달수단의 PMOS 트랜지스터의 벌크(Bulk)와 전원전압 사이에 연결되는 제1저항 및 상기 제2전달수단의 PMOS 트랜지스터의 벌크와 전원전압 사이에 연결되는 제2저항를 구비하는 것을 특징으로 한다.

상기 제1전달수단은 전류제어 인에이블 신호에 응답하여 제1입출력핀의 출력 저전압(VOL)을 전달하고, 상기 제2전달수단은 상기 전류제어 인에이블 신호에 응답하여 제2입출력핀의 출력 고전압(VOH)을 전달한다.

상기 제1저항은 상기 제1전달수단의 PMOS 트랜지스터에 형성되는 PN 다이오드가 순방향으로 턴온되더라도 일정수준 이상의 누설전류가 빠져나가는 것을 방지한다. 또한 상기 제2저항은 상기 제2전달수단의 PMOS 트랜지스터에 형성되는 PN 다이오드가 순방향으로 턴온되더라도 일정수준 이상의 누설전류가 빠져나가는 것을 방지한다. 상기 제1저항 및 제2저항은 N웰로 구성되거나 폴리실리콘으로 구성되는 것이 바람직하다.

상기 전압 분배기는 상기 제1전달수단을 통해 전달된 전압과 상기 제2전달수단을 통해 전달된 전압을 수신하여 이들의 평균값을 발생한다. 상기 비교기는 상기 평균값과 기준전압을 비교하고, 상기 전류제어 카운터는 상기 비교기의 출력에 응답하여 상기 제1입출력핀에 연결된 출력 드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생한다.

또한 상기 제2기술적 과제를 달성하기 위한 본 발명에 따른 입출력 회로는, 입출력핀에 연결되는 반도체장치의 입출력 회로에 있어서, 상기 입출력핀에 소오스 및 드레인중 하나가 연결되고 소정의 제어신호에 응답하여 상기 입출력핀의 전압을 전달하는 PMOS 트랜지스터, 및 상기 PMOS 트랜지스터의 벌크와 소정의 DC 전압 사이에 연결되는 저항를 구비하는 것을 특징으로 한다.

상기 저항은 상기 PMOS 트랜지스터의 벌크에 해당하는 N웰로 구성되거나 폴리실리콘으로 구성된다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 전류제어 회로를 나타내는 도면이다.

도 3을 참조하면, 본 발명의 일실시예에 따른 전류제어 회로는, CMOS 전송게이트로 구성되는 제1 및 제2전달수단들(33,34), 전압 분배기(35), 비교기(36), 및 전류제어 카운터(37)를 구비한다. 특히 본 발명의 일실시예에 따른 전류제어 회로는, 제1전달수단(33)의 PMOS 트랜지스터의 N형 벌크(Bulk)와 전원전압(VDD) 사이에 연결되는 저항(R33) 및 제2전달수단(34)의 PMOS 트랜지스터의 N형 벌크와 전원전압(VDD) 사이에 연결되는 저항(R34)를 더 구비한다.

제1전달수단(33)은 전류제어 인에이블 신호(CCE)에 응답하여 제1입출력핀(31)의 출력 저전압(VOL)을 전달하고, 제2전달수단(34)은 전류제어 인에이블 신호(CCE)에 응답하여 이웃하는 제2입출력핀(32)의 출력 고전압(VOH)을 전달한다. 제1전달수단(33) 및 저항(R33)이 제1입출력핀(31)에 대응하는 본 발명에 따른 입출력 회로이고 제2전달수단(34) 및 저항(R34)이 제2입출력핀(32)에 대응하는 본 발명에 따른 입출력 회로이다.

전류제어 인에이블 신호(CCE)는, 제1전달수단(33)을 통해 전달되는 VOL의 전압강하 및 제2전달수단(34)를 통해 전달되는 VOH의 전압강하를 감소시키기 위해, 활성화시 전원전압(VDD)보다 높은 고전압(VPP)을 갖는다.

전압 분배기(35)는 제1전달수단(33)을 통해 전달된 VOL과 제2전달수단(34)을 통해 전달된 VOH를 받아 이들의 평균값(Vcmp)을 발생한다. 전압 분배기(35)는 저항 래더형(Resistor ladder type)으로서 제1전달수단(33)의 출력단과 제2전달수단(34)의 출력단 사이에 직렬로 접속되는 저항들(R31,R32)을 구비하고, 저항들(R31,R32)의 접속점으로부터 평균값(Vcmp)이 출력된다. 저항들(R31,R32)은 동일한 레지스턴스 값을 갖고 이에 따라 평균값(Vcmp)은 (VOH+VOL)/2이 된다.

비교기(36)는 평균값(Vcmp)과 외부에서 인가되는 기준전압(Vref)을 비교하고, 전류제어 카운터(37)은 비교기(36)의 출력에 응답하여 제1입출력핀(31)에 연결된 출력 드라이버(미도시)의 전류 구동능력을 조절하기 위한 제어비트들(ICTR0 내지 ICTR5)을 발생한다. 제어비트들(ICTR0 내지 ICTR5)에 의해 출력 드라이버의 엔모스 풀다운 트랜지스터들의 턴온 또는 턴오프가 결정됨으로써 출력 드라이버의 전류 구동능력이 조절된다. 출력 드라이버의 전류 구동능력이 조절되는 상세동작은 당업계에서 통상의 지식을 가진자에게 널리 알려진 사항이므로 여기에서 생략된다.

한편 본 발명의 핵심 구성요소인 저항들(R33,R34)은 N형 웰(Well) 또는 폴리실리콘으로 구성되는 것이 바람직하다. 저항(R33)은 제1전달수단(33)의 PMOS 트랜지스터와 N형 벌크 사이에 형성되는 PN다이오드가 번인(Burn-in) 테스트와 같은 테스트 모드(전원전압이 약 2.5볼트이고 입출력핀(31,32)에 4볼트 이상의 전압이 인가된다.)에서 순방향으로 턴온되더라도 일정수준 이상의 누설전류가 빠져나가는 것을 방지한다. 마찬가지로 저항(R34)은 제2전달수단(34)의 PMOS 트랜지스터와 N형 벌크 사이에 형성되는 PN다이오드가 번인 테스트와 같은 테스트 모드에서 순방향으로 턴온되더라도 일정수준 이상의 누설전류가 빠져나가는 것을 방지한다.

따라서 도 3에 도시된 본 발명에 따른 입출력 회로 및 전류제어 회로는 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량을 방지할 수 있는 장점이 있다. 또한 제1 및 제2전달수단들(33,34)이 CMOS 전송게이트로 구성되므로 CMOS 전송게이트의 NMOS 트랜지스터와 PMOS 트랜지스터가 서로 상보작용을 하게 되며 이에따라 본 발명에 따른 전류제어 회로는 제조공정 변동, 입출력핀(31,32)의 전압레벨 변동, 및 온도변동에 둔감해지는 즉 이뮤니티(Immunity)가 향상되는 장점이 있다.

전원전압이 2.25볼트이고 제1 및 제2전달수단에 인가되는 전류제어 인에이블 신호(CCE)가 3.3볼트이고 온도가 110℃인 최악조건(Worst condition)에서의 시뮬레이션 결과, 제1 및 제2전달수단들이 NMOS형 패쓰게이트로 구성되는 도 2에 도시된 종래의 전류제어 회로에서는 전압 분배기의 출력(Vcmp)에 최대 ±18 밀리볼트 정도의 오프셋 전압이 발생되고 도 3에 도시된 본 발명에 따른 전류제어 회로에서는 전압 분배기의 출력(Vcmp)에 최대 ±8 밀리볼트 정도의 오프셋 전압이 발생된다. 이 결과로부터 도 3에 도시된 본 발명에 따른 전류제어 회로가 도 2에 도시된 종래의 전류제어 회로에 비해 제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감하다는 것을 알 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 입출력 회로 및 전류제어 회로는, 번인 테스트와 같은 테스트 모드에서 누설전류 과다 등의 불량을 방지할 수 있는 장점이 있으며 제조공정 변동, 입출력핀의 전압레벨 변동, 및 온도변동에 둔감해지는 즉 이뮤니티(Immunity)가 향상되는 장점이 있다.

Claims

제1입출력핀에 연결된 출력 드라이버의 전류 구동능력을 조절하는 반도체 메모리장치의 전류제어 회로에 있어서,

전류제어 인에이블 신호에 응답하여 상기 제1입출력핀의 전압을 전달하는 제1CMOS 전송게이트;

상기 전류제어 인에이블 신호에 응답하여 제2입출력핀의 전압을 전달하는 제2CMOS 전송게이트;

상기 제1CMOS 전송게이트의 PMOS 트랜지스터의 벌크와 DC 전압 사이에 연결되는 제1저항;

상기 제2CMOS 전송게이트의 PMOS 트랜지스터의 벌크와 DC 전압 사이에 연결되는 제2저항;

상기 제1CMOS 전송게이트를 통해 전달된 전압과 상기 제2CMOS 전송게이트를 통해 전달된 전압을 수신하여 이들의 평균값을 발생하는 전압 분배기;

상기 평균값과 기준전압을 비교하는 비교기; 및

상기 비교기의 출력에 응답하여 상기 출력 드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하는 것을 특징으로 하는반도체 메모리장치의 전류제어 회로.
제1항에 있어서, 상기 제1저항 및 제2저항은 상기 PMOS 트랜지스터들의 벌크에 해당하는 N웰로 구성되는 것을 특징으로 하는 반도체 메모리장치의 전류제어 회로.
제1항에 있어서, 상기 제1저항 및 제2저항은 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 전류제어 회로.
입출력핀에 연결되는 반도체장치의 입출력 회로에 있어서,

상기 입출력핀에 소오스 및 드레인중 하나가 연결되고 소정의 제어신호에 응답하여 상기 입출력핀의 전압을 전달하는 PMOS 트랜지스터; 및

상기 PMOS 트랜지스터의 벌크와 소정의 DC 전압 사이에 연결되는 저항를 구비하는 것을 특징으로 하는 입출력 회로.
제4항에 있어서, 상기 저항은 상기 PMOS 트랜지스터의 벌크에 해당하는 N웰로 구성되는 것을 특징으로 하는 입출력 회로.
제4항에 있어서, 상기 저항은 폴리실리콘으로 구성되는 것을 특징으로 하는 입출력 회로.