KR100587233B1

KR100587233B1 - 반도체 메모리소자의 번인테스트 방법

Info

Publication number: KR100587233B1
Application number: KR1020040043531A
Authority: KR
Inventors: 김우진; 박광준; 곽주석; 이광원; 이종진
Original assignee: 삼성전자주식회사
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2006-06-08
Also published as: US20070127300A1; KR20050118417A; US20050276131A1

Abstract

본 발명은 반도체 메모리소자 및 그 반도체 메모리소자의 번인 테스트 방법에 관한 것으로, 번인모드 인에이블(burn-in mode enable) 신호가 활성화(activation)되는 경우에 입력데이터 또는 출력데이터를 반전시키는 스위치회로가 내장되는 것을 특징으로 하는 반도체 메모리소자와, 이러한 반도체 메모리소자의 번인 테스트시 번인 테스트 시스템에 의해 그 입력데이터 논리값의 반전값을 참값으로 하여 그 출력데이터에 대해 패스/패일(Pass/Fail) 판정이 실시되는 단계를 포함하는 번인 테스트 방법이 개시된다.

이에 따라 번인 테스트 진행시 해당 반도체 메모리소자가 번인모드에 진입해 있는지가 판별 가능하므로 정상동작모드로 번인 테스트되어 불량이 잠재된 제품의 출시가 사전 차단되므로 차후 시장에서의 제품불량 사고가 예방된다.

번인, 테스트, 스위치, 제어신호, 번인모드

Description

반도체 메모리소자 및 그 반도체 메모리소자의 번인 테스트 방법{Semiconductor memory device and method for burnin and testing thereof}

도 1은 종래의 반도체 메모리소자의 구조를 개략적으로 나타낸 블럭도이다.

도 2는 내부전압발생장치에 의한 내부전압과 외부전압과의 관계를 나타낸 그래프이다.

도 3은 종래의 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다.

도 4는 종래의 번인 테스트시 데이터 라이트 및 데이터 리드 상태를 개략적으로 나타낸 개념도이다.

도 5는 본 발명의 일실시예에 따른 반도체 메모리소자의 구조를 개략적으로 나타낸 블럭도이다.

도 6은 본 발명의 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다.

도 7은 본 발명의 일실시예에 따른 번인 테스트시 데이터 라이트 및 데이터 리드 상태를 개략적으로 나타낸 개념도이다.

도 8은 본 발명의 다른 실시예에 따른 반도체 메모리소자의 구조를 개략적으로 나타낸 블럭도이다.

도 9는 본 발명의 또다른 실시예에 따른 반도체 메모리소자의 구조를 개략적으로 나타낸 블럭도이다.

도 10은 본 발명의 또다른 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다.

도 11 및 도 12는 각각 본 발명의 또다른 실시예에 따른 번인 테스트시 데이터 라이트 및 데이터 리드 상태를 개략적으로 나타낸 개념도이다.

<도면의 주요부분에 대한 부호의 설명>

107, 207, 307, 407: 메모리셀 어레이

160, 260, 460: 제어신호발생장치

170, 270, 470: 메모리 입출력상태 제어회로

243, 353: 제1 및 제2데이터스위치회로

480: 제어신호스위치회로

본 발명은 반도체소자와 관련된 것으로, 더욱 자세하게는 반도체 메모리소자 및 그 반도체 메모리소자의 번인 테스트 방법에 관한 것이다.

일반적으로 번인 테스트(Burn-In Test)는 반도체 메모리소자의 초기 불량을 짧은 시간내에 걸러내기 위하여 정상조건보다 고전압·고온 상태에서 반도체 메모리소자의 잠재적 결함여부를 가려내는 과정이다. 예를 들어 실제 반도체 메모리소 자의 사용조건인 2.5V, 25℃ 보다 혹독한 조건인 5V, 125℃ 를 테스트 조건으로 하여 반도체 메모리소자의 불량여부를 조기에 가려낸다.

이러한 번인 테스트는 반도체 메모리소자가 번인 테스트 시스템에 로딩되어 실시되는데, 웨이퍼 레벨에서 실시될 수도 있고 패키지 레벨에서 실시될 수도 있다. 통상적으로 반도체 메모리소자내에는 정상동작모드를 번인모드로 전환시키는 번인모드 발생장치가 내장되어 있다. 즉 번인모드 발생장치는 반도체 메모리소자를 정상동작 상태에서 번인 테스트 상태로 전환시킨다.

도 1에 도시된 바와 같이, 종래의 반도체 메모리소자(100)는 메모리셀 어레이(107), 어드레스 제어부(110), 내부전압발생부(120), 번인모드 발생장치(130), 데이터 입력부(140), 데이터 출력부(150), 제어신호발생장치(160) 및 메모리 입출력상태 제어회로(170)를 구비한다.

메모리셀 어레이(107)에는 데이터가 저장되는 메모리셀이 매트릭스로 배열되어 있다.

어드레스 제어부(110)는 외부 어드레스신호(A0~Ai)를 입력받아 제어신호발생장치(160)에서 출력된 내부제어신호(/ZCTRL)의 제어하에 컬럼(column) 어드레스신호 및 로우(row) 어드레스신호를 각각 컬럼 선택회로(112) 및 로우 선택회로(113)로 출력하는 어드레스 제어회로(111)와, 어드레스 제어회로(111)로부터 입력받은 컬럼(column) 어드레스신호 및 로우(row) 어드레스신호를 각각 복호(復號)화여 메모리셀 어레이(107)에서 소정의 컬럼 라인(예를 들어 비트선) 또는 로우 라인(예를 들어 워드선)을 각각 선택하는 컬럼 선택회로(112) 및 로우 선택회로(113)를 포함한다.

내부전압발생부(120)는 반도체 메모리소자(100)내부의 기준전압(Vref)을 발생시키는 기준전압발생장치(121)와, 메모리셀 어레이(107)에 인가되는 내부전원(Vint)을 발생시키는 내부전압발생장치(122)를 포함한다.

번인모드 발생장치(130)는 /CS(Chip Select), /WE(Write Enable), /OE(Out Enable) 및 /OTHRS(기타 외부제어신호)와 같은 외부 제어신호(/CTRL)를 입력받아 이들을 클럭신호(CLK)로 동기화하고 조합하여 번인모드 인에이블 신호(ZBIE)를 활성화(activation)시킨다.

도 1의 번인모드 발생장치(130)가 번인모드 인에이블 신호(ZBIE)를 활성화하지 않는 정상동작 상태인 경우에는 도 2에서 도시된 바와 같이 외부전압(Vext)이 소자동작최소전압(Vs) 이상 가해질 때 내부전압발생장치(도1 의 122)가 일정한 내부전압(Vint1)을 메모리셀 어레이(도 1의 107)로 인가하는 정상동작 모드(N)가 된다. 반면 도 1의 번인모드 발생장치(130)가 활성화된 번인모드 인에이블 신호(ZBIE)를 내부전압발생장치(122)로 출력하는 번인모드 상태인 경우에는 도 2에서 도시된 바와 같이 외부전압(Vext) 증가에 비례하여 커지는 내부전압(Vint)을 내부전압발생장치(도1 의 122)가 메모리셀 어레이(도 1의 107)에 인가하는 번인동작 모드(B)가 된다.

데이터 입력부(140)는 도 1에서와 같이 데이터 입출력단자(DQ)로부터 데이터를 입력받아 클럭신호(CLK)로 동기화된 데이터를 출력하는 데이터입력 버퍼(141)와, 그 동기화된 데이터를 메모리셀 어레이(107)의 선택된 메모리셀로 출력하는 데이터입력 레지스터(142)를 포함한다.

데이터 출력부(150)는 메모리셀 어레이(107)에서의 데이터를 증폭시키는 센스앰프(sens amp)(미도시)와, 그 센스앰프에 의해 증폭된 신호를 입력받는 데이터출력 레지스터(151)와, 데이터출력 레지스터(151)에서 출력된 신호를 입력받아 내부 출력 인에이블 신호(OEM)의 제어하에 활성화시켜 데이터 입출력단자(DQ)로 출력하는 데이터출력 버퍼(152)를 포함한다.

제어신호발생장치(160)는 /CS(chip select), /WE(write enable), /OE(out enable) 및 /OTHRS(기타 외부제어신호)와 같은 외부 제어신호(/CTRL)와 번인모드 인에이블 신호(ZBIE)를 입력받아 ZCS(내부 칩 선택신호), ZWE(내부 입력 인에이블 신호), OEM(내부 출력 인에이블 신호)과 같은 내부 제어신호(ZCTRL)를 출력한다.

메모리 입출력상태 제어회로(170)는 ZCS, ZCW, OEM과 같은 내부 제어신호(ZCTRL)를 입력받아 메모리셀 어레이(107)에서의 동작상태가 라이트 상태(write state)인지 리드 상태(read state)인지를 인식하여 소정의 신호를 메모리셀 어레이(107)에 출력한다.

도 3은 종래의 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다. 도 3을 참조하여 종래의 반도체 메모리소자의 번인 테스트 방법을 설명한다.

먼저 번인 테스트를 실시하는 장치인 번인 테스트 시스템(burn-in test system)에 반도체 메모리소자가 로딩된다(S11단계). 다음으로 번인 테스트를 위한 번인 프로그램이 번인 테스트 시스템에 로딩된다(S12단계). 다음으로 반도체 메모리소자가 번인 테스트 시스템에 제대로 장착되어 있는지 여부와 그 반도체 메모리소자에 알맞은 번인 프로그램인지를 확인하기 위하여 콘택트 체크(contact check)가 실시된다(S13단계). 다음으로 반도체 메모리소자의 메모리셀 각각에 대하여 데이터 라이트(data write)가 실시된다(S14단계). 다음으로 반도체 메모리소자의 메모리셀 각각에 저장된 데이터를 읽어들이는 데이터 리드(data read)가 실시된다(S15단계).

다음으로 반도체 메모리소자의 메모리셀에 대하여 패스/패일(pass/fail)판정이 실시된다(S16단계).

도 4는 종래의 번인 테스트시 데이터 라이트 및 데이터 리드 상태를 개략적으로 나타낸 개념도이다. 도 4에서와 같이 전술한 S14단계에서 데이터 "1"이 데이터 라이트로서 기입된 경우라면 전술한 S15단계에서 읽어들인 데이터 리드 값이 "1"이면 그 해당 메모리셀에 대해서는 패스(Pass: P)로 판정하고, 읽어들인 데이터가 "0" 이면 그 해당 메모리셀에 대해서는 패일(Fail: F)로 판정한다. 반면 전술한 S14단계에서 데이터 "0"이 기입된 경우라면 전술한 S15단계에서 읽어들인 데이터가 "0"이면 그 해당 메모리셀에 대해서는 패스(pass)로 판정하고, 읽어들인 데이터가 "1" 인 경우에는 그 해당 메모리셀에 대해서는 패일(fail)로 판정한다. 도 4에서 (m,n)은 메모리셀 어레이에서의 m행과 n열을 나타내며, 도 4의 로우 및 컬럼은 메 모리셀 어레이의 워드라인(word line) 및 비트라인(bit line)에 대응될 수도 있는데 반드시 도 4의 로우가 워드라인으로 대응되거나 도 4의 컬럼이 비트라인으로 대응되는 것은 아니다. 설명의 편의상 (1,1)(1,2)(1,3)...의 순서로 데이터가 라이트되거나 데이터 리드된다고 하였지만, (1,1)(2,1)(3,1)...의 순서로 데이터가 라이트되거나 데이터 리드될 수도 있다.

다음으로 번인 프로그램이 언로딩된다(S17단계). 다음으로 반도체 메모리소자가 번인 테스트 시스템에서 언로딩되어 번인 테스트가 종료된다(S18단계).

그러나 종래의 반도체 메모리소자는 번인 테스트 진행시 해당 반도체 메모리소자가 번인모드에 진입해 있는지 아니면 정상동작 모드에 있는지 알아낼 수 있는 판별 방법이 없다. 전술한 콘택트 체크에서는 단지 반도체 메모리소자가 번인 테스트 시스템에 제대로 장착되어 있는지 여부와 그 반도체 메모리소자에 알맞은 번인 프로그램인지를 여부를 확인하는 것 밖에 실시되지 않는다.

따라서 외부 신호들을 조합하여 번인모드 인에이블 신호를 출력하는 번인모드 발생장치에서 노이즈 등의 영향으로 클럭신호에 동기되는 외부 입력신호들의 조합이 잘못 인식되어 번인모드 인에이블 신호가 활성화되어야 함에도 활성화되지 않은 경우가 발생하여 내부전압이 정상동작 모드로 동작되지만 작업자는 번인모드로 착각하는 바람직하지 못한 경우가 발생한다. 도 2에서와 같이 작업자가 Vint2의 내부전압을 인가할 목적으로 Vcc1의 외부전압을 반도체 메모리소자의 소정 단자에 가하는 경우에 그 반도체 메모리소자의 내부는 실제로 정상동작모드(N)상태여서 메모리셀 어레이에 인가되는 내부전압은 Vint1이 되어 규정된 번인 테스트 조건(Vint2) 에 미치지 못하는 내부전압으로 번인 테스트가 진행되므로, 규정에 위반된 부실한 번인 테스트가 진행되어 잠재된 불량을 가지는 제품이 양품으로 출시되어 차후 시장에서 대량 제품불량 사태가 초래되는 문제점이 있다.

따라서 본 발명은 반도체 메모리소자의 번인모드 진입 여부가 판별될 수 있도록 개선된 반도체 메모리소자 및 그 반도체 메모리소자의 번인 테스트 방법을 제공하는데 목적이 있다.

본 발명의 일실시예에 따른 반도체 메모리소자는, 데이터를 저장하는 메모리셀이 매트릭스로 배열된 메모리셀 어레이, 그 메모리셀 어레이의 로우(row) 및 컬럼(column)을 지정·선택하는 어드레스 제어부, 외부 제어신호를 입력받아 번인모드 인에이블(burn-in mode enable) 신호를 발생시키는 번인모드 발생장치, 그 번인모드 인에이블 신호가 활성화되면 그 메모리셀 어레이에 번인동작 모드의 내부전압을 인가하는 내부전압발생부, 그 데이터를 그 메모리셀 어레이에 입력시키는 데이터 입력부 및 그 메모리셀 어레이로부터 그 데이터를 출력시키는 데이터 출력부를 구비한 반도체 메모리소자에 있어서, 그 데이터 입력부는 그 번인모드 인에이블 신호의 활성화 여부에 따라 그 데이터의 논리값을 반전(invert)시키는 제1데이터스위치회로를 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 반도체 메모리소자는, 데이터를 저장하는 메모리셀이 매트릭스로 배열된 메모리셀 어레이, 그 메모리셀 어레이의 로우 및 컬럼 을 지정·선택하는 어드레스 제어부, 외부 제어신호를 입력받아 번인모드 인에이블(burn-in mode enable) 신호를 발생시키는 번인모드 발생장치, 그 번인모드 인에이블 신호가 활성화되면 그 메모리셀 어레이에 번인동작 모드의 내부전압을 인가하는 내부전압발생부, 그 데이터를 그 메모리셀 어레이에 입력시키는 데이터 입력부 및 그 메모리셀 어레이로부터 그 데이터를 출력시키는 데이터 출력부를 구비한 반도체 메모리소자에 있어서, 그 데이터 출력부는 그 번인모드 인에이블 신호의 활성화 여부에 따라 그 데이터의 논리값을 반전(invert)시키는 제2데이터스위치회로를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1 또는 제2스위치회로는 그 번인모드 인에이블 신호가 활성화되는 경우에 그 데이터를 반전시키는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1 또는 제2데이터스위치회로는, 그 번인모드 인에이블 신호에 의해 제어되는 제1 pMOS(p-type Metal Oxide Semiconductor)트랜지스터와 그 번인모드 인에이블 신호의 반전신호에 의해 제어되는 제1 nMOS(n-type Metal Oxide Semiconductor)트랜지스터가 결합된 제1 CMOS(Complementary Metal Oxide Semiconductor)트랜지스터 및 그 번인모드 인에이블 신호에 의해 제어되는 제2 nMOS트랜지스터와 그 번인모드 인에이블 신호의 반전신호에 의해 제어되는 제2 pMOS트랜지스터가 결합된 제2 CMOS트랜지스터를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1 CMOS트랜지스터의 소스(source)단자로 그 데이터에 대한 신호가 입력되고, 그 제2 CMOS트랜지스터의 소스단자로 그 데이터에 대한 반전신호가 입력되는 것을 특징으로 한다.

본 발명의 또다른 실시예에 따른 반도체 메모리소자는, 데이터를 저장하는 메모리셀이 매트릭스로 배열된 메모리셀 어레이, 그 메모리셀 어레이의 로우 및 컬럼을 지정·선택하는 어드레스 제어부, 외부 제어신호를 입력받아 번인모드 인에이블(burn-in mode enable) 신호를 발생시키는 번인모드 발생장치, 그 번인모드 인에이블 신호가 활성화되면 그 메모리셀 어레이에 번인동작 모드의 내부전압을 인가하는 내부전압발생부, 그 데이터를 그 메모리셀 어레이에 입력시키는 데이터 입력부, 그 메모리셀 어레이로부터 그 데이터를 출력시키는 데이터 출력부, 그 외부 제어신호를 입력받아 내부 제어신호를 출력하는 제어신호발생장치 및 그 내부 제어신호를 입력받아 그 메모리셀 어레이의 동작상태가 라이트 상태(write state)인지 리드 상태(read state)인지를 지정하는 메모리 입출력상태 제어회로를 구비한 반도체 메모리소자에 있어서, 그 번인모드 인에이블 신호의 활성화 여부에 따라 그 외부제어신호 또는 그 내부제어신호를 반전(invert)시키는 제어신호스위치회로를 더 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제어신호스위치회로는 그 번인모드 인에이블 신호가 활성화되는 경우에 그 외부제어신호 또는 그 내부제어신호를 반전시키는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제어신호스위치회로는, 그 번인모드 인에이블 신호에 의해 제어되는 제3 pMOS트랜지스터와 그 번인모드 인에이블 신 호의 반전신호에 의해 제어되는 제3 nMOS트랜지스터가 결합된 제3 CMOS트랜지스터와, 그 번인모드 인에이블 신호에 의해 제어되는 제4 nMOS트랜지스터와 그 번인모드 인에이블 신호의 반전신호에 의해 제어되는 제4 pMOS트랜지스터가 결합된 제4 CMOS트랜지스터와, 그 번인모드 인에이블 신호에 의해 제어되는 제5 pMOS트랜지스터와 그 번인모드 인에이블 신호의 반전신호에 의해 제어되는 제5 nMOS트랜지스터가 결합된 제5 CMOS트랜지스터와, 그 번인모드 인에이블 신호에 의해 제어되는 제6 nMOS트랜지스터와 그 번인모드 인에이블 신호의 반전신호에 의해 제어되는 제6 pMOS트랜지스터가 결합된 제6 CMOS트랜지스터를 포함하는 것을 특징으로 한다.

본 발명의 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법은, (A1) 메모리셀 어레이를 포함하는 반도체 메모리소자가 번인 테스트 시스템에 로딩되는 단계; (A2) 번인 테스트를 위한 번인 프로그램이 그 번인 테스트 시스템에 로딩되는 단계; (A3) 그 번인 테스트 시스템에 의해 그 메모리셀 어레이에 제1데이터가 기입되는 데이터 라이트(data write)단계; (A4) 그 번인 테스트 시스템에 의해 그 메모리셀 어레이에 저장된 제2데이터를 읽어들이는 데이터 리드(data read)단계; (A5) 그 번인 테스트 시스템에 의해 그 제1데이터 논리값의 반전값을 참값으로 하여 그 제2데이터에 대해 패스/패일(Pass/Fail)이 판정되는 단계; (A6) 그 번인 프로그램이 언로딩되는 단계; 및 (A7) 그 반도체 메모리 소자가 그 번인 테스트 시스템에서 언로딩되는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 (A5)단계 다음에, 그 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제1설정횟수보다 적은 경우에는 그 (A3) 내지 (A5)단계가 재실시되도록 하는 비교·판단 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 반도체 메모리소자는 번인모드 진입시 활성화되는 번인모드 인에이블 신호에 따라 입력 데이터 또는 출력 데이터의 논리값을 반전(invert)시키는 데이터스위치회로를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 (A5)단계 다음에, 그 제2데이터에 대한 판정값이 모두 패일(fail)인 경우에 그 번인 테스트 시스템의 디스플레이수단 또는 알람수단에 소정의 신호가 출력되는 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 반도체 메모리소자의 번인 테스트 방법은, (B1) 메모리셀 어레이를 포함하는 반도체 메모리소자가 번인 테스트 시스템에 로딩되는 단계; (B2) 번인 테스트를 위한 번인 프로그램이 그 번인 테스트 시스템에 로딩되는 단계; (B3) 그 메모리셀 어레이의 동작상태가 리드 상태(read state)로 되기 위해 조합되어지는 제1외부 제어신호가 그 번인 테스트 시스템에서 출력되어 그 반도체 메모리소자로 입력되는 단계; (B4) 그 메모리셀 어레이에 제3데이터가 기입되는 데이터 라이트(data write)단계; (B5) 그 메모리셀 어레이의 동작상태가 라이트 상태(write state)로 전환되기 위해 조합되어지는 제2외부 제어신호가 그 번인 테스트 시스템에서 출력되어 그 반도체 메모리소자로 입력되는 단계; (B6) 그 번인 테스트 시스템에 의해 그 메모리셀 어레이에 저장된 제4데이터를 읽어들이는 데이터 리드(data read)단계; (B7) 그 번인 테스트 시스템에 의해 그 제3데이터의 논리값을 참값으로 하여 그 제4데이터에 대해 패스/패일(Pass/Fail)이 판정되는 단계; (B8) 그 번인 프로그램이 언로딩되는 단계; 및 (B9) 그 반도체 메모리 소자가 그 번인 테스트 시스템에서 언로딩되는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 (B7)단계 다음에, 그 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제2설정횟수보다 적은 경우에는 그 (B3) 내지 (B7)단계가 재실시되도록 하는 비교·판단 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 반도체 메모리소자는, 번인모드 진입시 활성화되는 번인모드 인에이블 신호에 따라 그 외부 제어신호 또는 그 내부 제어신호를 반전(invert)시키는 제어신호스위치회로를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 (B6)단계에서 데이터 리드가 이루어지지 않는 경우에 그 번인 테스트 시스템의 디스플레이수단 또는 알람수단에 소정의 신호가 출력되는 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1 및 제2설정횟수는 각각 3회이고, 그 데이터 라이트 단계는 그 메모리셀 어레이에 논리값 "0" 을 기입하는 제1차 및 제3차 데이터 라이트 단계 및 그 메모리셀 어레이에 논리값 "1" 을 기입하는 제2차 데이터 라이트 단계를 포함하는 것을 특징으로 한다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리소자 및 그것에 의한 번인모드 판별 방법을 자세하게 설명한다.

실시예 1

도 5에 도시된 바와 같이, 반도체 메모리소자(200)는 메모리셀 어레이(207), 어드레스 제어부(210), 내부전압발생부(220), 번인모드 발생장치(230), 데이터 입력부(240), 데이터 출력부(250), 제어신호발생장치(260) 및 메모리 입출력상태 제어회로(270)를 구비한다.

메모리셀 어레이(207)에는 데이터가 저장되는 메모리셀이 매트릭스로 배열되어 있다.

어드레스 제어부(210)는 외부 어드레스신호(A0~Ai)를 입력받아 제어신호발생장치(260)에서 출력된 내부제어신호(ZCTRL)의 제어하에 컬럼(column) 어드레스신호 및 로우(row) 어드레스신호를 각각 컬럼 선택회로(212) 및 로우 선택회로(213)로 출력하는 어드레스 제어회로(211)와, 어드레스 제어회로(211)로부터 입력받은 컬럼(column) 어드레스신호 및 로우(row) 어드레스신호를 각각 복호(復號)화여 메모리셀 어레이(207)에서 소정의 컬럼 라인(예를 들어 비트선) 또는 로우 라인(예를 들어 워드선)을 각각 선택하는 컬럼 선택회로(212) 및 로우 선택회로(213)를 포함한다.

내부전압발생부(220)는 반도체 메모리소자(200) 내부의 기준전압(Vref)을 발생시키는 기준전압발생장치(221)와, 메모리셀 어레이(207)에 인가되는 내부전원(Vint)을 발생시키는 내부전압발생장치(222)를 포함한다.

번인모드 발생장치(230)는 /CS(Chip Select), /WE(Write Enable), /OE(Out Enable) 및 /OTHRS(기타 외부제어신호)와 같은 외부 제어신호(/CTRL)를 입력받아 이들을 클럭신호(CLK)로 동기화하고 조합하여 번인모드 인에이블 신호(ZBIE)를 활성화시킨다. 한편 번인모드 인에이블 신호(ZBIE)가 활성화되기 위한 제어신호로서 /OTHRS의 조합에 의한 여러가지 암호화된 코드(Code)등이 적용 될 수도 있다. /OTHRS(기타 외부제어신호)는 반도체 메모리소자의 종류에 따라 달라질 수 있는데, 예를 들어 /OTHRS로서 J-TAG(Joint Test Action Group) Vendor mode 또는 MRS(Mode Resist Set) 등이 적용될 수도 있다. DRAM의 경우에 /OTHRS(기타 외부제어신호)는 어드레스 제어신호로서 /RAS(Row Access Strobe) 또는 /CAS(Column Access Strobe) 등이 적용될 수도 있다. 번인모드 발생장치(230)는 외부 제어신호(/CTRL)의 조합에 의해 번인모드로 인식되는 경우에 제1데이터스위치회로(243)로 활성화된 번인모드 인에이블 신호(ZBIE)를 출력한다.

번인모드 발생장치(230)가 번인모드 인에이블 신호(ZBIE)를 활성화하지 않는 정상동작 상태인 경우에는 도 2에서 도시된 바와 같이 외부전압(Vext)이 소자동작최소전압(Vs) 이상 가해질 때 내부전압발생장치(도5 의 222)가 일정한 내부전압(Vint1)을 메모리셀 어레이(도 5의 207)로 인가하는 정상동작 모드(N)가 된다. 반면 도 5의 번인모드 발생장치(230)가 활성화된 번인모드 인에이블 신호(ZBIE)를 내부전압발생장치(222)로 출력하는 번인모드 상태인 경우에는 도 2에서 도시된 바와 같이 외부전압(Vext) 증가에 비례하여 커지는 내부전압(Vint)을 내부전압발생장치(도5 의 222)가 메모리셀 어레이(도 5의 207)로 인가하는 번인동작 모드(B)가 된다.

데이터 입력부(240)는 데이터입력 버퍼(241), 제1데이터스위치회로(243) 및 데이터입력 레지스터(242)를 포함한다. 데이터입력 버퍼(241)는 도 5에서와 같이 데이터 입출력단자(DQ)로부터 소정의 데이터를 입력받아 클럭신호(CLK)로 동기화된 제1입력데이터(Din)를 출력한다.

제1데이터스위치회로(243)는 번인모드 인에이블 신호(ZBIE)가 활성화(activation)되는 경우에 입력데이터(Din)를 반전(invert)시켜 제2입력데이터(DinR)를 출력한다. 여기서 주의할 것은 제2입력데이터(DinR)라고 해서 언제나 제1입력데이터(Din)가 반전된 것을 의미하지는 않는다는 것이다. 번인모드 인에이블 신호(ZBIE)가 활성화된 경우는 당연히 제1입력데이터(Din)가 반전된 것이 제2입력데이터(DinR)로 되지만 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우에는 제1입력데이터(Din)가 그대로 제2입력데이터(DinR)로 된다는 점에 유의하여야 한다.

제1데이터스위치회로(243)는 제1 CMOS(Complementary Metal Oxide Semiconductor)트랜지스터(C11)와 제2 CMOS트랜지스터(C12)를 포함하는 것이 바람직하다. 제1 CMOS트랜지스터(C11)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제1 pMOS(p-type Metal Oxide Semiconductor)트랜지스터와 번인모드 인에이블 신호(ZBIE)의 반전신호에 의해 제어되는 제1 nMOS(n-type Metal Oxide Semiconductor)트랜지스터가 결합된 것이다. 제1 CMOS트랜지스터(C12)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제2 nMOS트랜지스터와 번인모드 인에이블 신 호(ZBIE)의 반전신호에 의해 제어되는 제2 pMOS트랜지스터가 결합된 것이다. 여기서 제1인버터(V11)는 제1입력데이터(Din)를 반전시키고 제2인버터(V12)는 번인모드 인에이블 신호(ZBIE)를 반전시킨다. 전술한 제1데이터스위치회로(243)의 구성에 의하여 번인모드 인에이블 신호(ZBIE)가 활성화되어 메모리셀 어레이(207)에 번인모드의 전압이 인가되는 경우에 번인 테스트 시스템(미도시)에서 출력되어 동기화된 제1입력데이터(Din)가 반전된 제2입력데이터(DinR)는 데이터입력 레지스터(242)로 출력되어 종국에는 메모리셀 어레이(도 5의 207)의 소정 메모리셀에 저장된다.

본 실시예에서는 제1데이터스위치회로가 CMOS트랜지스터를 포함하지만, 번인모드 인에이블 신호(ZBIE)에 의해 제어되어 데이터를 반전시킬수 있는 것이라면 전술한 것과 다른 구성을 가진 스위치수단도 본 발명에서 적용될 수 있을 것이다.

데이터입력 레지스터(242)는 제2입력데이터(DinR)를 메모리셀 어레이(207)의 선택된 메모리셀로 출력한다. 이때 데이터입력 레지스터(242)는 데이터 라이트(data write)를 제어하는 기입 드라이버(記入 driver) 회로(미도시)를 통해 제2입력데이터(DinR)를 출력할 수도 있는데, 그 기입 드라이버가 제어신호발생장치(260)에서 출력된 내부제어신호(ZCTRL)의 제어하에 메모리셀 어레이(207)의 선택된 메모리셀에 소정의 데이터를 기입할 수도 있다.

데이터 출력부(250)는 메모리셀 어레이(207)에서의 데이터를 증폭시키는 센스앰프(sens amp)(미도시)와, 그 센스앰프에 의해 증폭된 신호를 입력받는 데이터출력 레지스터(251)와, 데이터출력 레지스터(251)에서 출력된 신호를 입력받아 내부 출력 인에이블 신호(OEM)의 제어하에 활성화시켜 데이터 입출력단자(DQ)로 출력 하는 데이터출력 버퍼(252)를 포함한다.

제어신호발생장치(260)는 /CS(chip select), /WE(write enable), /OE(out enable) 및 /OTHRS(기타 외부제어신호)와 같은 외부 제어신호(/CTRL)와 번인모드 인에이블 신호(ZBIE)를 입력받아 ZCS(내부 칩 선택신호), ZWE(내부 입력 인에이블 신호), OEM(내부 출력 인에이블 신호)과 같은 내부 제어신호(ZCTRL)를 출력한다.

메모리 입출력상태 제어회로(270)는 전술한 ZCS, ZCW, OEM과 같은 내부 제어신호(ZCTRL)를 입력받아 메모리셀 어레이(207)에서의 동작상태가 라이트 상태(write state)인지 리드 상태(read state)인지를 인식하여 소정의 신호를 메모리셀 어레이(207)에 출력한다.

예를 들어, 위의 표 1에서와 같이 OEM만이 활성화되어 인에이블(enable)(논리적 하이레벨)되고 ZWE가 디스에이블(disable)(논리적 로우레벨)이 된 CASE 1 의 경우에는 메모리셀 어레이(207)가 리드 상태로 되고, ZWE만이 활성화되어 인에이블되고 OEM이 디스에이블된 CASE 2 의 경우에는 라이트 상태로 된다. 여기서 ZWE가 활성화된 경우라면 그 외부 신호인 /WE가 활성화된 상태임을 전제로 한 것이고, 이러한 논의는 OEM, ZCS의 경우에도 마찬가지이다.

도 6은 본 발명의 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다. 도 6을 참조하여 본 발명의 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 설명한다. 구성요소의 도면부호는 도 5를 참조한다.

먼저 메모리셀 어레이(207)를 포함하는 반도체 메모리소자(200)가 번인 테스트 시스템(미도시)에 로딩된다(S21단계). 이때 반도체 메모리소자(200)는 웨이퍼 레벨일 수도 있고 패키지 레벨일 수도 있다.

다음으로 번인 테스트를 위한 번인 프로그램이 그 번인 테스트 시스템에 로딩된다(S22단계). 번인 프로그램은 반도체 메모리소자(200)의 해당 종류에 맞는 적절한 것이 사용된다.

다음으로 반도체 메모리소자(200)가 번인 테스트 시스템에 제대로 장착되어 있는지 여부와 그 반도체 메모리소자(200)에 알맞은 번인 프로그램인지를 확인하기 위하여 콘택트 체크(contact check)가 실시된다(S23단계).

다음으로 그 번인 테스트 시스템에 의해 메모리셀 어레이(207)에 제1데이터가 기입되는 데이터 라이트(data write)단계가 실시된다(S24단계). 제1데이터는 "0" 또는 "1"의 논리값의 그룹으로 이루어진다.

다음으로 그 번인 테스트 시스템에 의해 메모리셀 어레이(207)에 저장된 제2데이터를 읽어들이는 데이터 리드(data read)단계가 실시된다(S25단계). 제2데이터도 "0" 또는 "1"의 논리값의 그룹으로 이루어진다.

다음으로 그 번인 테스트 시스템에 의해 그 제1데이터 논리값의 반전값을 참값으로 하여 그 제2데이터에 대해 패스/패일(Pass/Fail)이 판정된다(S26단계).

도 7은 본 발명의 일실시예에 따른 번인 테스트시 데이터 라이트 및 데이터 리드 상태를 개략적으로 나타낸 개념도이다. 도 7에서와 같이 전술한 S24단계에서 데이터 "1"이 데이터 라이트로서 기입된 경우라면 전술한 S25단계에서 읽어들인 데이터 리드 값이 "0"이면 그 해당 메모리셀에 대해서는 패스(Pass: P)로 판정하고, 읽어들인 데이터가 "1" 이면 그 해당 메모리셀에 대해서는 패일(Fail: F)로 판정한다. 반면 전술한 S24단계에서 데이터 "0"이 기입된 경우라면 전술한 S25단계에서 읽어들인 데이터가 "1"이면 그 해당 메모리셀에 대해서는 패스(pass)로 판정하고, 읽어들인 데이터가 "0" 인 경우에는 그 해당 메모리셀에 대해서는 패일(fail)로 판정한다. 도 7에서 (m,n)은 메모리셀 어레이에서의 m행과 n열을 나타내며, 도 7의 로우 및 컬럼은 메모리셀 어레이의 워드라인(word line) 및 비트라인(bit line)에 대응될 수도 있는데 반드시 도 7의 로우가 워드라인으로 대응되거나 도 7의 컬럼이 비트라인으로 대응되는 것은 아니다. 설명의 편의상 (1,1)(1,2)(1,3)...의 순서로 데이터가 라이트되거나 데이터 리드된다고 하였지만, (1,1)(2,1)(3,1)...의 순서로 데이터가 라이트되거나 데이터 리드될 수도 있다.

이는 도 4와 같은 종래의 경우와 반대인데 본 발명의 일실시예에 따른 반도체 메모리소자(200)에는 제1데이터스위치회로(243)가 내장되어 있기에 번인모드 인에이블 신호(ZBIE)가 활성화된 경우라면 제1입력데이터(Din)가 반전되기 때문에 제1입력데이터(Din)의 반전값을 참값으로 판정하여야 한다. 따라서 번인 테스트 시스템이 반도체 메모리소자(200)에 입력한 데이터에 대한 반전 논리값을 참으로 하여 판정을 실시하여야 올바른 번인 테스트가 이루어질 수 있다.

만약 출력 데이터인 제2데이터가 모두 패일이거나 거의 모두 패일인 경우라면 반도체 메모리소자(200)의 내부가 번인모드상태가 아니라 정상동작상태일 가능성이 매우 높다. 왜냐하면 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우에 제1데이터스위치회로(243)에 의한 데이터반전이 이루어지지 않아 종래와 동일한 데이터가 출력되는 반면 번인 테스트 시스템의 패스/패일 판정 기준이 종래와는 반대로 설정되기 때문에, 이전부터 계속 번인 테스트가 정상적으로 실시되어오다가 모두 패일이거나 거의 모두 패일이 갑자기 나타난다면 번인 시스템의 고장이 아닌 한 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 정상동작상태라고 추론될 수 있다. 즉 반도체 메모리소자(200)의 내부가 번인모드인지 아니면 정상동작모드인지를 판별할 수 있다. 따라서 출력 데이터인 제2데이터에 대한 판정값이 모두 패일(fail)인 경우에는 번인 테스트 시스템의 디스플레이수단 또는 알람수단에 소정의 신호가 출력되어 작업자로 하여금 번인 테스트중인 반도체 메모리소자가 정상동작모드임을 인식토록 하는 것이 바람직하다. 디스플레이수단으로서는 모니터창 또는 신호램프 등이 사용될 수도 있으며, 알람수단으로서는 스피커 등이 사용될 수도 있다.

여기서 패스/패일(Pass/Fail) 판정시 패일이 발생하면 아래의 S28단계로 넘어가 번인 테스트를 종료시킬 수도 있다.

다음으로 전술한 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제1설정횟수보다 적은 경우에는 전술한 S24 내지 S26단계가 재실시되도록 하는 비교·판단 단계가 진행된다(S27단계). 그 제1설정횟수는 3회가 바람직하다. 따라 서 이 경우 전술한 데이터 라이트 단계 및 데이터 리드 단계가 3번 반복되는데, 이러한 데이터 라이트 단계는 메모리셀 어레이(207)에 논리값 "0" 을 기입하는 제1차 및 제3차 데이터 라이트 단계 및 메모리셀 어레이(207)에 논리값 "1" 을 기입하는 제2차 데이터 라이트 단계를 포함하는 것이 바람직하다.

다음으로 번인 프로그램이 언로딩된다(S28단계). 다음으로 반도체 메모리소자(200)가 그 번인 테스트 시스템에서 언로딩되어 번인 테스트가 종료된다(S29단계).

여기서 메모리셀 어레이(207)의 각 메모리셀에 대한 패스/패일 판정값은 소정의 데이터로 저장될 수도 있고, 이러한 데이터는 나중에 반도체 메모리소자(200)의 리페어(repair) 공정시 불량셀의 주소를 알아내는데 사용될 수도 있다.

실시예 2

도 8에 도시된 바와 같이, 반도체 메모리소자(300)는 전술한 도 5에서의 반도체 메모리소자(200)에 비하여 도 5의 제1데이터스위치회로(243)가 제거되고 제2데이터스위치회로(343)가 새로이 설치된 것을 제외하고는 거의 유사하다. 따라서 전술한 실시예 1과 동일한 것은 설명을 생략하고, 데이터 입력부(340)도 도 1의 종래 데이터 입력부(140)와 동일하므로 설명을 생략한다.

데이터 출력부(350)는 도 5의 데이터출력 레지스터(251) 및 데이터출력 버퍼(252)와 각각 동일한 데이터출력 레지스터(351) 및 데이터출력 버퍼(352) 사이에 설치된 제2데이터스위치회로(353)를 포함한다. 제2데이터스위치회로(353)는 도 5의 제1데이터스위치회로(243)와 동일한 구성을 가지며 유사한 역할을 한다. 즉 번인모드 인에이블 신호(ZBIE)가 활성화되면 데이터출력 레지스터(351)에서 출력된 제1출력데이터(Dout)를 반전시켜 제2출력데이터(DoutR)를 내보낸다. 물론 번인모드 인에이블 신호(ZBIE)가 활성화되지 않으면 제2출력데이터(DoutR)는 제1출력데이터(Dout)와 동일하다.

전술한 실시예 1에서는 데이터의 입력쪽이 반전되는 경우이고 본 실시예에서는 데이터의 출력쪽이 반전되는 경우여서 결과적으로 반도체 메모리소자의 외부에서 볼 때는 본 실시예가 전술한 실시예 1과 동일하다고 할 수 있다. 따라서 본 실시예에서의 패스/패일 판정기준도 전술한 실시예 1에서의 경우와 동일하게 적용된다.

실시예 3

도 9에 도시된 바와 같이, 반도체 메모리소자(400)는 전술한 도 1에서의 반도체 메모리소자(100)에 비하여 제어신호발생장치(460), 메모리 입출력상태 제어부(470) 및 제어신호스위치회로(480)를 제외하고는 동일하다. 따라서 종래의 발명과 동일한 것에 대해서는 설명을 생략한다.

제어신호스위치회로(480)는 번인모드 인에이블 신호(ZBIE)가 활성화되는 경우에 /WE 및 /OE 와 같은 외부제어신호(/CTRL)를 반전(invert)시킨다. 예를 들어 번인 테스트 시스템(미도시)에 의하여 /WE가 "H"(논리적 하이레벨)로, /OE가 "L"(논리적 로우레벨)로 반도체 메모리소자(400)에 입력되는 경우에 번인모드 인에이블 신호(ZBIE)가 활성화된 상태에서 이들 외부 제어신호가 제어신호스위치회로(480)를 통과하고 나면 /WE는 "L"로 /OE는 "H"로 각각 반전된다. 이렇게 된다면 위의 표 1에서 보는바와 같이 메모리셀 어레이(407)에 대한 라이트/리드 상태가 서로 전환(CASE 1에서 CASE 2로 전환 또는 CASE 2에서 CASE 1로 전환)되는 결과가 된다. 물론 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우라면 라이트/리드 상태가 서로 전환되지 않는다.

제어신호스위치회로(480)는 제3 내지 제6 CMOS트랜지스터(C43 내지 C46)를 포함하는 것이 바람직하다. 제3 CMOS트랜지스터(C43)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제3 pMOS트랜지스터와 번인모드 인에이블 신호(ZBIE)의 반전신호에 의해 제어되는 제3 nMOS트랜지스터가 결합된 것이고, 제4 CMOS트랜지스터(C44)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제4 nMOS트랜지스터와 번인모드 인에이블 신호(ZBIE)의 반전신호에 의해 제어되는 제4 pMOS트랜지스터가 결합된 것이며, 제5 CMOS트랜지스터(C45)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제5 pMOS트랜지스터와 상기 번인모드 인에이블 신호(ZBIE)의 반전신호에 의해 제어되는 제5 nMOS트랜지스터가 결합된 것이며, 제6 CMOS트랜지스터(C46)는 번인모드 인에이블 신호(ZBIE)에 의해 제어되는 제6 nMOS트랜지스터와 번인모드 인에이블 신호(ZBIE)의 반전신호에 의해 제어되는 제6 pMOS트랜지스터가 결합된 것이다. 제3인버터(V43)는 번인모드 인에이블 신호(ZBIE)를 반전시킨다. 본 실시예에서는 제어신호스위치회로(480)가 외부단자와 제어신호발생장치(460)사이에 설치되었지만, 제어신호발생장치(460)와 메모리 입출력 상태 제어회로(470)사이에 설치되어 내부 제어신호(ZCTRL)를 반전시킬 수도 있다. 본 실시예에서는 제어신호스위치회로가 CMOS트랜지스터를 포함하지만, 번인모드 인에이블 신호(ZBIE)에 의해 제어되어 제어신호를 반전시킬수 있는 것이라면 전술한 것과 다른 구성을 가진 스위치수단도 본 발명에서 적용될 수 있을 것이다.

제어신호발생장치(470)는 전술한 외부 제어신호(/CTRL) 및 번인모드 인에이블 신호(ZBIE)를 입력받아 ZCS(내부 칩 선택신호), ZWE(내부 입력 인에이블 신호), OEM(내부 출력 인에이블 신호)과 같은 내부 제어신호(ZCTRL)를 출력한다.

메모리 입출력상태 제어회로(470)는 전술한 ZCS, ZCW, OEM과 같은 내부 제어신호(ZCTRL)를 입력받아 메모리셀 어레이(407)에서의 동작상태가 라이트 상태(write state)인지 리드 상태(read state)인지를 인식하여 소정의 신호를 메모리셀 어레이(407)에 출력한다.

예를 들어, 위의 표 2에서와 같이 제어신호회로(480)를 통과하기 전에 /OE만이 활성화되어 인에이블(enable)(논리적 하이레벨: H)되고 /WE가 디스에이블(disable)(논리적 로우레벨: L)이 되어 리드 상태로 일견 보이는 CASE 3 의 경우에, 번인모드 인에이블 신호(ZBIE)가 활성화되면 제어신호회로(480)를 통과한 후의 /WER(반전 외부 입력 인에이블 신호) 또는 ZWE가 "H"값으로, /OER(반전 외부 출력 인에이블 신호) 또는 OEM이 "L"값으로 반전되어 실제로 반도체 메모리소자(400)내에서 메모리셀 어레이(407)는 라이트 상태로 된다. 이 경우와 반대 경우는 표 2의 CASE 4의 경우이다. 따라서 번인모드 인에이블 신호(ZBIE)가 활성화된 경우에 번인 테스트 시스템이 리드 상태를 지정하기 위해 리드 상태가 조합되기 위한 외부 제어신호를 반도체 메모리소자(400)에 부여한 후 데이터 리드를 실시한다면, 실제 반도체 메모리소자(400)의 내부는 라이트 상태로 되므로 데이터 리드 동작이 이루어지지 않는 미동작(NO OPERATION) 상태가 된다. 그 반대의 경우에도 마찬가지이다. 다만 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우라면 외부 제어신호의 반전이 이루어지지 않을 것이다.

그러므로 번인 테스트시 메모리셀 어레이(407)에 데이터 라이트를 하고자 한다면 번인 테스트 시스템은 메모리셀 어레이(407)가 리드 상태로 조합되기 위한 외부 제어신호를 반도체 메모리소자(400)에 부여한 후(예를 들어 표 2를 참고하면 /WE를 "L"로, /OE를 "H"로), 데이터 라이트를 실시 해야 한다. 만약 반도체 메모리소자(400)가 정상동작중이라 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우라면, 전술한 바와 같이 번인 테스트 시스템이 외부 제어신호의 반전을 염두에 두고 역(逆) 신호를 반도체 메모리소자(400)에 부여하고 데이터 리드를 했을 때 반도체 메모리소자가 미동작상태가 되므로 반도체 메모리소자(400)의 내부 상태가 번인모드가 아닌 정상동작모드임이 추론될 수 있다. 즉 반도체 메모리소자(400) 내부의 상태가 번인모드인지 아니면 정상동작모드인지가 판별될 수 있다.

도 10은 본 발명의 또다른 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 개략적으로 나타낸 흐름도이다. 도 10을 참조하여 본 발명의 또다른 일실시예에 따른 반도체 메모리소자의 번인 테스트 방법을 설명한다. 구성요소의 도면부호는 도 9를 참조한다.

먼저 메모리셀 어레이(407)를 포함하는 반도체 메모리소자(400)가 번인 테스트 시스템(미도시)에 로딩되고(S31단계), 번인 테스트를 위한 번인 프로그램이 그 번인 테스트 시스템에 로딩되며(S32단계), 전술한 콘택트 체크가 실시된다(S33단계).

다음으로 메모리셀 어레이(407)의 동작상태가 리드 상태(read state)로 되기 위해 조합되어지는 제1외부 제어신호가 그 번인 테스트 시스템에서 출력되어 반도체 메모리소자(400)에 입력된다(S34단계). 예를 들어 위 표 2의 CASE 3와 같이 /WE를 "L"로, /OE를 "H"로 하는 제1외부 제어신호를 번인 테스트 시스템이 출력한다.

다음으로 메모리셀 어레이(407)에 제3데이터가 기입되는 데이터 라이트(data write)단계가 실시된다(S35단계). 제3데이터는 "0" 또는 "1"의 논리값의 그룹으로 이루어진다. 이때 표 2의 CASE 3에서와 같이 번인모드 인에이블 신호(ZBIE)가 활성화된 경우라면 메모리셀 어레이(407)가 실제로 라이트 상태가 되므로 데이터 라이 트가 정상적으로 이루어지지만, 정상동작상태를 나타내는 번인모드 인에이블 신호(ZBIE) 불활성화의 경우라면 메모리셀 어레이(407)가 실제로 리드 상태가 되므로 미동작상태가 되어 데이터 라이트가 이루어지지 않는다.

다음으로 메모리셀 어레이(407)의 동작상태가 라이트 상태(write state)로 되기 위해 조합되어지는 제2외부 제어신호가 그 번인 테스트 시스템에서 출력되어 반도체 메모리소자(400)에 입력된다(S36단계). 예를 들어 표 2의 CASE 4와 같이 /WE를 "H"로, /OE를 "L"로 하는 제2외부 제어신호를 번인 테스트 시스템이 출력한다.

다음으로 그 번인 테스트 시스템에 의해 메모리셀 어레이(407)에 저장된 제4데이터를 읽어들이는 데이터 리드(data read)단계가 실시된다(S37단계). 제4데이터는 "0" 또는 "1"의 논리값의 그룹으로 이루어진다. 이때 표 2의 CASE 4 에서와 같이 번인모드 인에이블 신호(ZBIE)가 활성화된 경우라면 메모리셀 어레이(407)가 실제로 리드 상태가 되므로 데이터 리드가 정상적으로 이루어지지만, 정상동작상태를 나타내는 번인모드 인에이블 신호(ZBIE) 불활성화의 경우라면 메모리셀 어레이(407)가 실제로 라이트 상태가 되므로 미동작상태가 되어 데이터 리드가 이루어지지 않는다.

다음으로 그 번인 테스트 시스템에 의해 그 제3데이터의 논리값을 참값으로 하여 그 제4데이터에 대해 패스/패일(Pass/Fail)이 판정된다(S38단계).

도 11에서와 같이 전술한 S35단계에서 데이터 "1"이 데이터 라이트로서 기입된 경우라면 전술한 S37단계에서 읽어들인 데이터 리드 값이 "1"이면 그 해당 메모리셀에 대해서는 패스(Pass: P)로 판정하고, 읽어들인 데이터가 "0" 이면 그 해당 메모리셀에 대해서는 패일(Fail: F)로 판정한다. 반면 전술한 S35단계에서 데이터 "0"이 기입된 경우라면 전술한 S37단계에서 읽어들인 데이터가 "0"이면 그 해당 메모리셀에 대해서는 패스(pass)로 판정하고, 읽어들인 데이터가 "1" 인 경우에는 그 해당 메모리셀에 대해서는 패일(fail)로 판정한다.

도 12에서와 같이 번인모드 인에이블 신호(ZBIE)가 활성화되지 않은 경우에는 전술한 S35단계에서 데이터 "1"이 데이터 라이트로서 입력되더라도 데이터 라이트 동작이 이루어지지 않고, 전술한 S37단계에서도 데이터 리드 동작이 이루어지지 않는다.

여기서 패스/패일(Pass/Fail) 판정시 패일이 발생하면 아래의 S40단계로 넘어가 번인 테스트를 종료시킬 수도 있다.

다음으로 전술한 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제2설정횟수보다 적은 경우에는 전술한 S34 내지 S38단계가 재실시되도록 하는 비교·판단 단계가 진행된다(S39단계). 그 제2설정횟수는 3회가 바람직하다. 따라서 이 경우 전술한 데이터 라이트 단계 및 데이터 리드 단계가 3번 반복되는데, 이러한 데이터 라이트 단계는 메모리셀 어레이(407)에 논리값 "0" 을 기입하는 제1차 및 제3차 데이터 라이트 단계 및 메모리셀 어레이(407)에 논리값 "1" 을 기입하는 제2차 데이터 라이트 단계를 포함하는 것이 바람직하다.

다음으로 번인 프로그램이 언로딩되고(S40단계), 반도체 메모리소자(400)가 그 번인 테스트 시스템에서 언로딩되어 번인 테스트가 종료된다(S41단계).

여기서 메모리셀 어레이(407)의 동작상태가 리드 상태(read state) 또는 라이트 상태(write state)로 되기 위해 조합되어지는 그 제1 또는 2외부 제어신호는 전술한 특정 외부 제어신호에 한정되지 않으며 번인 테스트 시스템의 종류에 따라 그리고 시스템 작업자에 따라 다르게 설정될 수 있다.

전술한 실시예 1 내지 실시예 3에서는 반도체 메모리소자내에 전술한 제1데이터스위치회로, 제2데이터스위치회로 또는 제어신호스위치회로가 내장된 경우를 설명하였지만, 번인 테스트 시스템에 그 제1데이터스위치회로, 제2데이터스위치회로 또는 제어신호스위치회로와 같은 회로수단이 내장되고 번인모드 인에이블 신호가 반도체 메모리소자 외부로 출력되어 그 번인 테스트 시스템이 수득할 수 있는 경우라면 통상의 반도체 메모리소자로도 전술한 실시예 1 내지 실시예 3과 동일한 작용 및 효과를 얻을 수 있다.

따라서 본 발명에 따른 반도체 메모리소자 및 그 반도체 메모리소자의 번인 테스트 방법에 의하여 번인 테스트 진행시 해당 반도체 메모리소자가 번인모드에 진입해 있는지가 판별 가능하므로, 정상동작모드로 번인 테스트되어 불량이 잠재된 제품의 출시가 사전 차단되므로 차후 시장에서의 제품불량 사고가 예방되는 이점이 있다.

이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

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(A1) 메모리셀 어레이를 포함하는 반도체 메모리소자가 번인 테스트 시스템에 로딩되는 단계;

(A2) 번인 테스트를 위한 번인 프로그램이 상기 번인 테스트 시스템에 로딩되는 단계;

(A3) 상기 번인 테스트 시스템에 의해 상기 메모리셀 어레이에 제1데이터가 기입되는 데이터 라이트(data write)단계;

(A4) 상기 번인 테스트 시스템에 의해 상기 메모리셀 어레이에 저장된 제2데이터를 읽어들이는 데이터 리드(data read)단계;

(A5) 상기 번인 테스트 시스템에 의해 상기 제1데이터 논리값의 반전값을 참값으로 하여 상기 제2데이터에 대해 패스/패일(Pass/Fail)이 판정되는 단계;

(A6) 상기 번인 프로그램이 언로딩되는 단계; 및

(A7) 상기 반도체 메모리 소자가 상기 번인 테스트 시스템에서 언로딩되는 단계;

를 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 9 항에 있어서,

상기 (A5)단계 다음에,

상기 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제1설정횟수보다 적은 경우에는 상기 (A3) 내지 (A5)단계가 재실시되도록 하는 비교·판단 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 9 항 또는 제 10 항에 있어서,

상기 반도체 메모리소자는 번인모드 진입시 활성화되는 번인모드 인에이블 신호에 따라 입력 데이터 또는 출력 데이터의 논리값을 반전(invert)시키는 데이터스위치회로를 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 9 항에 있어서,

상기 (A5)단계 다음에,

상기 제2데이터에 대한 판정값이 모두 패일(fail)인 경우에 상기 번인 테스트 시스템의 디스플레이수단 또는 알람수단에 소정의 신호가 출력되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
(B1) 메모리셀 어레이를 포함하는 반도체 메모리소자가 번인 테스트 시스템에 로딩되는 단계;

(B2) 번인 테스트를 위한 번인 프로그램이 상기 번인 테스트 시스템에 로딩되는 단계;

(B3) 상기 메모리셀 어레이의 동작상태가 리드 상태(read state)로 되기 위해 조합되어지는 제1외부 제어신호가 상기 번인 테스트 시스템에서 출력되어 상기 반도체 메모리소자로 입력되는 단계;

(B4) 상기 메모리셀 어레이에 제3데이터가 기입되는 데이터 라이트(data write)단계;

(B5) 상기 메모리셀 어레이의 동작상태가 라이트 상태(write state)로 전환되기 위해 조합되어지는 제2외부 제어신호가 상기 번인 테스트 시스템에서 출력되어 상기 반도체 메모리소자로 입력되는 단계;

(B6) 상기 번인 테스트 시스템에 의해 상기 메모리셀 어레이에 저장된 제4데이터를 읽어들이는 데이터 리드(data read)단계;

(B7) 상기 번인 테스트 시스템에 의해 상기 제3데이터의 논리값을 참값으로 하여 상기 제4데이터에 대해 패스/패일(Pass/Fail)이 판정되는 단계;

(B8) 상기 번인 프로그램이 언로딩되는 단계; 및

(B9) 상기 반도체 메모리 소자가 상기 번인 테스트 시스템에서 언로딩되는 단계;

를 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 13 항에 있어서,

상기 (B7)단계 다음에,

상기 데이터 라이트 단계 및 데이터 리드 단계의 횟수가 기설정된 제2설정횟수보다 적은 경우에는 상기 (B3) 내지 (B7)단계가 재실시되도록 하는 비교·판단 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
삭제
제 13 항에 있어서,

상기 (B6)단계에서 데이터 리드가 이루어지지 않는 경우에 상기 번인 테스트 시스템의 디스플레이수단 또는 알람수단에 소정의 신호가 출력되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 10 항에 있어서,

상기 제1설정횟수는 3회이고,

상기 데이터 라이트 단계는 상기 메모리셀 어레이에 논리값 "0" 을 기입하는 제1차 및 제3차 데이터 라이트 단계 및 상기 메모리셀 어레이에 논리값 "1" 을 기입하는 제2차 데이터 라이트 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.
제 14 항에 있어서,

상기 제2설정횟수는 3회이고,

상기 데이터 라이트 단계는 상기 메모리셀 어레이에 논리값 "0" 을 기입하는 제1차 및 제3차 데이터 라이트 단계 및 상기 메모리셀 어레이에 논리값 "1" 을 기입하는 제2차 데이터 라이트 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 번인 테스트 방법.