JP2004158098A - システム・イン・パッケージ型半導体装置 - Google Patents
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Abstract
【課題】外部から直接メモリチップの単独テストが行えるようにする。
【解決手段】ロジックチップ１１に設けたテスト回路１６は、外部接続端子から入力されるテスト信号１８に含まれるモード信号が通常動作モードを示すときは、ロジック回路１５がメモリ回路１４へのアクセス経路（配線１７）を使用可能とする一方、モード信号がテストモードを示すときは、アクセス経路１７を使用してメモリ回路１４をアクセスし、外部接続端子から入力されるテスト信号１８の内容に従ってテストや寿命加速試験、マルチビットテストを実施する。また自己診断を実施する。
【選択図】 図２
【解決手段】ロジックチップ１１に設けたテスト回路１６は、外部接続端子から入力されるテスト信号１８に含まれるモード信号が通常動作モードを示すときは、ロジック回路１５がメモリ回路１４へのアクセス経路（配線１７）を使用可能とする一方、モード信号がテストモードを示すときは、アクセス経路１７を使用してメモリ回路１４をアクセスし、外部接続端子から入力されるテスト信号１８の内容に従ってテストや寿命加速試験、マルチビットテストを実施する。また自己診断を実施する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、複数の半導体チップを互いに接続して１つのパッケージに封止したシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ）型半導体装置（以下「ＳｉＰ型半導体装置」という）に関するものである。
【０００２】
【従来の技術】
ＳｉＰ型半導体装置では、複数の半導体チップとして、ロジックチップと１以上のメモリチップ（例えばＤＲＡＭチップ、ＳＲＡＭチップ、フラッシュメモリチップなど）とが互いに接続されて１つのパッケージに封止されている。そして、外部接続端子には、ロジックチップを接続し、メモリチップは、ロジックチップを介して外部接続端子に接続するようになっている（例えば特許文献１）。
【０００３】
【特許文献１】
特開平１０−２８３７７７号公報（００２１、１図）
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置では、パッケージ状態でのテストや初期不良をスクリーニングするために、製品出荷時などにおいて寿命加速試験を行う必要がある。しかし、ＳｉＰ型半導体装置では、メモリチップの入出力は、外部と直接行うことができず、必ずロジックチップを介して行わなければならないので、ロジックチップの単独テストは行えるが、メモリチップの単独テストが行えないという問題がある。
【０００５】
この発明は、上記に鑑みてなされたもので、外部から直接メモリチップの単独テストが行えるテスト機能を備えたＳｉＰ型半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかるシステム・イン・パッケージ型半導体装置は、メモリ回路を搭載するメモリチップと、前記メモリ回路と電気的に接続されるロジック回路を搭載するロジックチップとを、前記ロジック回路とパッケージの外部接続端子とを接続して封止する形式のシステム・イン・パッケージ型半導体装置において、前記ロジックチップと前記メモリチップとのいずれか一方に、前記外部接続端子に設けたモード端子から入力されるモード信号が通常動作モードを示すときは、前記ロジック回路が前記メモリ回路へのアクセス経路を使用可能とする一方、前記モード信号がテストモードを示すとき、または特別のときに前記アクセス経路を前記ロジック回路から取り上げて前記メモリ回路をアクセスし、各種のテストを実施するテスト回路を設けたことを特徴とする。
【０００７】
この発明によれば、ロジックチップとメモリチップとのいずれか一方に設けたテスト回路は、外部接続端子から入力されるモード信号がテストモードを示すときは、メモリ回路へのアクセス経路をロジック回路から取り上げ、そのアクセス経路を使用して前記メモリ回路をアクセスし、メモリ回路の内部電圧を昇圧した状態での寿命加速試験や、テストデータを伸張処理してメモリ回路に書き込み、読み出したデータを縮退処理して良否判定を行うマルチビットテストを実施する。また、電源投入時やその後において、メモリ回路へのアクセス経路をロジック回路から取り上げ、そのアクセス経路を使用して前記メモリ回路をアクセスし、自己診断を実施する。
【０００８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＳｉＰ型半導体装置の好適な実施の形態を詳細に説明する。
【０００９】
実施の形態１．
図１は、この発明を適用するＳｉＰ型半導体装置の一例を示す構成概念図である。この発明を適用するＳｉＰ型半導体装置は、例えば、図１に示すように、マイクロプロセッサなどのロジック回路が搭載されるロジックチップ１の上に、ＤＲＡＭなどのメモリ回路が搭載されるメモリチップ２をチップ・オン・チップの構造で重ね合わせて配置した状態で１つのパッケージに封止されている。そして、メモリチップ２の入出端は、配線３によってロジックチップ１に接続され、ロジックチップ１の入出力端の一部として配線４によって外部接続端子に接続される構成となっている。なお、ＳｉＰ型半導体装置としては、その他、例えば、ロジックチップ１とメモリチップ２とを平面上に横に並べて配置する構成もあるが、接続形態は同様である。
【００１０】
この発明では、このようなＳｉＰ型半導体装置において、外部から直接メモリチップ２の単独テストが行えるテスト機能を種々の態様で組み込んだ構成例が示されている。但し、以下に示す各実施の形態では、説明の便宜から、ロジックチップとメモリチップとが平面上に横に並べて配置されるとしている。
【００１１】
図２は、この発明の実施の形態１であるＳｉＰ型半導体装置の構成概念図である。図３は、図２に示すテスト回路の詳細構成を示すブロック図である。図２に示すＳｉＰ型半導体装置１０は、ロジックチップ１１とメモリチップ１２とで構成されている。ロジックチップ１１は、配線１３によって外部接続端子に接続され、配線１７によってメモリチップ１２に接続されている。
【００１２】
メモリチップ１２には、メモリ回路１４として例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が搭載されている。一方、ロジックチップ１１には、ロジック回路１５の他、テスト回路１６がロジック回路１５とメモリ回路１４との間に介在する形で搭載されている。
【００１３】
すなわち、テスト回路１６は、ロジックチップ１１内で、ロジック回路１５と電気的に接続されるとともに、配線１３によってロジック回路１５と共に外部接続端子に接続されている。また、テスト回路１６は、配線１７によってメモリチップ１２上のメモリ回路１４と接続されている。したがって、外部接続端子は、ロジック回路１５に与える通常動作時の信号端子と、テスト回路１６に与えるテストモード時のテスト信号１８の端子とで構成されている。
【００１４】
テスト回路１６は、配線１７をメモリ回路１４への共通のアクセス経路として使用し、通常動作時は、ロジック回路１５の出力信号等１９を配線１７上に出力し、テスト時は、テスト信号１８に従って配線１７上にテスト制御信号を出力する。
【００１５】
テスト回路１６は、図３に示すように、メモリテスト回路２１と選択回路２２とで構成されている。テスト信号１８として、モード信号２５とリード／ライトのアドレス信号２６とテスト書込データ信号２７と読み出したテストデータ信号２８と判定結果信号２９とアクセス制御信号２４とが例示されている。
【００１６】
選択回路２２は、外部接続端子から入力されるモード信号２５が、“テストモード”であるときは、メモリテスト回路２１とメモリ回路１４との間を配線１７によって直接接続してメモリテスト回路２１のメモリ回路１４へのアクセスを可能にし、“通常動作モード”であるときは、ロジック回路１５とメモリ回路１４との間を配線１７によって直接接続してロジック回路１５のメモリ回路１４へのアクセスを可能にするようになっている。
【００１７】
メモリテスト回路２１は、外部接続端子から入力されるモード信号２５が“テストモード”であるときに、外部接続端子から入力されるリード／ライトのアドレス信号２６とテスト書込データ信号２７とアクセス制御信号とに基づき、選択回路２２を介してメモリ回路１４を配線１７を使用してアクセスしたり、メモリ回路１４の内部電圧を高くしてメモリ回路１４にストレスを加えた状態にし、セルチェッカーと同様のリード／ライト動作を行って寿命加速試験を実施する。メモリテスト回路２１は、そのテスト時に読み出したテストデータ信号２８を外部接続端子に出力する。
【００１８】
また、メモリテスト回路２１は、外部接続端子から入力されるモード信号２５が“マルチビットテストモード”であるときは、同様にメモリ回路１４へのアクセス経路をロジック回路１５から取り上げ、テストデータを伸張してメモリ回路１４に書き込みを行い、読み出したデータを縮退し、良否判定を行い、判定結果信号２９を読み出したテストデータ信号２８と共に外部接続端子に出力する。
【００１９】
また、メモリテスト回路２１は、電源投入時に、またその後随時に、メモリ回路１４へのアクセス経路をロジック回路１５から取り上げ、各種のテストパターンを発生し、選択回路２２を介してメモリ回路１４に書き込みを行い、書込データと読み出しデータとを比較して不良ビットを検出する自己診断（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ ｓｅｌｆ−ｔｅｓｔ）機能を備えている。
【００２０】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、当該ＳｉＰ型半導体装置１０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。このようにすれば、不良ビットを回避してスペア部をアクセスすることができるので、不良アドレスのヒューズを切るのと同様の操作が実現でき、不良ビットの救済が行える。なお、第２のメモリチップを設けずに、メモリ回路１４の内部に不良ビットのアドレス情報を蓄積するようにしてもよい。
【００２１】
また、このように第２のメモリチップを設ければ、製造工程が複雑にならず、またロジック回路１５をメモリ回路１４と第２のメモリ回路との共用とすることで第２のメモリチップのチップ面積が大きくならずに済む、つまり歩留まりを悪くせずに済むので、低コストで第２のメモリチップを内蔵することができる。なお、第２のメモリ回路としては、フラッシュメモリやＤＲＡＭ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を用いることができる。
【００２２】
次に、図４〜図８を参照して、テスト回路１６について具体的に説明する。なお、図４は、図２に示すメモリ回路１４を構成するＤＲＡＭの構成例を示すブロック図である。図５と図６は、図４に示すＤＲＡＭへのリード／ライト動作を示すタイムチャートである。図７は、図２に示すテスト回路１６の具体的な構成例を示すブロック図である。図８は、図７に示す寿命加速試験回路７５の動作を説明するフローチャートである。図９は、図７に示す伸張回路７３の動作を説明する図である。図１０は、図７に示す縮退回路７６の動作を説明する図である。なお、図７では、自己診断（ＢＩＳＴ）機能については、省略されている。
【００２３】
図４に示すメモリ回路１４であるＤＲＡＭは、２個のメモリセルアレイ５５，５６を備えている。それぞれ、３２メガバイト（Ｍｂ）の容量を持ち、一方のメモリセルアレイ５５をバンク＃０とし、他方のメモリセルアレイ５６をバンク＃１としている。
【００２４】
このＤＲＡＭは、入出力端子として、アドレス信号Ａ０−１１の入力端子４１と、バンク＃０とバンク＃１のいずれかを指定するバンク選択信号ＢＡ０の入力端子４２と、動作クロックＣＬＫの入力端子４３と、動作クロックＣＬＫの使用状態を切り替える制御信号ＣＫＥの入力端子４４と、チップ選択信号ＺＣＳの入力端子４５と、行アドレスストローブ信号ＺＲＡＳの入力端子４６と、列アドレスストローブ信号ＺＣＡＳの入力端子４７と、書込イネーブル信号ＺＷＥの入力端子４８と、書込データ信号ＤＱＭ０−１５の入力端子４９と、読み出しデータ信号ＤＱ０−１２７の出力端子５０とを備えている。なお、バンク選択信号ＢＡ０は、バンク＃０の指定を示す。バンク＃１を指定するときはＢＡ１となる。
【００２５】
そして、２個のメモリセルアレイ５５，５６の周辺回路として、クロックバッファ５１と、アドレスバッファ５２と、制御信号バッファ５３と、制御回路５４と、Ｉ／Ｏバッファ５７とを備えている。
【００２６】
クロックバッファ５１は、入力端子４３，４４から入力される動作クロックＣＬＫ，制御信号ＣＫＥの双方の論理積を取った信号をアドレスバッファ５２と制御信号バッファ５３と制御回路５４とに出力する。アドレスバッファ５２は、入力端子４１，４２から入力されるアドレス信号Ａ０−１１，バンク選択信号ＢＡ０をクロックバッファ５１の出力に従って制御回路５４に出力する。
【００２７】
制御信号バッファ５３は、入力端子４５〜４９から入力されるチップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，書込データ信号ＤＱＭ０−１５をクロックバッファ５１の出力に従って制御回路５４に出力する。
【００２８】
制御回路５４は、クロックバッファ５１の出力に従ってアドレスバッファ５２および制御信号バッファ５３の各出力信号を取り込み、それらに基づきメモリセルアレイ５５，５６への書き込みと読み出しを制御する。Ｉ／Ｏバッファ５７は、メモリセルアレイ５５，５６の読み出しデータを出力端子５０に出力する。
【００２９】
次に、図５、図６において、活性化「ＡＣＴ」やプリチャージ「ＰＲＥ」などのコマンド（Ｃｏｍｍａｎｄ）は、次に示す信号の組合せで発行される。活性化「ＡＣＴ」は、ＺＲＡＳ＝Ｌ、ＺＣＡＳ＝ＺＷＥ＝Ｈの条件で発行される。読み出し「ＲＥＡＤ」は、ＺＲＡＳ＝Ｈ、ＺＣＡＳ＝Ｌ、ＺＷＥ＝Ｈの条件で発行される。書き込み「Ｗｒｉｔｅ」は、ＺＲＡＳ＝Ｈ、ＺＣＡＳ＝ＺＷＥ＝Ｌの条件で発行される。プリチャージ「ＰＲＥ」は、ＺＲＡＳ＝Ｌ、ＺＣＡＳ＝Ｈ、ＺＷＥ＝Ｌの条件で発行される。
【００３０】
図５では、図４に示すバンク＃０についての活性化「ＡＣＴ」とバンク＃１についての活性化「ＡＣＴ」とを行った後に、バンク＃１から読み出し「ＲＥＡＤ」が行われ、読み出しデータＤＱ「Ｑｂ０，Ｑｂ１，Ｑｂ２，Ｑｂ３」が出力される。その過程で、バンク＃０とバンク＃１の双方についてプリチャージ「ＰＲＥ」が行われ、バンク＃０についての活性化「ＡＣＴ」に移行する様子が示されている。
【００３１】
図６では、図４に示すバンク＃０についての活性化「ＡＣＴ」を行った後に、バンク＃０に書込データＤＱ「Ｑａ０，Ｑａ１，Ｑａ２，Ｑａ３」の書き込み「Ｗｒｉｔｅ」が行われる。その後、バンク＃０についてプリチャージ「ＰＲＥ」が行われ、バンク＃０についての活性化「ＡＣＴ」に移行する様子が示されている。この図５と図６に示す動作は、通常動作モードにおいては、ロジック回路１５との間で行われ、テストモードにおいては、テスト回路１６との間で行われる。
【００３２】
図７において、メモリ回路１４であるＤＲＡＭは、図４に示した構成を持つが、４つのモニタ端子「ＴＥＳＴＭＯＤＥ」「ＦＲＣＭＯＮＩ１」「ＦＲＣＭＯＮＩ２」「ＶＢＢ」が追加されている。また、図７では示されていないが、動作電源ＶＤＤや外部電源ＥＸＶＤＤが設けられている。
【００３３】
図７に示すテスト回路では、ロジック回路１５との入出力信号として、動作クロックＣＬＫ，制御信号ＣＫＥ，チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，読み出しデータＤＱ０−７，アドレス信号Ａ０−１１，書込データ信号ＤＱＭ０−１５，およびバンク選択信号ＢＡ０が示されている。
【００３４】
そのうち、動作クロックＣＬＫは、メモリ回路１４であるＤＲＡＭと、フリップフロップ（以下「ＦＦ」という）で構成されるＦＦ回路７１，７８と、寿命加速試験回路７５と、縮退回路７６と、デコード回路７７とに入力される。残りの信号は全てセレクタ７２に入力されている。
【００３５】
また、図７に示すテスト回路では、外部接続端子との入出力信号として、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳ，テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０，テスト読み出しデータ信号ＴＳＴＱ０−７，マルチビットテスト出力信号ＴＳＴＭＢＴＯ，テストモード信号ＴＳＴＭＯＤＥＡ，ＴＳＴＭＯＤＥＢ，ＴＳＴＭＯＤＥ２，電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２およびＶＢＢが示されている。
【００３６】
そのうち、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳ，テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０，テスト読み出しデータ信号ＴＳＴＱ０−７の各端子は、ＦＦ回路７８に接続されている。
【００３７】
ＦＦ回路７８は、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳの各信号をセレクタ７２に出力する。また、ＦＦ回路７８は、テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０の各信号をセレクタ７４に出力する。また、ＦＦ回路７８は、セレクタ７４から入力されるテスト読み出しデータ信号ＤＱ０−１２７を８ビットのテスト読み出しデータ信号ＴＳＴＱ０−７毎に対応する端子に出力する。セレクタ７４が出力するテスト読み出しデータ信号ＤＱ０−１２７は、縮退回路７６にも入力されている。
【００３８】
マルチビットテスト出力信号ＴＳＴＭＢＴＯの端子は、縮退回路７６の出力端に接続されている。テストモード信号ＴＳＴＭＯＤＥ２の端子は、メモリ回路１４であるＤＲＡＭのテストモード端子ＴＥＴＭＯＤＥに接続されている。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子は、メモリ回路１４であるＤＲＡＭの対応するモニタ出力端子ＦＲＣＭＯＮＩ１，ＦＲＣＭＯＮＩ２，ＶＢＢにそれぞれ接続されている。
【００３９】
テストモード信号ＴＳＴＭＯＤＥＡ，ＴＳＴＭＯＤＥＢの各端子は、デコード回路７７の入力端に接続されている。デコード回路７７は、それらの信号から４つの信号８０，８１，８２，８３を発生する。信号８０は、加速試験信号であり、寿命加速試験回路７５とセレクタ７４とに入力されている。信号８１は、マルチビットテスト信号であり、縮退回路７６と伸張回路７３とセレクタ７２とに入力されている。信号８２は、テストを行うか否かを示す信号であり、セレクタ７２に入力されている。信号８３は、電圧モニタイネーブル信号であり、電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子をオン・オフするのに用いられている。
【００４０】
寿命加速試験回路７５は、加速試験信号８０を受けて、加速試験に必要なアドレス信号やデータ信号、制御信号を発生し、セレクタ７４に出力する。セレクタ７４は、加速試験信号８０を受けて、寿命加速試験回路７５の出力をセレクタ７２に選択出力する。また、セレクタ７４は、セレクタ７２が出力するテスト読み出しデータ信号ＤＱ０−１２７を上記のように、ＦＦ回路７８と縮退回路７６とに与える。
【００４１】
伸張回路７３は、マルチビットテスト信号８１を受けて、セレクタ７４から入力するテスト書込データ信号ＴＳＴＤ０−７について伸張処理（図９参照）行いセレクタ７２に出力する。縮退回路７６は、マルチビットテスト信号８１を受けて、セレクタ７４から入力するテスト書込データ信号ＤＱ０−１２７について縮退処理（図１０参照）を行い、マルチビットテスト出力信号ＴＳＴＭＢＴＯとして対応する端子に出力する。
【００４２】
ＦＦ回路７１は、メモリ回路１４であるＤＲＡＭとセレクタ７２との間で、制御信号ＣＫＥ，チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，読み出しデータＤＱ０−１２７，アドレス信号Ａ０−１１，書込データ信号ＤＱＭ０−１５，およびバンク選択信号ＢＡ０の各信号の授受を制御する。
【００４３】
セレクタ７２は、テストを行うか否かを示す信号８２が、テストを行わない、つまり通常動作モードを示す場合は、ロジック回路１５の入力端とＦＦ回路７１とを接続し、テストを行う、つまりテストモードを示す場合は、ＦＦ回路７８，セレクタ７４および伸張回路７３とＦＦ回路７１とを接続する。
【００４４】
以上の構成において、寿命加速試験回路７５の動作と、伸張回路７３および縮退回路７６の動作とを説明する。まず、寿命加速試験回路７５の動作を図８を参照して説明する。
【００４５】
図８において、ステップＳＴ１では、寿命加速試験回路７５は、加速試験信号８０を受けて、テストモードでの動作モード設定を行う期間を設定する。これは、チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，アドレス信号Ａ０−１１，バンク選択信号ＢＡ０等が消滅した後の適宜時間後における動作クロックＣＬＫの例えば１クロック周期が選ばれる。
【００４６】
ステップＳＴ２では、ＤＲＡＭ内には、複数の内部電源が存在するが、寿命加速試験回路７５は、ＤＲＡＭ内に設けてあるテストモードレジスタに内部電圧を昇圧（フォース）する動作モードを設定する。種々の動作モードが用意され、アドレス信号ＴＳＴＡ０−１１，バンク選択信号ＴＳＴＢＡ０などを用いて外部から任意の動作モードを設定することで、任意にフォースした各種の内部電圧が得られるようになっている。
【００４７】
ここでは、１つのフォースした内部電圧を得る動作モードとして、例えば、全てのバンクを同時に動作させるモード信号ＴＭＲＢＩＡＬＬＢＮＫと、伸張・縮退（マルチビットテスト）のモード信号ＴＭＢＴＢと、寿命加速試験時の特殊動作の１つであるモード信号ＴＭＲＡＢ１２５と、メモリセルアレイ部の動作電圧を発生する基準電圧ＶＲＥＦＳをフォースするモード信号ＴＭＶＲＥＦＳＦＲＣと、動作電源ＶＤＤと外部電源ＥＸＶＤＤとをＤＲＡＭ内部でショートするモード信号ＴＭＶＤＤＥＸＶＤＤとをこの順にテストモードレジスタに設定する。
【００４８】
その結果、外部電源ＥＸＶＤＤから例えば３．６５Ｖを与えると、ワード線電圧ＶＰＰは４．８Ｖとなり、メモリセルアレイ部の動作電圧ＶＣＣＳと周辺回路の動作電圧ＶＣＣＰとが共に３．７５Ｖとなる。このようにフォースされた内部電圧の値が、電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子で監視できるようになっている。
【００４９】
具体的には、電圧フォースモニタ信号ＶＢＢの端子では、通常、−１．０Ｖが観測される。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１の端子では、上記の基準電圧ＶＲＥＦＳとセルプレート上に掛かる電圧ＶＣＰとが監視される。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ２の端子では、周辺回路の動作電圧ＶＣＣＰを発生する基準電圧ＶＲＥＦＰと、ワード線電圧ＶＰＰを発生する基準電圧ＶＲＥＦＤとビット線電圧ＶＢＬとが監視される。
【００５０】
ステップＳＴ３では、メモリセルアレイの全面｛＜Ｘ、Ｙ＞＝＜０，０＞〜＜Ｘｍａｘ，Ｙｍａｘ＞｝にテストデータを書き込む。これは、最初に行アドレスを＋１しつつアクセスし、行アドレスが一杯になると、ゼロに戻し、次に列アドレスを＋１し、再度行アドレスを＋１しつつアクセスすることを切り返すことによって実行される。なお、アドレス信号やデータ信号は、スクランブルが掛けられている。
【００５１】
ステップＳＴ３では、メモリセルアレイの全面｛＜Ｘ、Ｙ＞＝＜０，０＞〜＜Ｘｍａｘ，Ｙｍａｘ＞｝からデータを読み出す。この読み出し動作も上記の書込動作と同様の手順で行われる。読み出されたデータは、テスト読み出しデータ信号ＴＳＴＱ０−７の端子から出力され、セルチェッカーにて良否判定がなされる。
【００５２】
ステップＳＴ４では、テストデータを論理反転し、ステップＳＴ３とステップＳＴ４とを繰り返す。そして、ストレスを掛けた状態を規定時間維持するため、ステップＳＴ３〜ＳＴ５を規定時間内繰り返す（ステップＳＴ６，ＳＴ７）。
【００５３】
次に、図９において、伸張回路７３では、セレクタ７４から入力される８ビット単位のテストデータ信号ＤＱ＜７：０＞をコピーして、１６個の８ビット単位テストデータ信号ＤＱ＜７；０＞〜ＤＱ＜１２７：１２０＞をそれぞれ生成し、それらを並列に並べてセレクタ７２に出力する。これは、ＤＲＡＭの書込データ信号ＤＱ０−１２７の端子に入力される。
【００５４】
図１０において、縮退回路７６では、セレクタ７４から入力される８ビット単位のテストデータ信号ＤＱ＜７：０＞〜ＤＱ＜１２７：１２０＞を順に受けて、先頭のテストデータ信号ＤＱ＜７：０＞と後続する各テストデータ信号ＤＱとを８ビット毎に排他的論理和を取って比較する。そして、８ビット全てが一致すればマルチビットテスト出力信号ＴＳＴＭＢＯを“Ｈ”レベルにし、一致しなければ“Ｌ”レベルにする。
【００５５】
つまり、縮退回路７６では、１６個の８ビット単位テストデータ信号ＤＱ＜７；０＞〜ＤＱ＜１２７：１２０＞を１６ビットに縮退したマルチビットテスト出力信号ＴＳＴＭＢＯが出力される。マルチビットテスト出力信号ＴＳＴＭＢＯは、良否判定結果を示す信号となっている。
【００５６】
このように、実施の形態１によれば、ロジックチップに、メモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするテスト回路を設けたので、外部接続端子からテスト回路に指示を出すことによって、メモリのテストを行うことができる。さらに、メモリ回路であるＤＲＡＭの内部電圧を昇圧操作して寿命加速試験を実施し、またマルチビットテストを実施することができる。
【００５７】
また、テスト回路は、電源投入時やその後における必要な時に、メモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするように構成できるので、電源投入時やその後における必要な時に、自己診断（ＢＩＳＴ）を実施してエラービット検出の機能を持たせることができる。なお、テストのために設ける外部接続端子は、少なくすることができる。
【００５８】
実施の形態２．
図１１は、この発明の実施の形態２であるＳｉＰ型半導体装置の構成概念図である。なお、図１１では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００５９】
図１１に示すＳｉＰ型半導体装置１０１では、図２に示した構成において、ロジックチップ１１に代えて、ロジックチップ１０２が設けられている。ロジックチップ１０２では、図２に示したロジック回路１５が、本来のロジック回路１０３とメモリ回路１４へのアクセスを制御するアクセス制御回路１０４とに分離されている。アクセス制御回路１０４は、外部から制御主体を切り替え得るように構成され、図２に示したテスト回路１６の配置位置に配置されている。そして、外部接続端子からテスト信号１８が入力されるテスト回路１０５がアクセス制御回路１０４の制御主体を切替制御できるように配置されている。
【００６０】
すなわち、テスト回路１０５は、テスト信号１８に含まれるモード信号が“通常動作モード”を示すときは、アクセス制御回路１０４の制御主体をロジック回路１０３に切り替えてロジック回路１０３からメモリ回路１４へのアクセスを可能にする。
【００６１】
一方、テスト回路１０５は、モード信号が“テストモード”を示すときは、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替える。そして、テスト回路１０５は、アクセス制御回路１０４を使用してメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施する。
【００６２】
すなわち、寿命加速試験の場合、テスト回路１０５は、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替えることを行い、アクセス制御回路１０４を使用して図８に示す処理を行う。
【００６３】
また、テスト回路１０５は、モード信号が“マルチビットテストモード”であるときは、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替える。そして、伸張したテストデータをアクセス制御回路１０４を使用してメモリ回路１４に書き込み、アクセス制御回路１０４を使用してメモリ回路１４から読み出したテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００６４】
また、テスト回路１０５は、電源投入時に、またその後随時に、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替え、各種のテストパターンを発生し、アクセス制御回路１０４を使用してメモリ回路１４に書き込みを行い、書込データとアクセス制御回路１０４を使用して読み出したデータとを比較して不良ビットを検出する自己診断（ＢＩＳＴ）を実施することができる。このＢＩＳＴでは、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００６５】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１０１に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００６６】
このように、実施の形態２によれば、ロジックチップに、ロジック回路が備えるアクセス制御回路をテスト回路から制御主体の切り替え制御ができるように構成配置したので、通常動作時に用いるアクセス制御回路を使用して、実施の形態１と同様の各種のテストを実施することができる。
【００６７】
実施の形態３．
図１２は、この発明の実施の形態３であるＳｉＰ型半導体装置の構成概念図である。なお、図１２では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６８】
図１２に示すＳｉＰ型半導体装置１１０では、図２に示した構成において、ロジックチップ１１に代えて、ロジックチップ１１１が設けられ、メモリチップ１２に代えて、メモリチップ１１２が設けられている。
【００６９】
ロジックチップ１１１では、図２に示したロジックチップ１１において、テスト回路１６に代えて、テスト回路１１３が設けられている。また、メモリチップ１１２では、図２に示したメモリ回路１４に接続されるテスト回路１１４が設けられている。つまり、テスト回路１１４は、メモリチップ１１２をウエハ状態でテストする際に用いる回路に若干の機能を追加したものであるが、テスト回路１１３とメモリ回路１４との間に介在する形で設けられている。したがって、テスト回路１１３とテスト回路１１４とは、配線１７によって接続されている。
【００７０】
テスト回路１１３は、テスト信号１８に含まれるモード信号をテスト回路１１４にそのまま転送するとともに、そのモード信号に従った通常動作モード・テストモードの切替動作とメモリチップ１１２上のテスト回路１１４にテスト指示を出す動作とを行うようになっている。
【００７１】
すなわち、テスト回路１１３は、テスト信号１８に含まれるモード信号が“通常動作モード”であるときは、ロジック回路１５と配線１７とを直接接続し、ロジック回路１５が出力信号等１９を配線１７上に送出できるようにする。
【００７２】
一方、モード信号が“テストモード”“寿命加速試験”であるときは、テスト回路１１３は、内蔵する“テスト指示を出す制御回路”と配線１７とを直接接続し、対応するテスト指示およびテストデータを配線１７上に送出する。
【００７３】
また、テスト回路１１３は、電源投入時に、またその後随時に、内蔵する“テスト指示を出す制御回路”と配線１７とを直接接続し、“テスト指示を出す制御回路”から自己診断（ＢＩＳＴ）の指示およびテストデータを配線１７上に送出する。
【００７４】
テスト回路１１４は、テスト回路１１３から送られてきたモード信号が“通常動作モード”であるときは、配線１７とメモリ回路１４とを直接接続する。その結果、ロジック回路１５のメモリ回路１４へのアクセスが可能となる。
【００７５】
一方、テスト回路１１４は、テスト回路１１３から送られてきたモード信号が“テストモード”“寿命加速試験”であるときは、配線１７からテスト回路１１３の“テスト指示を出す制御回路”が送出するテスト指示を取り込み、“テストモード”についてのテスト指示では、指示に従いメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施し、結果データをテスト回路１１３の“テスト指示を出す制御回路”に出力する。
【００７６】
“マルチビットテストモード”の指示では、テスト回路１１３の“テスト指示を出す制御回路”がテストデータを伸張して送ってくるので、それをメモリ回路１４に書き込み、メモリ回路１４から読み出してテスト回路１１３の“テスト指示を出す制御回路”に出力する。テスト回路１１３の“テスト指示を出す制御回路”では、受け取ったテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００７７】
また、テスト回路１１４は、自己診断（ＢＩＳＴ）の指示が入力されると、その都度、テスト回路１１３の“テスト指示を出す制御回路”から送られてくるテストパターンデータをメモリ回路１４に書き込み、メモリ回路１４から読み出してテスト回路１１３の“テスト指示を出す制御回路”に出力する。テスト回路１１３の“テスト指示を出す制御回路”では、受け取ったテストデータを送ったテストデータと比較して良否の判定を行い、判定結果信号を受け取ったテストデータ信号と共に外部接続端子に出力する。
【００７８】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１１０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００７９】
このように、実施の形態３によれば、テスト回路をロジックチップとメモリチップの双方に設けたので、メモリチップの単独テストが外部から直接行えるようになるのに加えて、メモリチップのテスト回路にて内部電圧を複数に変化させる設定や寿命加速試験後において良品状態が維持できているか否かの判定が行えるようになるので、一層、テストの精度を高めることができる。
【００８０】
実施の形態４．
図１３は、この発明の実施の形態４であるＳｉＰ型半導体装置の構成概念図である。なお、図１３では、図２，図１１，図１２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００８１】
図１３に示すＳｉＰ型半導体装置１２０は、ロジックチップ１２１と図１２に示したメモリチップ１１２とで構成されている。ロジックチップ１２１では、図１１に示した構成において、テスト回路１０５に代えて、テスト回路１２３が設けられている。メモリチップ１１２上のテスト回路１１４は、アクセス制御回路１０４と配線１７によって接続されている。
【００８２】
テスト回路１２３は、テスト信号１８に含まれるモード信号をアクセス制御回路１０４を介してテスト回路１１４にそのまま転送するとともに、テスト信号１８に含まれるモード信号が“通常動作モード”を示すときは、アクセス制御回路１０４の制御主体をロジック回路１０３に切り替える。ロジック回路１０３の出力信号等１９がアクセス制御回路１０４から配線１７上に送出できるようにする。
【００８３】
一方、テスト回路１２３は、モード信号が“テストモード”“寿命加速試験”であるときは、アクセス制御回路１０４の制御主体を自テスト回路１２３に切り替える。そして、テスト回路１２３は、対応するテスト指示をアクセス制御回路１０４を使用して配線１７上に送出にする。また、テスト回路１２３は、電源投入時に、またその後随時に、アクセス制御回路１０４の制御主体を自テスト回路１２３に切り替えて自己診断（ＢＩＳＴ）の指示をアクセス制御回路１０４を使用して配線１７上に送出する。
【００８４】
テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から送られてきたモード信号が“通常動作モード”であるときは、配線１７とメモリ回路１４とを直接接続する。その結果、ロジック回路１０３のメモリ回路１４へのアクセスが可能となる。
【００８５】
一方、テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から送られてきたモード信号が“テストモード”“寿命加速試験”であるときは、配線１７からアクセス制御回路１０４が送出するテスト指示を取り込み、“テストモード”についてのテスト指示では、指示に従いメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施し、結果データをアクセス制御回路１０４を介してテスト回路１２３に出力する。
【００８６】
“マルチビットテストモード”の指示では、テスト回路１２３がテストデータを伸張して送ってくるので、テスト回路１１４は、それをメモリ回路１４に書き込み、メモリ回路１４から読み出し、アクセス制御回路１０４を介してテスト回路１２３に出力する。テスト回路１２３では、受け取ったテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００８７】
また、テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から自己診断（ＢＩＳＴ）の指示が入力されると、その都度、アクセス制御回路１０４を介してテスト回路１２３から送られてくるテストパターンデータをメモリ回路１４に書き込み、メモリ回路１４から読み出し、アクセス制御回路１０４を介してテスト回路１２３に出力する。テスト回路１２３では、受け取ったテストデータを送ったテストデータとを比較して良否の判定を行い、判定結果信号を受け取ったテストデータ信号と共に外部接続端子に出力する。
【００８８】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１２０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００８９】
このように、実施の形態４によれば、実施の形態２と同様に、ロジック回路が備えるアクセス制御回路をテスト回路がロジック回路から取り上げて使用できるようにしたので、通常動作時に用いるアクセス制御回路を使用して、外部からメモリチップの単独テストを実施することができる。また、テストのために設ける外部接続端子は、少なくすることができる。
【００９０】
このとき、実施の形態３と同様に、テスト回路をロジックチップとメモリチップの双方に設けたので、メモリチップのテスト回路にて内部電圧を複数に変化させる設定や寿命加速試験後において良品状態が維持できているか否かの判定が行えるようになるので、一層、テストの精度を高めることができる。
【００９１】
なお、この実施の形態４では、自己診断（ＢＩＳＴ）回路は、テスト回路１２３内に存在するとしたが、これに限定されるものではなく、テスト回路１１４内に設けても良いことは勿論である。
【００９２】
実施の形態５．
図１４は、この発明の実施の形態５であるＳｉＰ型半導体装置の構成概念図である。なお、図１４では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００９３】
図１４に示すＳｉＰ型半導体装置１３０は、ロジックチップ１３１とメモリチップ１３２とで構成されている。ロジックチップ１３１は、図２に示したロジックチップ１１において、テスト回路１６を省略し、外部接続端子からのテスト信号１８とロジック回路１５の出力信号１９とが直接配線１７上に送出されるとしている。
【００９４】
そして、メモリチップ１３２では、図２に示したメモリ回路１４に接続されるテスト回路１３３が設けられ、配線１７はテスト回路１３３を介してメモリ回路１４に接続されている。
【００９５】
テスト回路１３３は、図３に示した構成を有し、図２に示したテスト回路１６と同様の動作を行うようになっている。すなわち、外部接続端子からのテスト信号１８に含まれるモード信号が“通常動作モード”であるときは、ロジック回路１５の出力信号１９が直接メモリ回路１４に供給されるようにする。
【００９６】
一方、モード信号が“テストモード”“寿命加速試験”であるときは、図３に示したメモリテスト回路２１とメモリ回路１４とを接続し、テストや寿命加速試験、マルチビットテストを実施する。また、テスト回路１３３は、電源投入時に、またその後随時に、自己診断（ＢＩＳＴ）を実施する。
【００９７】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１３０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする点も実施の形態１と同様である。
【００９８】
このように、実施の形態５によれば、メモリチップに、メモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするテスト回路を設けたので、外部接続端子からテスト回路に指示を出すことによって、メモリ回路であるＤＲＡＭの内部電圧を昇圧操作して寿命加速試験を実施し、またマルチビットテストを実施することができる。加えて、テスト回路をメモリチップ側に設けたので、実施の形態１よりも一層詳細なテストが行えるようになり、一層、テストの精度を高めることができる。
【００９９】
なお、各実施の形態では、メモリチップに搭載するメモリ回路として、ＤＲＡＭを示したが、その他、例えばＳＲＡＭやフラッシュメモリを搭載するメモリチップとロジックチップとで構成されるＳｉＰ型半導体装置や、ロジックチップとロジックチップのＳｉＰ型半導体装置等、組合せに拘らず、様々な構成のＳｉＰ型半導体装置にも同様に適用できることは勿論である。ＳＲＡＭやフラッシュメモリについては、少なくとも、マルチビットテストと自己診断（ＢＩＳＴ）は、同様に実施することができる。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、ロジックチップとメモリチップの一方に、外部からの指示に従ってロジックチップ上のロジック回路がメモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、そのアクセス経路を使用してメモリ回路にアクセスするテスト回路を設けたので、メモリチップのみについて、外部からテストや寿命加速試験、マルチビットテストを実行することができる。
【０１０１】
また、前記テスト回路は、電源投入時やその後において、ロジックチップ上のロジック回路がメモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、そのアクセス経路を使用してメモリ回路にアクセスするように構成できるので、自己診断を実行することができる。
【図面の簡単な説明】
【図１】この発明を適用するＳｉＰ半導体装置の一例を示す構成概念図である。
【図２】この発明の実施の形態１であるＳｉＰ型半導体装置の構成概念図である。
【図３】図２に示すテスト回路の詳細構成を示すブロック図である。
【図４】図２に示すメモリ回路を構成するＤＲＡＭの構成例を示すブロック図である。
【図５】図４に示すＤＲＡＭへのリード動作を示すタイムチャートである。
【図６】図４に示すＤＲＡＭへのライト動作を示すタイムチャートである。
【図７】図２に示すテスト回路の具体的な構成例を示すブロック図である。
【図８】図７に示す寿命加速試験回路の動作を説明するフローチャートである。
【図９】図７に示す伸張回路の動作を説明する図である。
【図１０】図７に示す縮退回路の動作を説明する図である。
【図１１】この発明の実施の形態２であるＳｉＰ型半導体装置の構成概念図である。
【図１２】この発明の実施の形態３であるＳｉＰ型半導体装置の構成概念図である。
【図１３】この発明の実施の形態４であるＳｉＰ型半導体装置の構成概念図である。
【図１４】この発明の実施の形態５であるＳｉＰ型半導体装置の構成概念図である。
【符号の説明】
１０，１０１，１１０，１２０，１３０ システム・イン・パッケージ型半導体装置（ＳｉＰ型半導体装置）、１１，１０２，１１１，１２１ ロジックチップ、１２，１１２，１３１ メモリチップ、１３ 外部接続端子への配線、１４メモリ回路、１５，ロジック回路、１６，１０５，１１３，１１４，１２３，１３２ テスト回路、２１ メモリテスト回路、２２ 選択回路、２５ モード信号、２６ リード／ライトのアドレス信号、２７ テストデータ信号、２８ 読み出したテストデータ信号、２９ 判定結果信号、７３ 伸張回路、７５ 寿命加速試験回路、１０４，１２２ アクセス制御回路。
【発明の属する技術分野】
この発明は、複数の半導体チップを互いに接続して１つのパッケージに封止したシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ）型半導体装置（以下「ＳｉＰ型半導体装置」という）に関するものである。
【０００２】
【従来の技術】
ＳｉＰ型半導体装置では、複数の半導体チップとして、ロジックチップと１以上のメモリチップ（例えばＤＲＡＭチップ、ＳＲＡＭチップ、フラッシュメモリチップなど）とが互いに接続されて１つのパッケージに封止されている。そして、外部接続端子には、ロジックチップを接続し、メモリチップは、ロジックチップを介して外部接続端子に接続するようになっている（例えば特許文献１）。
【０００３】
【特許文献１】
特開平１０−２８３７７７号公報（００２１、１図）
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置では、パッケージ状態でのテストや初期不良をスクリーニングするために、製品出荷時などにおいて寿命加速試験を行う必要がある。しかし、ＳｉＰ型半導体装置では、メモリチップの入出力は、外部と直接行うことができず、必ずロジックチップを介して行わなければならないので、ロジックチップの単独テストは行えるが、メモリチップの単独テストが行えないという問題がある。
【０００５】
この発明は、上記に鑑みてなされたもので、外部から直接メモリチップの単独テストが行えるテスト機能を備えたＳｉＰ型半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかるシステム・イン・パッケージ型半導体装置は、メモリ回路を搭載するメモリチップと、前記メモリ回路と電気的に接続されるロジック回路を搭載するロジックチップとを、前記ロジック回路とパッケージの外部接続端子とを接続して封止する形式のシステム・イン・パッケージ型半導体装置において、前記ロジックチップと前記メモリチップとのいずれか一方に、前記外部接続端子に設けたモード端子から入力されるモード信号が通常動作モードを示すときは、前記ロジック回路が前記メモリ回路へのアクセス経路を使用可能とする一方、前記モード信号がテストモードを示すとき、または特別のときに前記アクセス経路を前記ロジック回路から取り上げて前記メモリ回路をアクセスし、各種のテストを実施するテスト回路を設けたことを特徴とする。
【０００７】
この発明によれば、ロジックチップとメモリチップとのいずれか一方に設けたテスト回路は、外部接続端子から入力されるモード信号がテストモードを示すときは、メモリ回路へのアクセス経路をロジック回路から取り上げ、そのアクセス経路を使用して前記メモリ回路をアクセスし、メモリ回路の内部電圧を昇圧した状態での寿命加速試験や、テストデータを伸張処理してメモリ回路に書き込み、読み出したデータを縮退処理して良否判定を行うマルチビットテストを実施する。また、電源投入時やその後において、メモリ回路へのアクセス経路をロジック回路から取り上げ、そのアクセス経路を使用して前記メモリ回路をアクセスし、自己診断を実施する。
【０００８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＳｉＰ型半導体装置の好適な実施の形態を詳細に説明する。
【０００９】
実施の形態１．
図１は、この発明を適用するＳｉＰ型半導体装置の一例を示す構成概念図である。この発明を適用するＳｉＰ型半導体装置は、例えば、図１に示すように、マイクロプロセッサなどのロジック回路が搭載されるロジックチップ１の上に、ＤＲＡＭなどのメモリ回路が搭載されるメモリチップ２をチップ・オン・チップの構造で重ね合わせて配置した状態で１つのパッケージに封止されている。そして、メモリチップ２の入出端は、配線３によってロジックチップ１に接続され、ロジックチップ１の入出力端の一部として配線４によって外部接続端子に接続される構成となっている。なお、ＳｉＰ型半導体装置としては、その他、例えば、ロジックチップ１とメモリチップ２とを平面上に横に並べて配置する構成もあるが、接続形態は同様である。
【００１０】
この発明では、このようなＳｉＰ型半導体装置において、外部から直接メモリチップ２の単独テストが行えるテスト機能を種々の態様で組み込んだ構成例が示されている。但し、以下に示す各実施の形態では、説明の便宜から、ロジックチップとメモリチップとが平面上に横に並べて配置されるとしている。
【００１１】
図２は、この発明の実施の形態１であるＳｉＰ型半導体装置の構成概念図である。図３は、図２に示すテスト回路の詳細構成を示すブロック図である。図２に示すＳｉＰ型半導体装置１０は、ロジックチップ１１とメモリチップ１２とで構成されている。ロジックチップ１１は、配線１３によって外部接続端子に接続され、配線１７によってメモリチップ１２に接続されている。
【００１２】
メモリチップ１２には、メモリ回路１４として例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が搭載されている。一方、ロジックチップ１１には、ロジック回路１５の他、テスト回路１６がロジック回路１５とメモリ回路１４との間に介在する形で搭載されている。
【００１３】
すなわち、テスト回路１６は、ロジックチップ１１内で、ロジック回路１５と電気的に接続されるとともに、配線１３によってロジック回路１５と共に外部接続端子に接続されている。また、テスト回路１６は、配線１７によってメモリチップ１２上のメモリ回路１４と接続されている。したがって、外部接続端子は、ロジック回路１５に与える通常動作時の信号端子と、テスト回路１６に与えるテストモード時のテスト信号１８の端子とで構成されている。
【００１４】
テスト回路１６は、配線１７をメモリ回路１４への共通のアクセス経路として使用し、通常動作時は、ロジック回路１５の出力信号等１９を配線１７上に出力し、テスト時は、テスト信号１８に従って配線１７上にテスト制御信号を出力する。
【００１５】
テスト回路１６は、図３に示すように、メモリテスト回路２１と選択回路２２とで構成されている。テスト信号１８として、モード信号２５とリード／ライトのアドレス信号２６とテスト書込データ信号２７と読み出したテストデータ信号２８と判定結果信号２９とアクセス制御信号２４とが例示されている。
【００１６】
選択回路２２は、外部接続端子から入力されるモード信号２５が、“テストモード”であるときは、メモリテスト回路２１とメモリ回路１４との間を配線１７によって直接接続してメモリテスト回路２１のメモリ回路１４へのアクセスを可能にし、“通常動作モード”であるときは、ロジック回路１５とメモリ回路１４との間を配線１７によって直接接続してロジック回路１５のメモリ回路１４へのアクセスを可能にするようになっている。
【００１７】
メモリテスト回路２１は、外部接続端子から入力されるモード信号２５が“テストモード”であるときに、外部接続端子から入力されるリード／ライトのアドレス信号２６とテスト書込データ信号２７とアクセス制御信号とに基づき、選択回路２２を介してメモリ回路１４を配線１７を使用してアクセスしたり、メモリ回路１４の内部電圧を高くしてメモリ回路１４にストレスを加えた状態にし、セルチェッカーと同様のリード／ライト動作を行って寿命加速試験を実施する。メモリテスト回路２１は、そのテスト時に読み出したテストデータ信号２８を外部接続端子に出力する。
【００１８】
また、メモリテスト回路２１は、外部接続端子から入力されるモード信号２５が“マルチビットテストモード”であるときは、同様にメモリ回路１４へのアクセス経路をロジック回路１５から取り上げ、テストデータを伸張してメモリ回路１４に書き込みを行い、読み出したデータを縮退し、良否判定を行い、判定結果信号２９を読み出したテストデータ信号２８と共に外部接続端子に出力する。
【００１９】
また、メモリテスト回路２１は、電源投入時に、またその後随時に、メモリ回路１４へのアクセス経路をロジック回路１５から取り上げ、各種のテストパターンを発生し、選択回路２２を介してメモリ回路１４に書き込みを行い、書込データと読み出しデータとを比較して不良ビットを検出する自己診断（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ ｓｅｌｆ−ｔｅｓｔ）機能を備えている。
【００２０】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、当該ＳｉＰ型半導体装置１０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。このようにすれば、不良ビットを回避してスペア部をアクセスすることができるので、不良アドレスのヒューズを切るのと同様の操作が実現でき、不良ビットの救済が行える。なお、第２のメモリチップを設けずに、メモリ回路１４の内部に不良ビットのアドレス情報を蓄積するようにしてもよい。
【００２１】
また、このように第２のメモリチップを設ければ、製造工程が複雑にならず、またロジック回路１５をメモリ回路１４と第２のメモリ回路との共用とすることで第２のメモリチップのチップ面積が大きくならずに済む、つまり歩留まりを悪くせずに済むので、低コストで第２のメモリチップを内蔵することができる。なお、第２のメモリ回路としては、フラッシュメモリやＤＲＡＭ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を用いることができる。
【００２２】
次に、図４〜図８を参照して、テスト回路１６について具体的に説明する。なお、図４は、図２に示すメモリ回路１４を構成するＤＲＡＭの構成例を示すブロック図である。図５と図６は、図４に示すＤＲＡＭへのリード／ライト動作を示すタイムチャートである。図７は、図２に示すテスト回路１６の具体的な構成例を示すブロック図である。図８は、図７に示す寿命加速試験回路７５の動作を説明するフローチャートである。図９は、図７に示す伸張回路７３の動作を説明する図である。図１０は、図７に示す縮退回路７６の動作を説明する図である。なお、図７では、自己診断（ＢＩＳＴ）機能については、省略されている。
【００２３】
図４に示すメモリ回路１４であるＤＲＡＭは、２個のメモリセルアレイ５５，５６を備えている。それぞれ、３２メガバイト（Ｍｂ）の容量を持ち、一方のメモリセルアレイ５５をバンク＃０とし、他方のメモリセルアレイ５６をバンク＃１としている。
【００２４】
このＤＲＡＭは、入出力端子として、アドレス信号Ａ０−１１の入力端子４１と、バンク＃０とバンク＃１のいずれかを指定するバンク選択信号ＢＡ０の入力端子４２と、動作クロックＣＬＫの入力端子４３と、動作クロックＣＬＫの使用状態を切り替える制御信号ＣＫＥの入力端子４４と、チップ選択信号ＺＣＳの入力端子４５と、行アドレスストローブ信号ＺＲＡＳの入力端子４６と、列アドレスストローブ信号ＺＣＡＳの入力端子４７と、書込イネーブル信号ＺＷＥの入力端子４８と、書込データ信号ＤＱＭ０−１５の入力端子４９と、読み出しデータ信号ＤＱ０−１２７の出力端子５０とを備えている。なお、バンク選択信号ＢＡ０は、バンク＃０の指定を示す。バンク＃１を指定するときはＢＡ１となる。
【００２５】
そして、２個のメモリセルアレイ５５，５６の周辺回路として、クロックバッファ５１と、アドレスバッファ５２と、制御信号バッファ５３と、制御回路５４と、Ｉ／Ｏバッファ５７とを備えている。
【００２６】
クロックバッファ５１は、入力端子４３，４４から入力される動作クロックＣＬＫ，制御信号ＣＫＥの双方の論理積を取った信号をアドレスバッファ５２と制御信号バッファ５３と制御回路５４とに出力する。アドレスバッファ５２は、入力端子４１，４２から入力されるアドレス信号Ａ０−１１，バンク選択信号ＢＡ０をクロックバッファ５１の出力に従って制御回路５４に出力する。
【００２７】
制御信号バッファ５３は、入力端子４５〜４９から入力されるチップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，書込データ信号ＤＱＭ０−１５をクロックバッファ５１の出力に従って制御回路５４に出力する。
【００２８】
制御回路５４は、クロックバッファ５１の出力に従ってアドレスバッファ５２および制御信号バッファ５３の各出力信号を取り込み、それらに基づきメモリセルアレイ５５，５６への書き込みと読み出しを制御する。Ｉ／Ｏバッファ５７は、メモリセルアレイ５５，５６の読み出しデータを出力端子５０に出力する。
【００２９】
次に、図５、図６において、活性化「ＡＣＴ」やプリチャージ「ＰＲＥ」などのコマンド（Ｃｏｍｍａｎｄ）は、次に示す信号の組合せで発行される。活性化「ＡＣＴ」は、ＺＲＡＳ＝Ｌ、ＺＣＡＳ＝ＺＷＥ＝Ｈの条件で発行される。読み出し「ＲＥＡＤ」は、ＺＲＡＳ＝Ｈ、ＺＣＡＳ＝Ｌ、ＺＷＥ＝Ｈの条件で発行される。書き込み「Ｗｒｉｔｅ」は、ＺＲＡＳ＝Ｈ、ＺＣＡＳ＝ＺＷＥ＝Ｌの条件で発行される。プリチャージ「ＰＲＥ」は、ＺＲＡＳ＝Ｌ、ＺＣＡＳ＝Ｈ、ＺＷＥ＝Ｌの条件で発行される。
【００３０】
図５では、図４に示すバンク＃０についての活性化「ＡＣＴ」とバンク＃１についての活性化「ＡＣＴ」とを行った後に、バンク＃１から読み出し「ＲＥＡＤ」が行われ、読み出しデータＤＱ「Ｑｂ０，Ｑｂ１，Ｑｂ２，Ｑｂ３」が出力される。その過程で、バンク＃０とバンク＃１の双方についてプリチャージ「ＰＲＥ」が行われ、バンク＃０についての活性化「ＡＣＴ」に移行する様子が示されている。
【００３１】
図６では、図４に示すバンク＃０についての活性化「ＡＣＴ」を行った後に、バンク＃０に書込データＤＱ「Ｑａ０，Ｑａ１，Ｑａ２，Ｑａ３」の書き込み「Ｗｒｉｔｅ」が行われる。その後、バンク＃０についてプリチャージ「ＰＲＥ」が行われ、バンク＃０についての活性化「ＡＣＴ」に移行する様子が示されている。この図５と図６に示す動作は、通常動作モードにおいては、ロジック回路１５との間で行われ、テストモードにおいては、テスト回路１６との間で行われる。
【００３２】
図７において、メモリ回路１４であるＤＲＡＭは、図４に示した構成を持つが、４つのモニタ端子「ＴＥＳＴＭＯＤＥ」「ＦＲＣＭＯＮＩ１」「ＦＲＣＭＯＮＩ２」「ＶＢＢ」が追加されている。また、図７では示されていないが、動作電源ＶＤＤや外部電源ＥＸＶＤＤが設けられている。
【００３３】
図７に示すテスト回路では、ロジック回路１５との入出力信号として、動作クロックＣＬＫ，制御信号ＣＫＥ，チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，読み出しデータＤＱ０−７，アドレス信号Ａ０−１１，書込データ信号ＤＱＭ０−１５，およびバンク選択信号ＢＡ０が示されている。
【００３４】
そのうち、動作クロックＣＬＫは、メモリ回路１４であるＤＲＡＭと、フリップフロップ（以下「ＦＦ」という）で構成されるＦＦ回路７１，７８と、寿命加速試験回路７５と、縮退回路７６と、デコード回路７７とに入力される。残りの信号は全てセレクタ７２に入力されている。
【００３５】
また、図７に示すテスト回路では、外部接続端子との入出力信号として、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳ，テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０，テスト読み出しデータ信号ＴＳＴＱ０−７，マルチビットテスト出力信号ＴＳＴＭＢＴＯ，テストモード信号ＴＳＴＭＯＤＥＡ，ＴＳＴＭＯＤＥＢ，ＴＳＴＭＯＤＥ２，電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２およびＶＢＢが示されている。
【００３６】
そのうち、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳ，テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０，テスト読み出しデータ信号ＴＳＴＱ０−７の各端子は、ＦＦ回路７８に接続されている。
【００３７】
ＦＦ回路７８は、テスト制御信号ＴＳＴＣＫＥ，テスト書込データＴＳＴＤＱＭ０−１５，テストチップ選択信号ＴＳＴＺＣＳの各信号をセレクタ７２に出力する。また、ＦＦ回路７８は、テスト行アドレスストローブ信号ＴＳＴＺＲＡＳ，テスト列アドレスストローブ信号ＴＳＴＺＣＡＳ，テスト書込イネーブル信号ＴＳＴＺＷＥ，テスト書込データ信号ＴＳＴＤ０−７，テストアドレス信号ＴＳＴＡ０−１１，テストバンク選択信号ＴＳＴＢＡ０の各信号をセレクタ７４に出力する。また、ＦＦ回路７８は、セレクタ７４から入力されるテスト読み出しデータ信号ＤＱ０−１２７を８ビットのテスト読み出しデータ信号ＴＳＴＱ０−７毎に対応する端子に出力する。セレクタ７４が出力するテスト読み出しデータ信号ＤＱ０−１２７は、縮退回路７６にも入力されている。
【００３８】
マルチビットテスト出力信号ＴＳＴＭＢＴＯの端子は、縮退回路７６の出力端に接続されている。テストモード信号ＴＳＴＭＯＤＥ２の端子は、メモリ回路１４であるＤＲＡＭのテストモード端子ＴＥＴＭＯＤＥに接続されている。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子は、メモリ回路１４であるＤＲＡＭの対応するモニタ出力端子ＦＲＣＭＯＮＩ１，ＦＲＣＭＯＮＩ２，ＶＢＢにそれぞれ接続されている。
【００３９】
テストモード信号ＴＳＴＭＯＤＥＡ，ＴＳＴＭＯＤＥＢの各端子は、デコード回路７７の入力端に接続されている。デコード回路７７は、それらの信号から４つの信号８０，８１，８２，８３を発生する。信号８０は、加速試験信号であり、寿命加速試験回路７５とセレクタ７４とに入力されている。信号８１は、マルチビットテスト信号であり、縮退回路７６と伸張回路７３とセレクタ７２とに入力されている。信号８２は、テストを行うか否かを示す信号であり、セレクタ７２に入力されている。信号８３は、電圧モニタイネーブル信号であり、電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子をオン・オフするのに用いられている。
【００４０】
寿命加速試験回路７５は、加速試験信号８０を受けて、加速試験に必要なアドレス信号やデータ信号、制御信号を発生し、セレクタ７４に出力する。セレクタ７４は、加速試験信号８０を受けて、寿命加速試験回路７５の出力をセレクタ７２に選択出力する。また、セレクタ７４は、セレクタ７２が出力するテスト読み出しデータ信号ＤＱ０−１２７を上記のように、ＦＦ回路７８と縮退回路７６とに与える。
【００４１】
伸張回路７３は、マルチビットテスト信号８１を受けて、セレクタ７４から入力するテスト書込データ信号ＴＳＴＤ０−７について伸張処理（図９参照）行いセレクタ７２に出力する。縮退回路７６は、マルチビットテスト信号８１を受けて、セレクタ７４から入力するテスト書込データ信号ＤＱ０−１２７について縮退処理（図１０参照）を行い、マルチビットテスト出力信号ＴＳＴＭＢＴＯとして対応する端子に出力する。
【００４２】
ＦＦ回路７１は、メモリ回路１４であるＤＲＡＭとセレクタ７２との間で、制御信号ＣＫＥ，チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，読み出しデータＤＱ０−１２７，アドレス信号Ａ０−１１，書込データ信号ＤＱＭ０−１５，およびバンク選択信号ＢＡ０の各信号の授受を制御する。
【００４３】
セレクタ７２は、テストを行うか否かを示す信号８２が、テストを行わない、つまり通常動作モードを示す場合は、ロジック回路１５の入力端とＦＦ回路７１とを接続し、テストを行う、つまりテストモードを示す場合は、ＦＦ回路７８，セレクタ７４および伸張回路７３とＦＦ回路７１とを接続する。
【００４４】
以上の構成において、寿命加速試験回路７５の動作と、伸張回路７３および縮退回路７６の動作とを説明する。まず、寿命加速試験回路７５の動作を図８を参照して説明する。
【００４５】
図８において、ステップＳＴ１では、寿命加速試験回路７５は、加速試験信号８０を受けて、テストモードでの動作モード設定を行う期間を設定する。これは、チップ選択信号ＺＣＳ，行アドレスストローブ信号ＺＲＡＳ，列アドレスストローブ信号ＺＣＡＳ，書込イネーブル信号ＺＷＥ，アドレス信号Ａ０−１１，バンク選択信号ＢＡ０等が消滅した後の適宜時間後における動作クロックＣＬＫの例えば１クロック周期が選ばれる。
【００４６】
ステップＳＴ２では、ＤＲＡＭ内には、複数の内部電源が存在するが、寿命加速試験回路７５は、ＤＲＡＭ内に設けてあるテストモードレジスタに内部電圧を昇圧（フォース）する動作モードを設定する。種々の動作モードが用意され、アドレス信号ＴＳＴＡ０−１１，バンク選択信号ＴＳＴＢＡ０などを用いて外部から任意の動作モードを設定することで、任意にフォースした各種の内部電圧が得られるようになっている。
【００４７】
ここでは、１つのフォースした内部電圧を得る動作モードとして、例えば、全てのバンクを同時に動作させるモード信号ＴＭＲＢＩＡＬＬＢＮＫと、伸張・縮退（マルチビットテスト）のモード信号ＴＭＢＴＢと、寿命加速試験時の特殊動作の１つであるモード信号ＴＭＲＡＢ１２５と、メモリセルアレイ部の動作電圧を発生する基準電圧ＶＲＥＦＳをフォースするモード信号ＴＭＶＲＥＦＳＦＲＣと、動作電源ＶＤＤと外部電源ＥＸＶＤＤとをＤＲＡＭ内部でショートするモード信号ＴＭＶＤＤＥＸＶＤＤとをこの順にテストモードレジスタに設定する。
【００４８】
その結果、外部電源ＥＸＶＤＤから例えば３．６５Ｖを与えると、ワード線電圧ＶＰＰは４．８Ｖとなり、メモリセルアレイ部の動作電圧ＶＣＣＳと周辺回路の動作電圧ＶＣＣＰとが共に３．７５Ｖとなる。このようにフォースされた内部電圧の値が、電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１，ＴＳＴＦＲＣＭＯＮＩ２，ＶＢＢの各端子で監視できるようになっている。
【００４９】
具体的には、電圧フォースモニタ信号ＶＢＢの端子では、通常、−１．０Ｖが観測される。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ１の端子では、上記の基準電圧ＶＲＥＦＳとセルプレート上に掛かる電圧ＶＣＰとが監視される。電圧フォースモニタ信号ＴＳＴＦＲＣＭＯＮＩ２の端子では、周辺回路の動作電圧ＶＣＣＰを発生する基準電圧ＶＲＥＦＰと、ワード線電圧ＶＰＰを発生する基準電圧ＶＲＥＦＤとビット線電圧ＶＢＬとが監視される。
【００５０】
ステップＳＴ３では、メモリセルアレイの全面｛＜Ｘ、Ｙ＞＝＜０，０＞〜＜Ｘｍａｘ，Ｙｍａｘ＞｝にテストデータを書き込む。これは、最初に行アドレスを＋１しつつアクセスし、行アドレスが一杯になると、ゼロに戻し、次に列アドレスを＋１し、再度行アドレスを＋１しつつアクセスすることを切り返すことによって実行される。なお、アドレス信号やデータ信号は、スクランブルが掛けられている。
【００５１】
ステップＳＴ３では、メモリセルアレイの全面｛＜Ｘ、Ｙ＞＝＜０，０＞〜＜Ｘｍａｘ，Ｙｍａｘ＞｝からデータを読み出す。この読み出し動作も上記の書込動作と同様の手順で行われる。読み出されたデータは、テスト読み出しデータ信号ＴＳＴＱ０−７の端子から出力され、セルチェッカーにて良否判定がなされる。
【００５２】
ステップＳＴ４では、テストデータを論理反転し、ステップＳＴ３とステップＳＴ４とを繰り返す。そして、ストレスを掛けた状態を規定時間維持するため、ステップＳＴ３〜ＳＴ５を規定時間内繰り返す（ステップＳＴ６，ＳＴ７）。
【００５３】
次に、図９において、伸張回路７３では、セレクタ７４から入力される８ビット単位のテストデータ信号ＤＱ＜７：０＞をコピーして、１６個の８ビット単位テストデータ信号ＤＱ＜７；０＞〜ＤＱ＜１２７：１２０＞をそれぞれ生成し、それらを並列に並べてセレクタ７２に出力する。これは、ＤＲＡＭの書込データ信号ＤＱ０−１２７の端子に入力される。
【００５４】
図１０において、縮退回路７６では、セレクタ７４から入力される８ビット単位のテストデータ信号ＤＱ＜７：０＞〜ＤＱ＜１２７：１２０＞を順に受けて、先頭のテストデータ信号ＤＱ＜７：０＞と後続する各テストデータ信号ＤＱとを８ビット毎に排他的論理和を取って比較する。そして、８ビット全てが一致すればマルチビットテスト出力信号ＴＳＴＭＢＯを“Ｈ”レベルにし、一致しなければ“Ｌ”レベルにする。
【００５５】
つまり、縮退回路７６では、１６個の８ビット単位テストデータ信号ＤＱ＜７；０＞〜ＤＱ＜１２７：１２０＞を１６ビットに縮退したマルチビットテスト出力信号ＴＳＴＭＢＯが出力される。マルチビットテスト出力信号ＴＳＴＭＢＯは、良否判定結果を示す信号となっている。
【００５６】
このように、実施の形態１によれば、ロジックチップに、メモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするテスト回路を設けたので、外部接続端子からテスト回路に指示を出すことによって、メモリのテストを行うことができる。さらに、メモリ回路であるＤＲＡＭの内部電圧を昇圧操作して寿命加速試験を実施し、またマルチビットテストを実施することができる。
【００５７】
また、テスト回路は、電源投入時やその後における必要な時に、メモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするように構成できるので、電源投入時やその後における必要な時に、自己診断（ＢＩＳＴ）を実施してエラービット検出の機能を持たせることができる。なお、テストのために設ける外部接続端子は、少なくすることができる。
【００５８】
実施の形態２．
図１１は、この発明の実施の形態２であるＳｉＰ型半導体装置の構成概念図である。なお、図１１では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００５９】
図１１に示すＳｉＰ型半導体装置１０１では、図２に示した構成において、ロジックチップ１１に代えて、ロジックチップ１０２が設けられている。ロジックチップ１０２では、図２に示したロジック回路１５が、本来のロジック回路１０３とメモリ回路１４へのアクセスを制御するアクセス制御回路１０４とに分離されている。アクセス制御回路１０４は、外部から制御主体を切り替え得るように構成され、図２に示したテスト回路１６の配置位置に配置されている。そして、外部接続端子からテスト信号１８が入力されるテスト回路１０５がアクセス制御回路１０４の制御主体を切替制御できるように配置されている。
【００６０】
すなわち、テスト回路１０５は、テスト信号１８に含まれるモード信号が“通常動作モード”を示すときは、アクセス制御回路１０４の制御主体をロジック回路１０３に切り替えてロジック回路１０３からメモリ回路１４へのアクセスを可能にする。
【００６１】
一方、テスト回路１０５は、モード信号が“テストモード”を示すときは、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替える。そして、テスト回路１０５は、アクセス制御回路１０４を使用してメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施する。
【００６２】
すなわち、寿命加速試験の場合、テスト回路１０５は、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替えることを行い、アクセス制御回路１０４を使用して図８に示す処理を行う。
【００６３】
また、テスト回路１０５は、モード信号が“マルチビットテストモード”であるときは、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替える。そして、伸張したテストデータをアクセス制御回路１０４を使用してメモリ回路１４に書き込み、アクセス制御回路１０４を使用してメモリ回路１４から読み出したテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００６４】
また、テスト回路１０５は、電源投入時に、またその後随時に、アクセス制御回路１０４の制御主体を自テスト回路１０５に切り替え、各種のテストパターンを発生し、アクセス制御回路１０４を使用してメモリ回路１４に書き込みを行い、書込データとアクセス制御回路１０４を使用して読み出したデータとを比較して不良ビットを検出する自己診断（ＢＩＳＴ）を実施することができる。このＢＩＳＴでは、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００６５】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１０１に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００６６】
このように、実施の形態２によれば、ロジックチップに、ロジック回路が備えるアクセス制御回路をテスト回路から制御主体の切り替え制御ができるように構成配置したので、通常動作時に用いるアクセス制御回路を使用して、実施の形態１と同様の各種のテストを実施することができる。
【００６７】
実施の形態３．
図１２は、この発明の実施の形態３であるＳｉＰ型半導体装置の構成概念図である。なお、図１２では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６８】
図１２に示すＳｉＰ型半導体装置１１０では、図２に示した構成において、ロジックチップ１１に代えて、ロジックチップ１１１が設けられ、メモリチップ１２に代えて、メモリチップ１１２が設けられている。
【００６９】
ロジックチップ１１１では、図２に示したロジックチップ１１において、テスト回路１６に代えて、テスト回路１１３が設けられている。また、メモリチップ１１２では、図２に示したメモリ回路１４に接続されるテスト回路１１４が設けられている。つまり、テスト回路１１４は、メモリチップ１１２をウエハ状態でテストする際に用いる回路に若干の機能を追加したものであるが、テスト回路１１３とメモリ回路１４との間に介在する形で設けられている。したがって、テスト回路１１３とテスト回路１１４とは、配線１７によって接続されている。
【００７０】
テスト回路１１３は、テスト信号１８に含まれるモード信号をテスト回路１１４にそのまま転送するとともに、そのモード信号に従った通常動作モード・テストモードの切替動作とメモリチップ１１２上のテスト回路１１４にテスト指示を出す動作とを行うようになっている。
【００７１】
すなわち、テスト回路１１３は、テスト信号１８に含まれるモード信号が“通常動作モード”であるときは、ロジック回路１５と配線１７とを直接接続し、ロジック回路１５が出力信号等１９を配線１７上に送出できるようにする。
【００７２】
一方、モード信号が“テストモード”“寿命加速試験”であるときは、テスト回路１１３は、内蔵する“テスト指示を出す制御回路”と配線１７とを直接接続し、対応するテスト指示およびテストデータを配線１７上に送出する。
【００７３】
また、テスト回路１１３は、電源投入時に、またその後随時に、内蔵する“テスト指示を出す制御回路”と配線１７とを直接接続し、“テスト指示を出す制御回路”から自己診断（ＢＩＳＴ）の指示およびテストデータを配線１７上に送出する。
【００７４】
テスト回路１１４は、テスト回路１１３から送られてきたモード信号が“通常動作モード”であるときは、配線１７とメモリ回路１４とを直接接続する。その結果、ロジック回路１５のメモリ回路１４へのアクセスが可能となる。
【００７５】
一方、テスト回路１１４は、テスト回路１１３から送られてきたモード信号が“テストモード”“寿命加速試験”であるときは、配線１７からテスト回路１１３の“テスト指示を出す制御回路”が送出するテスト指示を取り込み、“テストモード”についてのテスト指示では、指示に従いメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施し、結果データをテスト回路１１３の“テスト指示を出す制御回路”に出力する。
【００７６】
“マルチビットテストモード”の指示では、テスト回路１１３の“テスト指示を出す制御回路”がテストデータを伸張して送ってくるので、それをメモリ回路１４に書き込み、メモリ回路１４から読み出してテスト回路１１３の“テスト指示を出す制御回路”に出力する。テスト回路１１３の“テスト指示を出す制御回路”では、受け取ったテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００７７】
また、テスト回路１１４は、自己診断（ＢＩＳＴ）の指示が入力されると、その都度、テスト回路１１３の“テスト指示を出す制御回路”から送られてくるテストパターンデータをメモリ回路１４に書き込み、メモリ回路１４から読み出してテスト回路１１３の“テスト指示を出す制御回路”に出力する。テスト回路１１３の“テスト指示を出す制御回路”では、受け取ったテストデータを送ったテストデータと比較して良否の判定を行い、判定結果信号を受け取ったテストデータ信号と共に外部接続端子に出力する。
【００７８】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１１０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００７９】
このように、実施の形態３によれば、テスト回路をロジックチップとメモリチップの双方に設けたので、メモリチップの単独テストが外部から直接行えるようになるのに加えて、メモリチップのテスト回路にて内部電圧を複数に変化させる設定や寿命加速試験後において良品状態が維持できているか否かの判定が行えるようになるので、一層、テストの精度を高めることができる。
【００８０】
実施の形態４．
図１３は、この発明の実施の形態４であるＳｉＰ型半導体装置の構成概念図である。なお、図１３では、図２，図１１，図１２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００８１】
図１３に示すＳｉＰ型半導体装置１２０は、ロジックチップ１２１と図１２に示したメモリチップ１１２とで構成されている。ロジックチップ１２１では、図１１に示した構成において、テスト回路１０５に代えて、テスト回路１２３が設けられている。メモリチップ１１２上のテスト回路１１４は、アクセス制御回路１０４と配線１７によって接続されている。
【００８２】
テスト回路１２３は、テスト信号１８に含まれるモード信号をアクセス制御回路１０４を介してテスト回路１１４にそのまま転送するとともに、テスト信号１８に含まれるモード信号が“通常動作モード”を示すときは、アクセス制御回路１０４の制御主体をロジック回路１０３に切り替える。ロジック回路１０３の出力信号等１９がアクセス制御回路１０４から配線１７上に送出できるようにする。
【００８３】
一方、テスト回路１２３は、モード信号が“テストモード”“寿命加速試験”であるときは、アクセス制御回路１０４の制御主体を自テスト回路１２３に切り替える。そして、テスト回路１２３は、対応するテスト指示をアクセス制御回路１０４を使用して配線１７上に送出にする。また、テスト回路１２３は、電源投入時に、またその後随時に、アクセス制御回路１０４の制御主体を自テスト回路１２３に切り替えて自己診断（ＢＩＳＴ）の指示をアクセス制御回路１０４を使用して配線１７上に送出する。
【００８４】
テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から送られてきたモード信号が“通常動作モード”であるときは、配線１７とメモリ回路１４とを直接接続する。その結果、ロジック回路１０３のメモリ回路１４へのアクセスが可能となる。
【００８５】
一方、テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から送られてきたモード信号が“テストモード”“寿命加速試験”であるときは、配線１７からアクセス制御回路１０４が送出するテスト指示を取り込み、“テストモード”についてのテスト指示では、指示に従いメモリ回路１４にアクセスし、実施の形態１で説明したテスト、および、寿命加速試験を実施し、結果データをアクセス制御回路１０４を介してテスト回路１２３に出力する。
【００８６】
“マルチビットテストモード”の指示では、テスト回路１２３がテストデータを伸張して送ってくるので、テスト回路１１４は、それをメモリ回路１４に書き込み、メモリ回路１４から読み出し、アクセス制御回路１０４を介してテスト回路１２３に出力する。テスト回路１２３では、受け取ったテストデータを縮退し、良否判定を行い、判定結果信号を読み出したテストデータ信号と共に外部接続端子に出力する。
【００８７】
また、テスト回路１１４は、アクセス制御回路１０４を介してテスト回路１２３から自己診断（ＢＩＳＴ）の指示が入力されると、その都度、アクセス制御回路１０４を介してテスト回路１２３から送られてくるテストパターンデータをメモリ回路１４に書き込み、メモリ回路１４から読み出し、アクセス制御回路１０４を介してテスト回路１２３に出力する。テスト回路１２３では、受け取ったテストデータを送ったテストデータとを比較して良否の判定を行い、判定結果信号を受け取ったテストデータ信号と共に外部接続端子に出力する。
【００８８】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１２０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする。
【００８９】
このように、実施の形態４によれば、実施の形態２と同様に、ロジック回路が備えるアクセス制御回路をテスト回路がロジック回路から取り上げて使用できるようにしたので、通常動作時に用いるアクセス制御回路を使用して、外部からメモリチップの単独テストを実施することができる。また、テストのために設ける外部接続端子は、少なくすることができる。
【００９０】
このとき、実施の形態３と同様に、テスト回路をロジックチップとメモリチップの双方に設けたので、メモリチップのテスト回路にて内部電圧を複数に変化させる設定や寿命加速試験後において良品状態が維持できているか否かの判定が行えるようになるので、一層、テストの精度を高めることができる。
【００９１】
なお、この実施の形態４では、自己診断（ＢＩＳＴ）回路は、テスト回路１２３内に存在するとしたが、これに限定されるものではなく、テスト回路１１４内に設けても良いことは勿論である。
【００９２】
実施の形態５．
図１４は、この発明の実施の形態５であるＳｉＰ型半導体装置の構成概念図である。なお、図１４では、図２に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００９３】
図１４に示すＳｉＰ型半導体装置１３０は、ロジックチップ１３１とメモリチップ１３２とで構成されている。ロジックチップ１３１は、図２に示したロジックチップ１１において、テスト回路１６を省略し、外部接続端子からのテスト信号１８とロジック回路１５の出力信号１９とが直接配線１７上に送出されるとしている。
【００９４】
そして、メモリチップ１３２では、図２に示したメモリ回路１４に接続されるテスト回路１３３が設けられ、配線１７はテスト回路１３３を介してメモリ回路１４に接続されている。
【００９５】
テスト回路１３３は、図３に示した構成を有し、図２に示したテスト回路１６と同様の動作を行うようになっている。すなわち、外部接続端子からのテスト信号１８に含まれるモード信号が“通常動作モード”であるときは、ロジック回路１５の出力信号１９が直接メモリ回路１４に供給されるようにする。
【００９６】
一方、モード信号が“テストモード”“寿命加速試験”であるときは、図３に示したメモリテスト回路２１とメモリ回路１４とを接続し、テストや寿命加速試験、マルチビットテストを実施する。また、テスト回路１３３は、電源投入時に、またその後随時に、自己診断（ＢＩＳＴ）を実施する。
【００９７】
そして、自己診断（ＢＩＳＴ）機能を備える場合には、実施の形態１と同様に、例えば当該ＳｉＰ型半導体装置１３０に第２のメモリチップを設け、この第２のメモリチップに搭載される第２のメモリ回路にＢＩＳＴ時に検出した不良ビットのアドレス情報を蓄積するようにする点も実施の形態１と同様である。
【００９８】
このように、実施の形態５によれば、メモリチップに、メモリ回路をアクセスする経路をロジック回路から取り上げ、自らメモリ回路をアクセスするテスト回路を設けたので、外部接続端子からテスト回路に指示を出すことによって、メモリ回路であるＤＲＡＭの内部電圧を昇圧操作して寿命加速試験を実施し、またマルチビットテストを実施することができる。加えて、テスト回路をメモリチップ側に設けたので、実施の形態１よりも一層詳細なテストが行えるようになり、一層、テストの精度を高めることができる。
【００９９】
なお、各実施の形態では、メモリチップに搭載するメモリ回路として、ＤＲＡＭを示したが、その他、例えばＳＲＡＭやフラッシュメモリを搭載するメモリチップとロジックチップとで構成されるＳｉＰ型半導体装置や、ロジックチップとロジックチップのＳｉＰ型半導体装置等、組合せに拘らず、様々な構成のＳｉＰ型半導体装置にも同様に適用できることは勿論である。ＳＲＡＭやフラッシュメモリについては、少なくとも、マルチビットテストと自己診断（ＢＩＳＴ）は、同様に実施することができる。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、ロジックチップとメモリチップの一方に、外部からの指示に従ってロジックチップ上のロジック回路がメモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、そのアクセス経路を使用してメモリ回路にアクセスするテスト回路を設けたので、メモリチップのみについて、外部からテストや寿命加速試験、マルチビットテストを実行することができる。
【０１０１】
また、前記テスト回路は、電源投入時やその後において、ロジックチップ上のロジック回路がメモリチップ上のメモリ回路をアクセスする経路をロジック回路から取り上げ、そのアクセス経路を使用してメモリ回路にアクセスするように構成できるので、自己診断を実行することができる。
【図面の簡単な説明】
【図１】この発明を適用するＳｉＰ半導体装置の一例を示す構成概念図である。
【図２】この発明の実施の形態１であるＳｉＰ型半導体装置の構成概念図である。
【図３】図２に示すテスト回路の詳細構成を示すブロック図である。
【図４】図２に示すメモリ回路を構成するＤＲＡＭの構成例を示すブロック図である。
【図５】図４に示すＤＲＡＭへのリード動作を示すタイムチャートである。
【図６】図４に示すＤＲＡＭへのライト動作を示すタイムチャートである。
【図７】図２に示すテスト回路の具体的な構成例を示すブロック図である。
【図８】図７に示す寿命加速試験回路の動作を説明するフローチャートである。
【図９】図７に示す伸張回路の動作を説明する図である。
【図１０】図７に示す縮退回路の動作を説明する図である。
【図１１】この発明の実施の形態２であるＳｉＰ型半導体装置の構成概念図である。
【図１２】この発明の実施の形態３であるＳｉＰ型半導体装置の構成概念図である。
【図１３】この発明の実施の形態４であるＳｉＰ型半導体装置の構成概念図である。
【図１４】この発明の実施の形態５であるＳｉＰ型半導体装置の構成概念図である。
【符号の説明】
１０，１０１，１１０，１２０，１３０ システム・イン・パッケージ型半導体装置（ＳｉＰ型半導体装置）、１１，１０２，１１１，１２１ ロジックチップ、１２，１１２，１３１ メモリチップ、１３ 外部接続端子への配線、１４メモリ回路、１５，ロジック回路、１６，１０５，１１３，１１４，１２３，１３２ テスト回路、２１ メモリテスト回路、２２ 選択回路、２５ モード信号、２６ リード／ライトのアドレス信号、２７ テストデータ信号、２８ 読み出したテストデータ信号、２９ 判定結果信号、７３ 伸張回路、７５ 寿命加速試験回路、１０４，１２２ アクセス制御回路。
Claims (7)
- メモリ回路を搭載するメモリチップと、前記メモリ回路と電気的に接続されるロジック回路を搭載するロジックチップとを、前記ロジック回路とパッケージの外部接続端子とを接続して封止する形式のシステム・イン・パッケージ型半導体装置において、
前記ロジックチップと前記メモリチップとのいずれか一方に、
前記外部接続端子に設けたモード端子から入力されるモード信号が通常動作モードを示すときは、前記ロジック回路が前記メモリ回路へのアクセス経路を使用可能とする一方、前記モード信号がテストモードを示すとき、または特別のときに前記アクセス経路を前記ロジック回路から取り上げて前記メモリ回路をアクセスし、各種のテストを実施するテスト回路を設けた、
ことを特徴とするシステム・イン・パッケージ型半導体装置。 - 前記テスト回路が前記ロジックチップに配置される場合において、前記ロジック回路に備える前記メモリ回路へのアクセスを制御するアクセス制御回路は、
前記ロジック回路が使用するか、前記テスト回路が使用するかを前記テスト回路が切替制御できるように構成されている、
ことを特徴とする請求項１に記載のシステム・イン・パッケージ型半導体装置。 - 前記テスト回路が前記ロジックチップに配置される場合において、
前記メモリチップに、
前記テスト回路からの指示に従って前記メモリ回路にアクセスするサブテスト回路を設けた、
ことを特徴とする請求項１または２に記載のシステム・イン・パッケージ型半導体装置。 - 前記テスト回路は、前記外部接続端子に設けたテスト端子から入力されるテストデータに基づき前記メモリ回路の内部電圧を昇圧する操作を行い、寿命加速試験を実施する機能を備えることを特徴とする請求項１〜３のいずれか一つに記載のシステム・イン・パッケージ型半導体装置。
- 前記テスト回路は、前記外部接続端子に設けたテスト端子から入力されるテストデータを伸張処理して前記メモリ回路に書き込み、読み出したデータを縮退処理して良否判定を行うマルチビットテストを実施する機能を備えることを特徴とする請求項１〜４のいずれか一つに記載のシステム・イン・パッケージ型半導体装置。
- 前記テスト回路は、電源投入時に、またその後随時になどの前記特別のときに、各種のテストパターンを発生し、前記メモリ回路に書き込み、書込データと読み出しデータとを比較して不良ビットを検出する自己診断を実施する機能を備えることを特徴とする請求項１〜５のいずれか一つに記載のシステム・イン・パッケージ型半導体装置。
- 前記自己診断にて検出された不良ビットのアドレスを記憶するメモリ回路を搭載する第２のメモリチップを備えたことを特徴とする請求項６に記載のシステム・イン・パッケージ型半導体装置。
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2007287292A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007335809A (ja) * | 2006-06-19 | 2007-12-27 | Nec Electronics Corp | 半導体装置及び半導体装置の動作制御方法 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
| JP2008269669A (ja) * | 2007-04-17 | 2008-11-06 | Renesas Technology Corp | 半導体装置及びデータ処理システム |
| KR100898352B1 (ko) | 2006-08-25 | 2009-05-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 집적 회로 및 반도체 집적 회로의 테스트 방법 |
| JP2010182366A (ja) * | 2009-02-04 | 2010-08-19 | Toshiba Corp | 半導体装置 |
| US7793174B2 (en) | 2006-03-22 | 2010-09-07 | Nec Electronics Corporation | Semiconductor apparatus and test method therefor |
| US7793035B2 (en) | 2006-03-31 | 2010-09-07 | Kabushiki Kaisha Toshiba | Memory system and controller |
| US7851898B2 (en) | 2005-03-22 | 2010-12-14 | Hitachi, Ltd. | Multichip package or system-in package |
| US7937633B2 (en) | 2007-08-14 | 2011-05-03 | Reneas Electronics Corporation | Semiconductor device using logic chip |
| US7965568B2 (en) | 2008-01-25 | 2011-06-21 | Renesas Electronics Corporation | Semiconductor integrated circuit device and method of testing same |
| JP2011181174A (ja) * | 2011-04-25 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びそのテスト方法 |
| JP2011232358A (ja) * | 2011-08-10 | 2011-11-17 | Taiyo Yuden Co Ltd | システムインパッケージ |
| JP2012018173A (ja) * | 2011-08-10 | 2012-01-26 | Taiyo Yuden Co Ltd | システムインパッケージおよびソケット |
| JP4980232B2 (ja) * | 2005-11-02 | 2012-07-18 | 太陽誘電株式会社 | システムインパッケージ |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
| JP2016012693A (ja) * | 2014-06-30 | 2016-01-21 | 株式会社東芝 | 半導体装置 |
| JPWO2016038709A1 (ja) * | 2014-09-11 | 2017-06-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596372B2 (en) * | 2004-06-14 | 2009-09-29 | Warren Phillip D | Apparatuses and methods for measuring signal strengths of wireless networks |
| US7786572B2 (en) * | 2005-09-13 | 2010-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | System in package (SIP) structure |
| US7430145B2 (en) * | 2005-09-16 | 2008-09-30 | Hewlett-Packard Development Company, L.P. | System and method for avoiding attempts to access a defective portion of memory |
| US8053853B2 (en) * | 2006-05-03 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Color filter-embedded MSM image sensor |
| KR100881622B1 (ko) * | 2006-11-14 | 2009-02-04 | 삼성전자주식회사 | 멀티칩 및 그것의 테스트 방법 |
| US8054371B2 (en) * | 2007-02-19 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Color filter for image sensor |
| JP2009266258A (ja) | 2008-04-22 | 2009-11-12 | Hitachi Ltd | 半導体装置 |
| JP5282649B2 (ja) * | 2008-09-25 | 2013-09-04 | 富士通株式会社 | レイアウト評価装置、レイアウト評価プログラム、ダミールール生成装置及びダミールール生成プログラム |
| KR101548176B1 (ko) * | 2009-02-02 | 2015-08-31 | 삼성전자주식회사 | 메모리 시스템, 메모리 테스트 시스템 및 이의 테스트 방법 |
| GB2472029B (en) * | 2009-07-22 | 2011-11-23 | Wolfson Microelectronics Plc | Integrated circuit package |
| US8804428B2 (en) | 2011-08-16 | 2014-08-12 | Micron Technology, Inc. | Determining system lifetime characteristics |
| JP5846679B2 (ja) * | 2012-03-30 | 2016-01-20 | インテル・コーポレーション | 積層メモリアーキテクチャのためのビルトインセルフテスト |
| US8792288B1 (en) * | 2013-01-30 | 2014-07-29 | Texas Instruments Incorporation | Nonvolatile logic array with built-in test drivers |
| JP6570809B2 (ja) | 2014-02-28 | 2019-09-04 | 三菱重工サーマルシステムズ株式会社 | 冷凍機制御装置、冷凍機、及び冷凍機の診断方法 |
| KR102468792B1 (ko) | 2015-11-13 | 2022-11-18 | 삼성전자주식회사 | 인터페이스 보드, 그를 포함하는 mcp 테스트 시스템 및 이를 이용한 mcp 테스트 방법 |
| JP2018092690A (ja) * | 2016-11-30 | 2018-06-14 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体集積システム |
| KR20180113113A (ko) * | 2017-04-05 | 2018-10-15 | 에스케이하이닉스 주식회사 | 테스트 패드를 구비한 반도체 집적 회로 장치 |
| KR102563424B1 (ko) | 2017-11-02 | 2023-08-07 | 주식회사 아모센스 | 반도체 패키지 및 모바일용 전자기기 |
| CN110967614B (zh) * | 2018-09-28 | 2021-09-24 | 长鑫存储技术有限公司 | 芯片测试方法、芯片测试设备以及芯片 |
| KR102634784B1 (ko) | 2019-04-26 | 2024-02-07 | 주식회사 아모센스 | 열차단부재를 구비한 반도체 소자 패키지 어셈블리 및 이를 포함하는 전자기기 |
| CN113791338B (zh) * | 2021-11-17 | 2022-03-15 | 北京中科海芯科技有限公司 | 芯片测试方法和装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166275A (ja) | 1982-03-26 | 1983-10-01 | Nec Corp | 集積回路装置 |
| JPS6154550A (ja) | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
| JPH0485848A (ja) | 1990-07-26 | 1992-03-18 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH10283777A (ja) | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 |
| JPH11211794A (ja) | 1998-01-29 | 1999-08-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
| JP3582980B2 (ja) | 1998-02-27 | 2004-10-27 | 株式会社東芝 | メモリ混載半導体集積回路 |
| JP3876095B2 (ja) | 1999-05-19 | 2007-01-31 | ローム株式会社 | マルチチップ型半導体装置 |
| JP2001035200A (ja) | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 集積回路 |
| US6732304B1 (en) * | 2000-09-21 | 2004-05-04 | Inapac Technology, Inc. | Chip testing within a multi-chip semiconductor package |
| JP2003059286A (ja) * | 2001-08-20 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| US6961881B2 (en) * | 2001-09-14 | 2005-11-01 | Fujitsu Limited | Semiconductor device |
-
2002
- 2002-11-06 JP JP2002322321A patent/JP2004158098A/ja active Pending
-
2003
- 2003-03-13 TW TW092105456A patent/TW588371B/zh not_active IP Right Cessation
- 2003-04-11 US US10/411,271 patent/US6925018B2/en not_active Expired - Lifetime
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- 2003-07-10 CN CNB031472427A patent/CN1292481C/zh not_active Expired - Fee Related
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
| US7851898B2 (en) | 2005-03-22 | 2010-12-14 | Hitachi, Ltd. | Multichip package or system-in package |
| JP4980232B2 (ja) * | 2005-11-02 | 2012-07-18 | 太陽誘電株式会社 | システムインパッケージ |
| US7793174B2 (en) | 2006-03-22 | 2010-09-07 | Nec Electronics Corporation | Semiconductor apparatus and test method therefor |
| US8145831B2 (en) | 2006-03-31 | 2012-03-27 | Kabushiki Kaisha Toshiba | Memory system and controller with mode for direct access memory |
| US7793035B2 (en) | 2006-03-31 | 2010-09-07 | Kabushiki Kaisha Toshiba | Memory system and controller |
| JP2007287292A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007335809A (ja) * | 2006-06-19 | 2007-12-27 | Nec Electronics Corp | 半導体装置及び半導体装置の動作制御方法 |
| KR100898352B1 (ko) | 2006-08-25 | 2009-05-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 집적 회로 및 반도체 집적 회로의 테스트 방법 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP2008269669A (ja) * | 2007-04-17 | 2008-11-06 | Renesas Technology Corp | 半導体装置及びデータ処理システム |
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| US7965568B2 (en) | 2008-01-25 | 2011-06-21 | Renesas Electronics Corporation | Semiconductor integrated circuit device and method of testing same |
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| JP2010182366A (ja) * | 2009-02-04 | 2010-08-19 | Toshiba Corp | 半導体装置 |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
| JP2011181174A (ja) * | 2011-04-25 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びそのテスト方法 |
| JP2011232358A (ja) * | 2011-08-10 | 2011-11-17 | Taiyo Yuden Co Ltd | システムインパッケージ |
| JP2012018173A (ja) * | 2011-08-10 | 2012-01-26 | Taiyo Yuden Co Ltd | システムインパッケージおよびソケット |
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