JPH11211794A - 半導体集積回路およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリとロジックとを備えた混載型の半導体
集積回路において、検査時間を短縮してその検査効率を
向上できるようにする。 【解決手段】 ＤＲＡＭ１２とロジック１３とを備えた
混載型の半導体集積回路１１に、ＤＲＡＭ１２で使用さ
れた技術を用いて構成した検査結果記録回路１５を設け
る。最初のメモリ検査の実行後、検査結果を記録回路１
５に書き込む。次のロジック検査の実行時には、その最
初の段階で、記録回路１５に記録された検査結果を読み
出し、良品のみロジック検査を行なう。これにより、メ
モリ検査の不良品についてはロジック検査を行なう時間
を削減でき、検査効率を上げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭやフラッ
シュメモリなどの大容量メモリとマイクロプロセッサや
ＡＳＩＣなどのロジック品とを混載した半導体集積回路
およびその検査方法に関するものである。

【０００２】

【従来の技術】メモリを搭載したロジック回路の検査
は、メモリ部とロジック部とをそれぞれに対応した専用
のテスターで行なうのが一般的である。拡散工程を完了
したスライスは、まずメモリテスターにて全チップにつ
いてメモリ部の検査が行なわれ、次にロジックテスター
にてロジック部の検査が再び全チップについて行なわれ
る。

【０００３】図１２は従来のＤＲＡＭとロジックとの混
載型の半導体集積回路を示している。ここで、１２１は
半導体集積回路、１２２はＤＲＡＭ、１２３はロジッ
ク、１２４はパッドである。ＤＲＡＭ１２２、ロジック
１２３、パッド１２４は、各々、製品としての半導体集
積回路１２１の仕様に従った結線が行なわれている。

【０００４】図１３は、従来の半導体集積回路１２１に
おいて、１つのチップを２種類のテスターで検査する場
合のフローチャートである。最初にメモリ用のテスター
にてＤＲＡＭ１２２すなわちメモリ部の検査が行なわ
れ、不良と判定された場合にはレーザー等を用いて該当
チップに識別マークを付ける（ステップ１３１）。この
作業はスライス上の全チップについて行なわれる。

【０００５】次にロジック用テスターにてロジック１２
３すなわちロジック部の検査を行ない、不良と判定され
た場合には同様にレーザー等を用いて該当チップに識別
マークをつける（ステップ１３２）。この作業もスライ
ス上の全チップについて行なわれる。

【０００６】その後、メモリ部検査工程、ロジック部検
査工程ともに不良識別マークの付していないチップ（す
なわち良品チップ）のみを選別して、パッケージ組み立
てが行なわれる。

【０００７】上記の例では検査をメモリ部、ロジック部
の順に行なうフローの説明を行なったが、ロジック部、
メモリ部の順に検査を行なう場合も同様の作業が必要で
ある。

【０００８】

【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、メモリ部とロジック部の検査をす
るに当たってそれぞれの専用のテスターを使用する必要
がある。近年、半導体集積回路の製品コストに占める検
査コストの割合は大きくなっており、特に混載型の半導
体集積回路の場合、検査時間を短縮することは非常に重
要である。前記の従来例では、たとえメモリ部の検査で
不良と判定されたチップでも、ロジックの検査が行なわ
れるため検査時間の無駄が生じ、最終的には製品コスト
の上昇を招くという課題を有していた。

【０００９】そこで本発明は、混載型の半導体集積回路
において、検査時間を短縮してその検査効率を向上でき
るようにすることを目的とする。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体集積回路は、検査結果記録回路を
設けるという構成を有している。

【００１１】初回の検査実行時に検査結果を記録回路に
書き込み、次回の検査実行時には、最初に、記録回路に
記録されている初回の検査結果を読み出し、良品のみ検
査を行なう。これにより、初回検査の際の不良品は次回
の検査を行なう時間を省略でき、検査効率をあげること
ができる。また、この効果はテスターの機種に依存する
こともなく、検査結果の記録／読み出しにかかる時間も
非常に短い。

【００１２】

【発明の実施の形態】請求項１に記載の本発明は、メモ
リセルへの書き込みや読み出しを目的とする第１の機能
ブロックと、ＣＰＵやランダムロジックなどのロジック
部で構成された第２の機能ブロックと、前記第１の機能
ブロックおよび、または第２の機能ブロックについての
検査結果を記録可能かつ外部から読み出し可能な検査結
果記録回路とを備えたものである。

【００１３】これによれば、いずれか一方の機能ブロッ
クについての検査結果を記録回路に記録し、他方の機能
ブロックの検査を実行する前にその記録を読み出すこと
で、一方の機能ブロックが良品であるもののみについて
他方の機能ブロックの検査を行なえば済む。このため、
初回検査の際の不良品は次回の検査を行なう時間を省略
でき、検査効率をあげることができる。また、この効果
はテスターの機種に依存することもなく、検査結果の記
録／読み出しにかかる時間も非常に短い。

【００１４】請求項２に記載の本発明は、製造工程で発
生した欠陥メモリセルを正常なメモリセルに置換するた
めに処理可能な冗長救済回路を備え、この冗長救済回路
は、第１の機能ブロックの検査結果が不良と判定された
場合でしかもこの冗長救済回路による救済が可能である
ときに処理されるように構成され、かつ前記検査結果記
録回路は、第１の機能ブロックの検査結果が不良と判定
された場合でしかも前記冗長救済回路による救済が不可
能であるときに検査結果を記録されるように構成されて
いるものである。

【００１５】これによれば、第１の機能ブロックの検査
結果が不良であった場合に、冗長救済回路による救済を
試みることが可能であり、この冗長救済回路による救済
を行なえなかった場合のみに、検査結果記録回路に不良
の旨のデータを書き込みことができる。

【００１６】請求項３に記載の本発明は、検査結果記録
回路がレーザーで切断可能なヒューズ素子にて形成され
ているものである。これによれば、レーザーで検査結果
記録回路のヒューズ素子を切断することによってこの検
査結果記録回路に１ビットのデータを書き込むことがで
き、また検査結果記録回路に所定の電圧を印加して電流
値を測定することにより、書き込んだデータを読み出す
ことができる。

【００１７】請求項４に記載の本発明は、冗長救済回路
が、製造工程で発生した欠陥メモリセルを正常なメモリ
セルに置換するためにレーザーで切断可能な第１のヒュ
ーズ素子にて構成され、検査結果記録回路が、レーザー
で切断可能な第２のヒューズ素子にて構成されているよ
うにしたものである。

【００１８】これによれば、第１の機能ブロックの検査
結果が不良であった場合に、冗長救済回路の第１のヒュ
ーズ素子をレーザーにて切断することによる救済を試み
ることができ、また、この冗長救済回路による救済を行
なえなかった場合のみに、レーザーで検査結果記録回路
の第２のヒューズ素子を切断することにより、この検査
結果記録回路に不良の旨のデータを書き込むことができ
る。

【００１９】請求項５に記載の本発明は、検査結果記録
回路が電圧の印加により溶断可能な抵抗素子にて形成さ
れているものである。これによれば、検査結果記録回路
に所定の高電圧を所定時間印加して抵抗素子を溶断させ
ることによって検査結果記録回路に１ビットのデータを
書き込むことができる。また検査結果記録回路に所定の
電圧を印加し電流を測定することによって、書き込んだ
データを読み出すことができる。請求項６に記載の本発
明は、抵抗素子が、第１および、または第２の機能ブロ
ックを構成する電極材料または配線材料にて形成されて
いるものである。

【００２０】これによれば、半導体集積回路において、
抵抗素子にて形成された検査結果記録回路を具体的に構
成することができる。

【００２１】請求項７に記載の本発明は、検査結果記録
回路が電圧の印加により絶縁破壊を発生可能なコンデン
サ素子にて形成されているものである。これによれば、
検査結果記録回路に所定の電圧を所定時間印加してコン
デンサ素子に絶縁破壊を生じさせることによってこの検
査結果記録回路に１ビットのデータを書き込むことがで
き、また検査結果記録回路に所定の電圧を印加し電流を
測定することによって書き込んだデータを読み出すこと
ができる。請求項８に記載の本発明は、第１の機能ブロ
ックのメモリセルがコンデンサ素子を備え、検査結果記
録回路のコンデンサ素子が前記第１の機能ブロックのメ
モリセルのコンデンサ素子と同一の構成であるようにし
たものである。

【００２２】これによれば、第１の機能ブロックのメモ
リセルがコンデンサ素子を備えた半導体集積回路におい
て、コンデンサ素子にて形成された検査結果記録回路を
具体的に構成することができる。

【００２３】請求項９に記載の本発明は、検査結果記録
回路がフラッシュ型の不揮発性記憶素子にて形成されて
いるようにしたものである。これによれば、この記憶素
子のドレインおよびゲートに所定電位を設定するととも
にソースにグラウンド電位を設定することによって、検
査結果記録回路に１ビットのデータを書き込むことがで
きる。また記憶素子のドレインおよびゲートに前記書き
込み工程での印加電位より低い所定電位を設定するとと
もに、ソースにグラウンド電位を設定し、ドレインから
流れる電流値を測定することによって、書き込んだデー
タを読み出すことができる。

【００２４】請求項１０に記載の本発明は、第１の機能
ブロックがフローティングゲート構造のフラッシュ型の
メモリセルを備え、検査結果記録回路のフラッシュ型の
不揮発性記憶素子が前記メモリセルの記憶素子と同一の
構成であるようにしたものである。

【００２５】これによれば、第１の機能ブロックがフロ
ーティングゲート構造のフラッシュ型のメモリセルを備
えた半導体集積回路において、フラッシュ型の不揮発性
記憶素子にて形成された検査結果記録回路を具体的に構
成することができる。

【００２６】請求項１１に記載の本発明は、検査結果記
録回路が紫外線消去型のフローティングゲート構造のＦ
ＡＭＯＳ型のＥＰＲＯＭにて形成されているようにした
ものである。

【００２７】これによれば、この記憶素子のドレインお
よびゲートに所定電位を設定するとともにソースをグラ
ウンドに接続することによって、検査結果記録回路に１
ビットのデータを書き込むことができる。また記憶素子
のドレインおよびゲートに前記書き込み工程での印加電
圧より低い所定電位を設定して、ドレインから流れる電
流値を測定することによって、書き込んだデータを読み
出すことができる。

【００２８】請求項１２に記載の本発明は、第１の機能
ブロックが紫外線消去型のＥＰＲＯＭを備え、検査結果
記録回路のＥＰＲＯＭが前記第１の機能ブロックのＥＰ
ＲＯＭと同一の構成であるようにしたものである。

【００２９】これによれば、第１の機能ブロックが紫外
線消去型のＥＰＲＯＭを備えた半導体集積回路におい
て、紫外線消去型のフローティングゲート構造のＦＡＭ
ＯＳ型のＥＰＲＯＭにて形成された検査結果記録回路を
具体的に構成することができる。

【００３０】請求項１３に記載の本発明は、メモリセル
への書き込みや読み出しを目的とする第１の機能ブロッ
クと、ＣＰＵやランダムロジックなどのロジック部で構
成された第２の機能ブロックと、前記第１の機能ブロッ
クおよび、または第２の機能ブロックについての検査結
果を記録可能かつ外部から読み出し可能な検査結果記録
回路とを備えた半導体集積回路を検査するための方法
が、前記第１の機能ブロックと第２の機能ブロックとの
いずれか一方を検査する第１の検査工程と、前記第１の
検査工程の結果が不良と判定された場合に前記検査結果
記録回路にその情報の書き込みを行なう工程と、前記検
査結果記録回路の情報を読み出して、前記第１の検査工
程の結果が不良でない場合にのみ前記第１の機能ブロッ
クと第２の機能ブロックとのうちの他方を検査する第２
の検査工程とを備えたものである。

【００３１】こうすると、第２の検査工程の最初に検査
結果記録回路のデータを読み出すことにより、第１の検
査工程の結果を知ることができ、この第１の検査で不良
となった半導体集積回路を有するチップについては、第
２の検査工程を省略して、この第２の検査工程に費やす
時間を短縮することができる。

【００３２】請求項１４に記載の本発明は、第１の機能
ブロックは、冗長救済回路を処理することによって欠陥
メモリセルを正常なメモリセルに置換し得るように構成
され、第１の検査工程において第１の機能ブロックを検
査し、この第１の検査工程の結果が不良と判定された場
合に、前記冗長救済回路による救済が可能かどうかを判
定し、救済が可能な場合は前記冗長救済回路を処理する
ことによる冗長救済を行ない、また救済が不可能な場合
は検査結果記録回路への情報の書き込みを行なうもので
ある。

【００３３】こうすると、第１の機能ブロックの検査結
果が不良であった場合に、冗長救済回路による救済を試
みることが可能であり、この冗長救済回路による救済を
行なえなかった場合のみに、検査結果記録回路へ不良の
旨のデータを書き込むことができる。

【００３４】請求項１５に記載の本発明は、検査結果記
録回路をヒューズ素子にて形成し、このヒューズ素子を
レーザーで切断することによって情報の書き込みを行な
うものである。

【００３５】こうすると、上述のようにレーザーで検査
結果記録回路のヒューズ素子を切断することによってこ
の検査結果記録回路に１ビットのデータを書き込みこと
ができるとともに、検査結果記録回路に所定の電圧を印
加して電流値を測定することによって書き込んだデータ
を読み出すことができる。

【００３６】請求項１６に記載の本発明は、冗長救済回
路を第１のヒューズ素子で形成して、この第１のヒュー
ズ素子をレーザーで切断することによって製造工程で発
生した欠陥メモリセルを正常なメモリセルに置換すると
ともに、検査結果記録回路を第２のヒューズ素子で形成
して、この第２のヒューズ素子をレーザーで切断するこ
とによって情報の書き込みを行なうものである。

【００３７】こうすると、第１の機能ブロックの検査結
果が不良であった場合に、冗長救済回路の第１のヒュー
ズ素子をレーザーにて切断することによる救済を試みる
ことができ、また、この冗長救済回路による救済を行な
えなかった場合のみに、レーザーで検査結果記録回路の
第２のヒューズを切断することにより、この検査結果記
録回路に不良の旨のデータを書き込むことができる。

【００３８】請求項１７に記載の本発明は、検査結果記
録回路を抵抗素子にて形成し、この抵抗素子を電圧の印
加により溶断させることによって情報の書き込みを行な
うものである。

【００３９】こうすると、検査結果記録回路の抵抗素子
に所定の高電圧を所定時間印加してこの抵抗素子を溶断
させることによって、この検査結果記録回路に１ビット
のデータを書き込みことができる。また、検査結果記録
回路に所定の電圧を印加して電流値を測定することによ
り、書き込んだデータを読み出すことができる。

【００４０】請求項１８に記載の本発明は、検査結果記
録回路をコンデンサ素子にて形成し、このコンデンサ素
子を電圧の印加により絶縁破壊させることによって情報
の書き込みを行なうものである。

【００４１】こうすると、検査結果記録回路のコンデン
サ素子に所定の高電圧を所定時間印加してこのコンデン
サ素子を絶縁破壊させることによって、この検査結果記
録回路に１ビットのデータを書き込みことができる。ま
た、検査結果記録回路に所定の電圧を印加して電流値を
測定することにより、書き込んだデータを読み出すこと
ができる。

【００４２】請求項１９に記載の本発明は、第１の機能
ブロックがフローティングゲート構造のフラッシュ型の
メモリセルを備え、検査結果記録回路を前記メモリセル
の記憶素子と同一の構成のフラッシュ型の不揮発性記憶
素子にて形成し、この不揮発性記憶素子の初期状態を消
去状態に設定するとともに、この不揮発性記憶素子を書
き込み状態に設定することによって情報の書き込みを行
なうものである。

【００４３】こうすると、上述のように検査結果記録回
路の初期状態が消去状態である不揮発性記憶素子を書き
込み状態に設定することによって情報の書き込みを行な
うことができるとともに、書き込み後の電圧印加によっ
て不揮発性記憶素子に流れる電流を測定することで、書
き込んだデータを読み出すことができる。

【００４４】請求項２０に記載の本発明は、第１の機能
ブロックが紫外線消去型のＥＰＲＯＭを備え、検査結果
記録回路を前記第１の機能ブロックのＥＰＲＯＭと同一
の構成のＥＰＲＯＭにて形成し、検査前に前記検査結果
記憶回路のＥＰＲＯＭに紫外線を照射してその初期状態
を消去状態に設定するとともに、この検査結果記憶回路
のＥＰＲＯＭを書き込み状態に設定することによって情
報の書き込みを行なうものである。

【００４５】こうすると、上述のように紫外線の照射に
よって初期状態を消去状態に設定した検査結果記憶回路
のＥＰＲＯＭを書き込み状態に設定することで情報の書
き込みを行なうことができるとともに、書き込み後の電
圧印加によって検査結果記憶回路のＥＰＲＯＭに流れる
電流を測定することで、書き込んだデータを読み出すこ
とができる。

【００４６】（実施の形態１）図１は、本発明の実施の
形態１にもとづく、ＤＲＡＭとロジックとの混載型の半
導体集積回路を示している。１１は本発明の半導体集積
回路、１２はＤＲＡＭ、１３はロジック、１４はパッド
である。ＤＲＡＭ１２、ロジック１３、パッド１４は、
各々、製品としての半導体集積回路１１の仕様に従った
結線が行なわれている。１５は検査結果記録回路であ
り、この検査結果記録回路１５は、ＤＲＡＭ１２、ロジ
ック１３、パッド１４とは独立に配置されている。

【００４７】ＤＲＡＭ１２は、不良が発生した場合に、
メタル等で形成されたヒューズをレーザーを用いて切断
し、不良メモリセルを正常な予備のメモリセルに置換す
る冗長救済手法で歩留まりの向上を図るのが一般的であ
る。この実施の形態１の半導体集積回路１１のＤＲＡＭ
１２も、従来と同様にメタルで形成されたヒューズによ
り構成された冗長救済回路を備えている。

【００４８】図２は、検査結果記録回路１５の詳細回路
図を示している。２１はＤＲＡＭ１２の冗長救済回路で
使用されるヒューズと同一の構造であるヒューズ素子
で、一端をパッド２２に他端をグラウンドにそれぞれ接
続されている。

【００４９】以上の様に構成された半導体集積回路１１
において、その検査方法を図３のフローチャートに従い
説明する。拡散工程を完了したスライスについて、最初
にメモリ用のテスターにて検査１を行なう（ステップ３
１）。検査１ではまずＤＲＡＭ１２すなわちメモリ部の
検査を行ない（ステップ３１１）、その検査の結果が不
良の場合は、冗長救済可能かどうかを判断し（ステップ
３１２）、冗長救済可能なチップに関してはスライス上
でのチップの座標情報と冗長救済アドレス情報のデータ
ファイルを作成し（ステップ３１３）、一方冗長救済不
可能なチップに関しては、スライス上でのチップ座標情
報のみのデータファイルを作成する（ステップ３１
４）。これらのデータファイルをレーザトリマ装置に転
送し、救済可能なチップはレーザートリマによる冗長救
済を行ない（ステップ３２）、救済不可能なチップはメ
モリ部の検査結果を検査結果記録回路１５に書き込む
（ステップ３３）。

【００５０】次に、各チップについてロジック１３用の
テスターにて検査２を行なう（ステップ３４）。検査２
では、まず検査結果記録回路１５からメモリ検査の結果
を読み出し（ステップ３４１）、読み出した結果が良好
であればロジック１３すなわちロジック部の検査を行な
い（ステップ３４２）、不良であれば検査を終了する。

【００５１】ステップ３３における検査結果記録回路１
５への検査結果書き込みは、レーザートリマでヒューズ
素子２１を切断することにより行なう。またステップ３
４１における検査結果の読みだしは、パッド２２に所定
の電圧を印加してその電流を測定することにより行な
う。すなわちステップ３１１で良品と判定されたチップ
では、パッド２２とグラウンドとがヒューズ素子２１を
介して接続しているため電流が流れ、これによりメモリ
部の検査結果は良好と判断され、ステップ３４２のロジ
ック検査が引続き行なわれる。一方、ステップ３１１で
不良品と判定されたチップでは、ヒューズ素子２１が切
断されているためであるためリーク電流以外には電流が
流れず、従ってメモリ部の検査結果は不良と判断され、
検査はこの時点で終了する。

【００５２】（実施の形態２）この実施の形態では、図
１のＤＲＡＭ１２とロジック１３との混載型の半導体集
積回路１１において、検査結果記録回路１５として、図
４に示した回路を適用する。図４は、この検査結果記録
回路１５の詳細回路図を示している。ここで、４１はゲ
ート電極の形成に用いられているポリシリコンで形成さ
れた抵抗素子で、一端をパッド４２に他端をグラウンド
にそれぞれ接続されている。

【００５３】以上の様に構成された半導体集積回路１１
において、その検査方法を図５のフローチャートに従い
説明する。最初にメモリ用のテスターにて検査１を行な
う（ステップ５１）。この検査１ではまずメモリ部の検
査を行ない（ステップ５１１）、その結果が不良の場合
は冗長救済可能かどうかを判断し（ステップ５１２）、
救済不可能なチップはメモリ部の検査結果を検査結果記
録回路１５に書き込む（ステップ５１３）。冗長救済可
能なチップに関しては、スライス上でのチップの座標情
報と冗長救済アドレス情報とのデータファイルが作成さ
れる（ステップ５１４）。その後、救済可能なチップは
レーザートリマによる冗長救済を行なう（ステップ５
２）。

【００５４】次に、各チップについてロジック用のテス
ターにて検査２を行なう（ステップ５３）。検査２で
は、まず検査結果記録回路１５からメモリ検査の結果を
読み出し（ステップ５３１）、読み出した結果が良好で
あればロジック部の検査を行ない（ステップ５３２）、
不良であれば検査を終了する。

【００５５】ステップ５１２における検査結果記録回路
１５への検査結果の書き込みは、パッド４２に高電圧
（例えば１０Ｖ）を所定時間印加してポリシリコン抵抗
素子４１を溶断することにより行なう。またステップ５
３１における検査結果の読み出しは、パッド４２に所定
の電圧を印加してその電流を測定することにより行な
う。ステップ５１１で良品と判定されたチップでは、パ
ッド４２とグラウンドがポリシリコン抵抗素子４１を介
して接続しているため電流が流れ、メモリ部の検査結果
は良好と判断され、ステップ５３２のロジック部検査が
引続き行なわれる。一方、ステップ５１１で不良品と判
定されたチップでは、ポリシリコン抵抗素子４１が溶断
されているためリーク電流以外には電流が流れず、従っ
てメモリ部の検査結果は不良と判断され、検査はこの時
点で終了する。

【００５６】なお、この実施の形態においては、検査結
果記録回路１５に図４に示すようにポリシリコン抵抗素
子４１を使用したが、アルミ等のメタルの抵抗素子を使
用してもよい。

【００５７】（実施の形態３）この実施の形態では、図
１のＤＲＡＭ１２とロジック１３との混載型の半導体集
積回路１１において、検査結果記録回路１５として、図
６に示した回路を適用する。図６は、この検査結果記録
回路１５の詳細回路図を示している。ここで、６１はＤ
ＲＡＭ１２のメモリセルで用いられているコンデンサ素
子と同一の構造で構成されたコンデンサ素子で、一端を
パッド６２に他端をグラウンドにそれぞれ接続されてい
る。

【００５８】一般にＤＲＡＭは、集積度向上のためのメ
モリセルの微細化と一定のセル容量の確保とを図るため
に、メモリセルを形成するコンデンサ素子の両電極間の
間隔を薄くしている。またこの電極の絶縁破壊を防ぐた
め、電源電圧よりも低く降圧した電圧（例えば２．４
Ｖ）を印加している。

【００５９】以上の様に構成された半導体集積回路１１
において、その検査は実施の形態２と同様に図５のフロ
ーチャートに従って行なう。ステップ５１２における検
査結果記録回路１５への検査結果書き込みは、パッド１
３２に電圧（例えば５Ｖ以上）を所定時間印加してコン
デンサ素子１３１を破壊することにより行なう。またス
テップ５３１における検査結果の読み出しは、パッド１
３２に所定の電圧（例えば１Ｖ）を印加してその電流を
測定することにより行なう。ステップ５１１で良品と判
定されたチップでは、パッド１３２とグラウンドとの間
にコンデンサ素子１３１があるためリーク電流以外には
電流が流れず、メモリ部の検査結果は良好と判断され、
ステップ５３２のロジック部検査が引続き行なわれる。
一方、前記ステップ５１１で不良品と判定されたチップ
では、コンデンサ素子１３１が破壊されているため電流
が流れ、従ってメモリ部の検査結果は不良と判断され、
検査はこの時点で終了する。

【００６０】なお、この実施の形態においては、検査結
果記録回路１５にメモリ素子と同一構造のコンデンサ素
子１３１を使用したが、ＦＰＧＡで用いられるアンチヒ
ューズ素子を使用してもよい。

【００６１】（実施の形態４）図７は、本発明の実施の
形態４にもとづく、フラッシュメモリとロジックとの混
載型の半導体集積回路を示している。すなわち７１は本
発明にもとづく半導体集積回路、７２はフラッシュメモ
リ、７３はロジック、７４はパッドである。フラッシュ
メモリ７２、ロジック７３、パッド７４は、各々、製品
としての半導体集積回路７１の仕様に従った結線が行な
われている。７５は検査結果記録回路である。

【００６２】図８は検査結果記録回路７５の詳細回路図
を示している。ここで８１はフラッシュ型の不揮発性記
憶素子で、フラッシュメモリ７２と同一のプロセス工程
で形成される。８２、８３、８４は、各々、この素子８
１のドレイン、ゲート、及びソースに接続されたパッド
である。

【００６３】以上の様に構成された半導体集積回路７１
において、その検査方法を図９のフローチャートに従い
説明する。最初にメモリ用のテスターにて検査１を行な
う（ステップ９１）。すなわち、この検査１では、まず
メモリ部の検査を行ない（ステップ９１１）、その結果
が不良の場合は検査結果を検査結果記録回路６５に書き
込む（ステップ９１２）。その後、ロジック用テスター
にて検査２を行なう（ステップ９２）。検査２では、ま
ずメモリ検査の結果を読み出し（ステップ９２１）、読
み出した結果が良好であればロジック部の検査（ステッ
プ９２２）を行ない、不良であればその時点で検査は終
了する。

【００６４】次にステップ９１２における検査結果記録
回路７５への検査結果書き込み方法を説明する。まずフ
ラッシュ型の記憶素子８１のドレイン８２をオープン
し、ゲート８３を０Ｖに設定し、ソース８４に高電圧
（例えば５Ｖ以上）を所定時間印加し、この記憶素子８
１の初期状態を消去状態に設定する。続いてステップ９
１１の検査で不良と判定された場合のみ、ドレイン８
２、ゲート８３に高電圧（例えば５Ｖ以上）、ソース８
４に０Ｖを所定時間印加し、フラッシュ型の不揮発性記
憶素子８１を書き込み状態に設定することで、検査結果
の書き込みを完了する。

【００６５】次にステップ９２１における検査結果の読
み出し方法を説明する。まずフラッシュ型の不揮発性記
憶素子８１のドレイン８２を低電圧（例えば１Ｖ）、ゲ
ート８３を電源電圧（例えば５Ｖ）、ソース８４を０Ｖ
に設定し、ドレイン８２からソース８４への電流を測定
する。ステップ９１１で良品と判定されたチップでは、
記憶素子８１は消去状態のままであるためドレイン電流
が流れ、メモリ部の検査結果は良好と判断され、ステッ
プ９２２のロジック部検査が引続き行なわれる。一方、
ステップ９１１で不良品と判定されたチップでは、フラ
ッシュ型の不揮発性記憶素子８１は書き込み状態である
ためリーク電流以外にはドレイン電流が流れず、従って
メモリ部の検査結果は不良と判断され、検査はこの時点
で終了する。

【００６６】なお、この実施の形態において、検査結果
記録回路７５のゲート８３、ソース８４には、フラッシ
ュメモリ７２の書き込み及び読み出し用の信号を使用し
てもよい。

【００６７】（実施の形態５）図１０は、本発明の実施
の形態５にもとづく、紫外線消去型ＥＰＲＯＭとロジッ
クとの混載型の半導体集積回路を示している。すなわち
１０１は本発明にもとづく半導体集積回路、１０２はＥ
ＰＲＯＭ、１０３はロジック、１０４はパッドである。
ＥＰＲＯＭ１０２、ロジック１０３、パッド１０４は、
各々、製品としての半導体集積回路１０１の仕様に従っ
た結線が行なわれている。１０５は検査結果記録回路で
ある。

【００６８】図１０は検査結果記録回路１０５の詳細回
路図を示している。ここで、１１１はフローティングゲ
ートで構成されたＦＡＭＯＳ型ＥＰＲＯＭ素子、１１
２、１１３は各々そのドレイン、ゲートに接続されたパ
ッドであり、ソースはグラウンドに接続されている。

【００６９】以上の様に構成された半導体集積回路１０
１において、その検査は、図９のフローチャートに従
い、実施の形態４と同様に行なう。ただし、検査１（ス
テップ９１）の前に、紫外線を所定時間照射してＥＰＲ
ＯＭ１１１の初期化（消去）を行っておく。

【００７０】次にステップ９１２における検査結果記録
回路１０５への検査結果書き込み方法を説明する。ステ
ップ９１１の検査で不良と判定された場合のみ、ドレイ
ン１１２、ゲート１１３に高電圧（例えば１０Ｖ以上）
を所定時間印加し、ＦＡＭＯＳ型ＥＰＲＯＭ素子１１１
を書き込み状態に設定することで、検査結果書き込みを
完了する。

【００７１】次にステップ９２１における検査結果の読
み出し方法を説明する。まずドレイン１１２を低電圧
（例えば１Ｖ）、ゲート１１３を電源電圧（例えば５
Ｖ）に設定した状態で、ドレイン１１２からの電流を測
定する。ステップ９１１で良品と判定されたチップで
は、ＦＡＭＯＳ型ＥＰＲＯＭ素子１１１は消去状態のま
まであるためドレイン電流が流れ、メモリ部の検査結果
は良好と判断され、ステップ９２２のロジック部検査が
引続き行なわれる。一方、ステップ９１１で不良品と判
定されたチップでは、ＦＡＭＯＳ型ＥＰＲＯＭ素子１１
１は書き込み状態であるためリーク電流以外にはドレイ
ン電流が流れず、従ってメモリ部の検査結果は不良と判
断され、検査はこの時点で終了する。

【００７２】なお、以上の各検査結果記録回路１５、６
５、１０５のパッドはプローブ検査にのみ使用し、組み
立て時にワイヤー結線を行なわなくても良い。またそれ
らのパッドは、各実施の形態では独立したものにした
が、選択回路を設けてロジック部のパッドと兼用しても
よい。これら検査結果記録回路１５、６５、１０５のパ
ッドにサージ保護等の回路を付加してもよい。また、以
上の各実施の形態ではメモリ検査、ロジック検査の順序
でフローを説明したが、逆の順序で検査を行なってもよ
い。またプローブ検査について説明したが、組み立て検
査についても同様であることはいうまでもない。

【００７３】

【発明の効果】以上のように、本発明の半導体集積回路
およびその検査方法によると、検査結果記録回路を設け
ることにより、たとえばメモリ検査時の良品のみロジッ
ク検査を行なうことができ、これにより不良品であるこ
とが判明したものについての検査を行なう時間を省略で
き、検査効率を上げることができる。また、一般的なテ
スターに備わっている基本的な機能のみを使用できるた
めテスターの機種に依存することもなく、検査結果の記
録／読み出しにかかる時間もわずかである。

【図面の簡単な説明】

【図１】本発明の実施の形態１にもとづくＤＲＡＭとロ
ジックとの混載型の半導体集積回路の概略構成図であ
る。

【図２】図１における検査結果記録回路の詳細回路図で
ある。

【図３】本発明の実施の形態１にもとづく検査のフロー
チャートである。

【図４】本発明の実施の形態２にもとづく検査結果記録
回路の詳細回路図である。

【図５】本発明の実施の形態２にもとづく検査のフロー
チャートである。

【図６】本発明の実施の形態３にもとづく検査結果記録
回路の詳細回路図である。

【図７】本発明の実施の形態４にもとづくフラッシュメ
モリとロジックとの混載型の半導体集積回路の概略構成
図である。

【図８】図７における検査結果記録回路の詳細回路図で
ある。

【図９】本発明の実施の形態４にもとづく検査のフロー
チャートである。

【図１０】本発明の実施の形態５にもとづくＥＰＲＯＭ
とロジックとの混載型の半導体集積回路の概略構成図で
ある。

【図１１】図１０における検査結果記録回路の詳細回路
図である。

【図１２】従来のＤＲＡＭとロジックとの混載型の半導
体集積回路の概略構成図である。

【図１３】従来の半導体集積回路の検査のフローチャー
トである。

【符号の説明】

１１、７１、１０１ 半導体集積回路 １３、７３、１０３ ロジック １５、７５、１０５ 検査結果記録回路 １２ ＤＲＡＭ ２１ ヒューズ素子 ４１ ポリシリコン抵抗素子 ６１ コンデンサ素子 ７２ フラッシュメモリ ８１ フラッシュ型不揮発性記憶素子 １０２ ＥＰＲＯＭ １１１ ＦＡＭＯＳ型ＥＰＲＯＭ素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 21/82 Ｒ 27/10 ４６１ 27/04 Ｔ ４９１ 27/10 ４３４ 27/108 ６９１ 21/8242 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 島川 一彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大田 清人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 メモリセルへの書き込みや読み出しを目
   的とする第１の機能ブロックと、ＣＰＵやランダムロジ
   ックなどのロジック部で構成された第２の機能ブロック
   と、前記第１の機能ブロックおよび、または第２の機能
   ブロックについての検査結果を記録可能かつ外部から読
   み出し可能な検査結果記録回路とを備えた半導体集積回
   路。
2. 【請求項２】 製造工程で発生した欠陥メモリセルを正
   常なメモリセルに置換するために処理可能な冗長救済回
   路を備え、この冗長救済回路は、第１の機能ブロックの
   検査結果が不良と判定された場合でしかもこの冗長救済
   回路による救済が可能であるときに処理されるように構
   成され、かつ前記検査結果記録回路は、第１の機能ブロ
   ックの検査結果が不良と判定された場合でしかも前記冗
   長救済回路による救済が不可能であるときに検査結果を
   記録されるように構成されている請求項１記載の半導体
   集積回路。
3. 【請求項３】 検査結果記録回路がレーザーで切断可能
   なヒューズ素子にて形成されている請求項１または２記
   載の半導体集積回路。
4. 【請求項４】 冗長救済回路が、製造工程で発生した欠
   陥メモリセルを正常なメモリセルに置換するためにレー
   ザーで切断可能な第１のヒューズ素子にて構成され、検
   査結果記録回路が、レーザーで切断可能な第２のヒュー
   ズ素子にて構成されている請求項２記載の半導体集積回
   路。
5. 【請求項５】 検査結果記録回路が電圧の印加により溶
   断可能な抵抗素子にて形成されている請求項１または２
   記載の半導体集積回路。
6. 【請求項６】 検査結果記録回路の抵抗素子は、第１お
   よび、または第２の機能ブロックを構成する電極材料ま
   たは配線材料にて形成されている請求項５記載の半導体
   集積回路。
7. 【請求項７】 検査結果記録回路が電圧の印加により絶
   縁破壊を発生可能なコンデンサ素子にて形成されている
   請求項１または２記載の半導体集積回路。
8. 【請求項８】 第１の機能ブロックのメモリセルがコン
   デンサ素子を備え、検査結果記録回路のコンデンサ素子
   が前記第１の機能ブロックのメモリセルのコンデンサ素
   子と同一の構成である請求項７記載の半導体集積回路。
9. 【請求項９】 検査結果記録回路がフラッシュ型の不揮
   発性記憶素子にて形成されている請求項１記載の半導体
   集積回路。
10. 【請求項１０】 第１の機能ブロックがフローティング
    ゲート構造のフラッシュ型のメモリセルを備え、検査結
    果記録回路のフラッシュ型の不揮発性記憶素子が前記メ
    モリセルの記憶素子と同一の構成である請求項９記載の
    半導体集積回路。
11. 【請求項１１】 検査結果記録回路が紫外線消去型のフ
    ローティングゲート構造のＦＡＭＯＳ型のＥＰＲＯＭに
    て形成されている請求項１記載の半導体集積回路。
12. 【請求項１２】 第１の機能ブロックが紫外線消去型の
    ＥＰＲＯＭを備え、検査結果記録回路のＥＰＲＯＭが前
    記第１の機能ブロックのＥＰＲＯＭと同一の構成である
    請求項１１記載の半導体集積回路。
13. 【請求項１３】 メモリセルへの書き込みや読み出しを
    目的とする第１の機能ブロックと、ＣＰＵやランダムロ
    ジックなどのロジック部で構成された第２の機能ブロッ
    クと、前記第１の機能ブロックおよび、または第２の機
    能ブロックについての検査結果を記録可能かつ外部から
    読み出し可能な検査結果記録回路とを備えた半導体集積
    回路を検査するための方法であって、 前記第１の機能ブロックと第２の機能ブロックとのいず
    れか一方を検査する第１の検査工程と、 前記第１の検査工程の結果が不良と判定された場合に前
    記検査結果記録回路にその情報の書き込みを行なう工程
    と、 前記検査結果記録回路の情報を読み出して、前記第１の
    検査工程の結果が不良でない場合にのみ前記第１の機能
    ブロックと第２の機能ブロックとのうちの他方を検査す
    る第２の検査工程と、 を備えた半導体集積回路の検査方法。
14. 【請求項１４】 第１の機能ブロックは、冗長救済回路
    を処理することによって欠陥メモリセルを正常なメモリ
    セルに置換し得るように構成され、第１の検査工程にお
    いて第１の機能ブロックを検査し、この第１の検査工程
    の結果が不良と判定された場合に、前記冗長救済回路に
    よる救済が可能かどうかを判定し、救済が可能な場合は
    前記冗長救済回路を処理することによる冗長救済を行な
    い、また救済が不可能な場合は検査結果記録回路への情
    報の書き込みを行なう請求項１３記載の半導体集積回路
    の検査方法。
15. 【請求項１５】 検査結果記録回路をヒューズ素子にて
    形成し、このヒューズ素子をレーザーで切断することに
    よって情報の書き込みを行なう請求項１３または１４記
    載の半導体集積回路の検査方法。
16. 【請求項１６】 冗長救済回路を第１のヒューズ素子で
    形成して、この第１のヒューズ素子をレーザーで切断す
    ることによって製造工程で発生した欠陥メモリセルを正
    常なメモリセルに置換するとともに、検査結果記録回路
    を第２のヒューズ素子で形成して、この第２のヒューズ
    素子をレーザーで切断することによって情報の書き込み
    を行なう請求項１４記載の半導体集積回路の検査方法。
17. 【請求項１７】 検査結果記録回路を抵抗素子にて形成
    し、この抵抗素子を電圧の印加により溶断させることに
    よって情報の書き込みを行なう請求項１３または１４記
    載の半導体集積回路の検査方法。
18. 【請求項１８】 検査結果記録回路をコンデンサ素子に
    て形成し、このコンデンサ素子を電圧の印加により絶縁
    破壊させることによって情報の書き込みを行なう請求項
    １３または１４記載の半導体集積回路の検査方法。
19. 【請求項１９】 第１の機能ブロックがフローティング
    ゲート構造のフラッシュ型のメモリセルを備え、検査結
    果記録回路を前記メモリセルの記憶素子と同一の構成の
    フラッシュ型の不揮発性記憶素子にて形成し、この不揮
    発性記憶素子の初期状態を消去状態に設定するととも
    に、この不揮発性記憶素子を書き込み状態に設定するこ
    とによって情報の書き込みを行なう請求項１３記載の半
    導体集積回路の検査方法。
20. 【請求項２０】 第１の機能ブロックが紫外線消去型の
    ＥＰＲＯＭを備え、検査結果記録回路を前記第１の機能
    ブロックのＥＰＲＯＭと同一の構成のＥＰＲＯＭにて形
    成し、検査前に前記検査結果記憶回路のＥＰＲＯＭに紫
    外線を照射してその初期状態を消去状態に設定するとと
    もに、この検査結果記憶回路のＥＰＲＯＭを書き込み状
    態に設定することによって情報の書き込みを行なう請求
    項１３記載の半導体集積回路の検査方法。