JP2902932B2 - 半導体装置及びその検査装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＤＲＡＭ、ＳＲＡＭ
等の記憶回路を備え、かつこの記憶回路内の欠陥メモリ
セルと冗長用のメモリセルとの置き換え制御を行う冗長
回路を備えた半導体装置及びこの半導体装置を検査して
冗長回路を使用するか否かの設定を行う半導体検査装置
に関する。

【０００２】

【従来の技術】半導体装置の大容量化、微細化に伴い、
回路構成素子数の増加、プロセス工程の複雑化が予想さ
れ、今後は増々、良品の半導体装置を得ることが困難と
なってくる。このような状況において、完全良品の半導
体装置を得るためには冗長回路を用いて、欠陥回路部分
を冗長回路部分と置き換えて使用することが一般に行わ
れている。特にメモリＩＣ（メモリ集積回路）の分野で
は、メモリセルアレイ内の欠陥メモリセルを行単位もし
くは列単位で冗長用の予備のメモリセルと置き換えるこ
とによって良品率の向上を図るようにしている。この場
合、欠陥メモリセルを予備のメモリセルと置き換えるに
は、ヒューズ回路を用いた冗長用のアドレスデコード回
路が使用される。

【０００３】図５は従来の冗長用のアドレスデコード回
路の構成を示している。このアドレスデコード回路には
アドレス信号Ａ０、Ａ１、Ａ２、Ａ３、…Ａｎのビット
数に対応した数のヒューズ回路51が設けられている。こ
れらヒューズ回路51の各一端は負荷回路52を介して電源
電圧ＶCCのノードに接続されている。また、ヒューズ回
路51の各他端は、ゲートに上記各アドレス信号Ａ０〜Ａ
ｎ（もしくはそれらの反転信号／Ａ０〜／Ａｎ）がそれ
ぞれ入力されるＭＯＳトランジスタ53の各ドレインにそ
れぞれ接続されている。これらＭＯＳトランジスタ53の
各ソースは接地電圧のノードに接続されている。なお、
デコード後の信号は増幅回路54によって増幅され、この
増幅回路54の出力が冗長用の予備のメモリセルの行線も
しくは列選択線に供給されることにより、メモリセルア
レイ内の欠陥メモリセルが予備のメモリセルと行単位も
しくは列単位で置き換えられる。

【０００４】このようなメモリセルの置き換えを行うに
は、ヒューズ回路51を選択的に非導通にする必要があ
り、その方法として、外部からレーザ等のエネルギーを
与えてヒューズ回路を溶断して機械的に非導通とするも
のと、ヒューズ回路に電流を流して電気的に非導通とす
るものとの２つ方法がある。このようなヒューズ回路の
溶断にはリダンダンシー装置が用いられる。ヒューズ回
路を溶断するには、まず、メモリチップをウエハ状態で
プローブ試験し、欠陥メモリセルが存在する欠陥チップ
を同定し、この欠陥チップ内の欠陥メモリセルが救済可
能である場合には、そのメモリチップのウエハ上での
Ｘ、Ｙ座標と救済ヒューズ溶断データを記憶装置に記憶
させる。その後、記憶されたデータをリダンダンシー装
置へ渡して救済を行う。また、別な方法として、プロー
ブ試験し、欠陥チップ内の欠陥メモリセルが救済可能で
ある場合には、そのメモリチップのウエハ上でのＸ、Ｙ
座標と救済ヒューズ溶断データを記憶装置に記憶させ
る。ウエハ上の全てのメモリチップについてプローブ試
験が終了した後、ヒューズ情報をＲＳ−２３２Ｃ、ＧＰ
ＩＢ等の情報媒体を介してリダンダンシー装置へ転送
し、この情報に基づいて各メモリチップのヒューズ回路
を溶断し、冗長用メモリセルとの置き換えを行って救済
を行う。

【０００５】

【発明が解決しようとする課題】ところで、今後、半導
体装置の微細化、三次元方向の集積化技術が進むにつ
れ、冗長用のヒューズ回路部分の加工精度も増々、厳し
くなってくる。これに伴い、このヒューズ回路を溶断す
る際に種々の問題が発生する。例えば、このヒューズ回
路をレーザ等のエネルギーを与えることによって溶断す
る場合を考えてみる。半導体装置において上記ヒューズ
回路は通常、多結晶シリコン層によって構成されてお
り、その膜厚は製造プロセス上の問題でウエハ毎もしく
はチップ毎に変化する。そして、レーザビームの走査を
行った場合、レーザの反射率の変化やビーム径の大小に
より、位置精度が悪化する。この結果、ヒューズ回路が
溶断されない場合や、溶断されたヒューズ回路材料の飛
沫によってヒューズ回路下部における接触不具合等が生
じる。また、現状のプロセス方式では、歩留りの等の問
題で材料が増々レーザ反射の悪いものになる可能性があ
り、冗長回路を備えた従来の半導体装置では、完全良品
となる割合が増加しないという欠点がある。

【０００６】さらに、どのヒューズ回路を溶断するかに
ついての情報を得るためには、機能検査装置を用いて電
気的に半導体装置を試験し、欠陥メモリセルの行もしく
は列アドレス情報を各チップ毎に得ている。そして、こ
の情報をリダンダンシー装置のレーザ印加装置に与え
て、対応する位置のヒューズ回路にレーザビームを照射
して溶断している。このとき、チップ上のアドレス情報
に対応したヒューズ回路の位置が認識され、この認識さ
れた位置のヒューズ回路が溶断される。しかし、一度溶
断すると、再度、試験を行って救済することができない
ので、ヒューズ回路位置を特定するには注意が必要であ
る。従って、レーザビームの照射位置精度、ビーム径の
精度は厳しくなるばかりである。

【０００７】一方、リダンダンシー装置にアドレス情報
を供給するには、通常、フロッピーディスクを媒体とし
て行うか、又は記憶情報をＲＳ−２３２Ｃ、ＧＰＩＢ等
の通信回線を使用して行う方法がある。いずれの場合に
も人手により各ロットのウエハ順序をチェックし、例え
ばフロッピーディスクを使用する場合にはディスクの番
号をチェックした後に、ウエハに対応した順番でフロッ
ピーディスクをリダンダンシー装置にセットする。この
場合、フロッピーディスクのセット順序の誤り、情報の
消え、破壊等により、ミスが発生する。このようなミス
の発生を防止するためには人手によるチェック回数を増
やすしかなく、装置の稼働率が低下してしまう。他方、
通信回線を使用してアドレス情報をリダンダンシー装置
に供給する場合は、情報の消えや破壊等は起こりにくい
が、ウエハに対応する情報の指定は人手により行われ
る。しかし、この場合、ウエハ順序のセットミス、救済
情報のファイル名等のミスが発生した場合に救済ミスが
生じる。また、リダンダンシー装置自体の救済情報の記
憶容量が少ない場合には、プローブ試験終了後のデータ
転送に時間を要し、プローブ試験時の効率低下が生じ
る。

【０００８】上記のように冗長回路を備えた従来の半導
体装置は、微細化、三次元方向の集積化技術が進むにつ
れて完全良品となる割合が増加しないという欠点があ
る。さらに従来の半導体検査装置は、機能検査装置とレ
ーザ印加装置とが異なるためにスループットが低下する
という欠点がある。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その第１の目的は、完全良品となる
割合を増加させることのできる冗長回路を備えた半導体
装置を提供することにある。

【００１０】この発明の第２の目的は、スループットの
向上を図ることができる半導体検査装置を提供すること
にある。

【課題を解決するための手段】この発明の半導体装置
は、複数のメモリセルが設けられたメモリセルアレイ
と、上記メモリセルアレイ内の欠陥メモリセルと置き換
えて使用される冗長用のメモリセルと、上記欠陥メモリ
セルを上記冗長用のメモリセルと置き換える制御を行う
冗長用制御回路とを具備し、上記冗長用制御回路は、上
記欠陥メモリセルに対応したアドレス情報が記憶される
電気的にデータの書き替えが可能な不揮発性素子を含む
冗長用アドレスデコード手段と、上記不揮発性素子に書
き込みを行うためのアドレス情報を保持し、このアドレ
ス情報を上記不揮発性素子に対して書き込む制御を行う
制御手段とから構成されている。

【００１１】さらに、この発明の半導体検査装置は、複
数の半導体装置を検査し、メモリセルアレイ内で欠陥メ
モリセルが存在する場合にその欠陥メモリセルに対応し
たアドレス情報を発生する検査手段と、上記検査手段で
発生されたアドレス情報を格納するアドレス情報格納手
段と、複数の上記半導体装置内の不揮発性素子でアドレ
ス情報の書き込みを行う際に使用される書き込み用電圧
を発生して複数の上記半導体装置に対して並列に供給す
る書き込み用電圧発生手段と、上記アドレス情報格納手
段に格納されたアドレス情報を対応する半導体装置に対
して出力制御するアドレス情報出力制御手段と、複数の
上記半導体装置に対してアドレス情報の書き込み制御信
号及びアドレス情報の転送制御信号を選択的に供給する
制御信号供給手段とから構成されている。

【００１２】

【作用】この発明の半導体装置では、欠陥メモリセルに
対応したアドレス情報が不揮発性素子に記憶される。こ
の不揮発性素子に記憶させるアドレス情報はアドレス情
報保持／書き込み制御手段で保持され、かつこのアドレ
ス情報保持／書き込み制御手段の制御に基づいてアドレ
ス情報が不揮発性素子に書き込まれる。

【００１３】この発明の半導体検査装置では、検査手段
によって複数の半導体装置が検査され、メモリセルアレ
イ内で欠陥メモリセルが存在する場合にその欠陥メモリ
セルに対応したアドレス情報が発生される。このアドレ
ス情報はアドレス情報格納手段で格納される。また、書
き込み用電圧発生手段では、不揮発性素子でアドレス情
報の書き込みを行う際に使用される書き込み用電圧が発
生され、複数の半導体装置に並列に供給される。また、
アドレス情報格納手段に格納されたアドレス情報はアド
レス情報出力制御手段により対応する半導体装置に対し
て出力される。さらに、制御信号供給手段により、複数
の半導体装置に対してアドレス情報の書き込み制御信号
及びアドレス情報の転送制御信号が選択的に供給され
る。

【００１４】

【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明に係る半導体装置をメモリＩ
Ｃに実施した場合の全体の構成を示すブロック図であ
る。このメモリＩＣには、メモリセルアレイ11、冗長メ
モリセル行12、行アドレスバッファ／デコーダ13、セン
ス回路14、Ｉ／Ｏ回路15、列アドレスバッファ／デコー
ダ16及び冗長用制御回路17が設けられている。

【００１５】上記メモリセルアレイ11内にはＤＲＡＭセ
ルやＳＲＡＭセル等からなるメモリセルが行列状に配置
されている。これらのメモリセルは行単位で複数の行線
の１つに共通に接続され、列単位で複数の列線の１つに
共通に接続されている。冗長メモリセル行12内には、上
記メモリセルアレイ11内に欠陥メモリセルが発生してい
る場合にこの欠陥メモリセルと行単位で置き換えて使用
される冗長メモリセルが設けられている。これらの冗長
メモリセルは冗長用行線に共通に接続されている。通
常、この冗長用行線は複数設けられる。行アドレスバッ
ファ／デコーダ13は、行アドレス信号に基づいて内部行
アドレス信号を発生し、この内部行アドレス信号に応じ
て上記メモリセルアレイ11の行線を選択する。センス回
路14は上記行アドレスバッファ／デコーダ13によって選
択される上記メモリセルアレイ11内の１行分のメモリセ
ルの記憶データの検出を行う。センス回路14で検出され
たデータはＩ／Ｏ回路15に供給される。列アドレスバッ
ファ／デコーダ16は、列アドレス信号に基づいて内部列
アドレス信号を発生する。この内部列アドレス信号に応
じて上記Ｉ／Ｏ回路15の活性化制御が行われる。冗長用
制御回路17には、検査時に上記メモリセルアレイ11内に
欠陥メモリセルが発生している場合にこの欠陥メモリセ
ルに対応した欠陥行アドレスを記憶する機能と、検査後
の実使用時に上記欠陥行アドレスに対応した内部行アド
レス信号が供給された際に欠陥メモリセルが存在するメ
モリセルアレイ11内のメモリセル１行分を冗長メモリセ
ル行12内のメモリセルと行単位で置き換える機能を有す
る冗長用行アドレスデコーダが設けられている。

【００１６】このような構成のメモリＩＣにおいて、図
示しない検査装置においてメモリセルアレイ11内のメモ
リセルに欠陥が発生しているか否かが検査される。この
検査は例えば次のようにして行われる。まず、メモリセ
ルアレイ11内の各メモリセルに所定のデータが記憶さ
れ、その後、これらの記憶データが読み出される。そし
て、この読み出しデータと元のデータとが比較され、不
一致の場合にはそのメモリセルが欠陥であると判断され
る。欠陥メモリセルが発生していることが確認されたな
らば、検査装置からこの欠陥メモリセルが存在している
メモリセルアレイ11内の行に対応した欠陥行アドレスが
発生される。この欠陥行アドレスは冗長用制御回路17に
供給され、その冗長用行アドレスデコーダで記憶され
る。

【００１７】上記検査が終了した後の実使用時では、行
アドレス信号及び列アドレス信号に応じてメモリセルア
レイ11内のメモリセルが選択され、さらにＩ／Ｏ回路15
を介してデータの読み出しもしくは書き込みが行われ
る。いま行アドレスバッファ／デコーダ13に、メモリセ
ルアレイ11内の欠陥行に対応した行アドレス信号が供給
されると、このときに行アドレスバッファ／デコーダ13
で発生される内部行アドレス信号に基づき冗長用制御回
路17の冗長用行アドレスデコーダにより冗長メモリセル
行12の冗長用行線が選択される。さらに冗長用制御回路
17により行アドレスバッファ／デコーダ13による行線の
選択動作が禁止される。従ってこの場合にはメモリセル
アレイ11内の欠陥行が冗長メモリセル行12の冗長用メモ
リセルと置き換えられたことになる。

【００１８】図２は上記冗長用制御回路17における冗長
用行アドレスデコーダ及びその制御回路を含む詳細な構
成を示している。この冗長用行アドレスデコーダには、
前記欠陥行アドレスを記憶するための素子として、紫外
線の照射によりデータの消去が可能なＥＰＲＯＭセル21
が複数設けられている。これらのＥＰＲＯＭセル21はソ
ース、ドレイン、コントロールゲート及びフローティン
グゲートを有しており、各ＥＰＲＯＭセル21のソース、
ドレイン間の電流通路の一端はデコード信号を得るノー
ド22に共通に接続されている。このノード22には、この
ノードの信号を増幅して前記冗長用行線を十分な振幅で
駆動するために増幅回路23が設けられている。また、上
記ノード22と電源電圧ＶCCもしくは後述する書き込み用
の高電圧ＶＰＧが印加されるノードとの間には負荷回路
24が接続されている。上記各ＥＰＲＯＭセル21のソー
ス、ドレイン間の電流通路の他端はデコード用のＭＯＳ
トランジスタ25の各ソース、ドレイン間を介して接地電
圧のノードに接続されている。また、各ＥＰＲＯＭセル
21のコントロールゲートは、冗長用行アドレスデコーダ
の制御を行う欠陥アドレス保持／書き込み制御回路26に
接続されている。

【００１９】上記デコード用の各ＭＯＳトランジスタ25
のゲートには、前記行アドレスバッファ／デコーダ13で
発生される内部行アドレス信号Ａ０，Ａ１，Ａ２，…Ａ
ｎ（もしくはこれらの反転信号／Ａ０，／Ａ１，／Ａ
２，…／Ａｎ）が供給される。また、上記各ＥＰＲＯＭ
セル21のソース、ドレイン間の電流通路の他端と上記デ
コード用の各ＭＯＳトランジスタ25のソース、ドレイン
間とが接続されているノードには、書き込み制御用のＭ
ＯＳトランジスタ27のソース、ドレイン間の電流通路の
各一端が接続されている。これらＭＯＳトランジスタ27
は上記ＥＰＲＯＭセル21に対してデータの書き込みを行
う際にオンするように制御されるものであり、そのゲー
トは共通に接続され、さらにこの共通ゲートは上記欠陥
アドレス保持／書き込み制御回路26に接続されている。

【００２０】上記欠陥アドレス保持／書き込み制御回路
26は、この実施例のメモリＩＣの検査時に、前記メモリ
セルアレイ11内に欠陥メモリセルが存在する場合にそれ
に対応した欠陥行アドレスを一時的に保持し、上記各Ｅ
ＰＲＯＭセル21に対してこの欠陥行アドレスの書き込み
制御を行うものであり、上記欠陥行アドレスに対応した
データＤＡＴＡ−ＩＮ、書き込み制御信号Ｗ、書き込み
用の高電圧ＶPG及びデータと同期したクロック信号ＣＫ
が供給される。また、上記クロック信号ＣＫはフラグ用
レジスタ28にも供給されるようになっており、このフラ
グ用レジスタ28はクロック信号ＣＫが供給されたことを
示す信号ＳＩＧを出力する。

【００２１】このような構成の回路において、対応する
メモリＩＣでメモリセルアレイ内のメモリセルに欠陥が
発生している場合には欠陥アドレス保持／書き込み制御
回路26に対して欠陥行アドレスに対応したデータＤＡＴ
Ａ−ＩＮがシリアルデータとして供給されると共に書き
込み制御信号Ｗ、書き込み用の高電圧ＶPG及びクロック
信号ＣＫが供給される。欠陥アドレス保持／書き込み制
御回路26は、このデータＤＡＴＡ−ＩＮがクロック信号
ＣＫに同期して内部レジスタに一時的に保持される。そ
して、レジスタに保持されたデータに基づいて上記各Ｅ
ＰＲＯＭセル２１のコントロールゲートに対し、上記書
き込み用の高電圧ＶＰＧが選択的に供給される。このと
き、上記各ＭＯＳトランジスタ27は欠陥アドレス保持／
書き込み制御回路26からの出力によりオン状態にされる
と共に、上記負荷回路24には高電圧ＶPGが供給される。
これにより、コントロールゲートに上記高電圧ＶPGが供
給されたＥＰＲＯＭセル21がオン状態となり、ソース、
ドレイン間に電流が流れ、これによって発生した電子が
フローティングゲートに引かれてそこに蓄積されること
により、閾値電圧が上昇し、データの書き込みが行われ
る。一方、コントロールゲートに高電圧ＶPGが供給され
ないＥＰＲＯＭセル21はオフ状態となり、その閾値電圧
は元の低いままの状態にされる。そして、閾値電圧が上
昇したＥＰＲＯＭセル21は、ソース、ドレイン間が高抵
抗状態となり、これにより従来の溶断されたヒューズ回
路と同様な状態になる。

【００２２】実使用時に、前記メモリセルアレイ11内の
欠陥行に対応した行アドレス信号が供給されると、この
ときに行アドレスバッファ／デコーダ13で発生される内
部行アドレス信号が上記ＭＯＳトランジスタ25の各ゲー
トに供給される。このとき、上記負荷回路24には電源電
圧ＶCCが供給される。欠陥行に対応した上記内部行アド
レス信号が供給されることにより、上記ノード22が接地
レベルとなり、この接地レベルが増幅回路23を介して前
記冗長用行線に供給されることにより、冗長メモリセル
行12の冗長用行線が選択される。また図示しない回路部
分からの出力により、行アドレスバッファ／デコーダ13
による行線の選択動作が禁止される。

【００２３】一方、上記クロック信号ＣＫが供給される
ことによってフラグ用レジスタ28の出力信号ＳＩＧが活
性化、例えば高レベルに設定される。従って、この信号
ＳＩＧが高レベルにされたことを検出すれば、このメモ
リＩＣでは冗長機能が使用されたことを確認することが
できる。

【００２４】図３は上記実施例のメモリＩＣをウエハ状
態で検査する、この発明の半導体検査装置の一実施例に
よるメモリＩＣ検査装置の構成を示すブロック図であ
る。このメモリＩＣ検査装置30は、メモリＩＣの機能検
査のための制御を行う検査部３１と上記各メモリＩＣが
有する冗長機能を各メモリＩＣで使用するために必要と
するアドレスデータＤＡＴＡ−ＯＵＴ、書き込み制御信
号Ｗ、書き込み用の高電圧ＶＰＧ及びクロック信号ＣＫ
を発生する冗長制御部32とから構成される。

【００２５】上記検査部31は、ＣＰＵ等からなり検査全
体の制御及びデータの入出力制御を行う制御回路33と、
タイミング制御用のタイミング信号及び検査用のパター
ンを発生するタイミング／パターン発生回路34と、検査
時にメモリＩＣに対して供給する各種入力信号電流、電
圧を発生すると共にメモリＩＣからの出力信号電流及び
電圧を測定する試験電流／電圧供給測定回路35と、検査
プログラムを格納する記憶回路36等で構成されている。
この検査部31は、検査対象となるメモリＩＣに対して所
定のパターンデータや所定値の電流、電圧を印加し、メ
モリＩＣからの出力信号を検出することによって機能検
査を行うと共に電流／電圧特性を測定する。さらに、こ
の検査部31は、前記メモリＩＣのメモリセルアレイに欠
陥メモリセルが存在するか否かを上記機能検査によって
検出する。そして、欠陥メモリセルが存在することが確
認されると、そのメモリＩＣのウエハのロット番号、そ
のメモリＩＣが位置しているウエハ上のＸ、Ｙ座標、欠
陥メモリセルが存在する位置の行アドレス（欠陥行アド
レス）等のデータを発生する。これらのデータは救済用
のデータとして冗長制御部32に供給される。

【００２６】冗長制御部32は、上記検査部31から供給さ
れる上記救済用のデータを格納する記憶装置37と、ウエ
ハ上のメモリＩＣの数に対応した数の出力端子を有しこ
れら各メモリＩＣに欠陥メモリセルが存在する場合に各
出力端子から欠陥行アドレスに対応したシリアルデータ
をＤＡＴＡ−ＯＵＴ１〜ＤＡＴＡ−ＯＵＴｎとして並列
に出力するデータレジスタ回路38、それぞれウエハ上の
メモリＩＣの数に対応した数の出力端子を有し前記書き
込み制御信号Ｗ及びクロック信号ＣＫを出力する書き込
み制御／クロック信号発生回路39と、前記書き込み用の
高電圧ＶPGを発生する高電圧発生回路40と、冗長制御部
32全体の動作を制御する制御回路41とから構成されてい
る。

【００２７】上記データＤＡＴＡ−ＯＵＴ１〜ＤＡＴＡ
−ＯＵＴｎは図４に示すように、前記データＤＡＴＡ−
ＩＮ１〜ＤＡＴＡ−ＩＮｎとして複数の前記メモリＩＣ
に独立して供給されると共に、書き込み制御信号Ｗ及び
クロック信号ＣＫも複数のメモリＩＣに独立に供給され
る。また、上記高電圧ＶPGは複数のメモリＩＣに共通に
供給される。

【００２８】このような構成の検査装置において、検査
部31によりウエハ上のメモリＩＣの検査が行われ、その
結果、欠陥メモリセルが存在していれば、記憶装置37に
格納されている救済用のアドレスデータが読み出され、
データレジスタ回路38に供給される。その後、このデー
タレジスタ回路38からデータＤＡＴＡ−ＯＵＴ１〜ＤＡ
ＴＡ−ＯＵＴｎとして対応するメモリＩＣに出力される
と共に書き込み制御／クロック信号発生回路39から書き
込み制御信号Ｗ及びクロック信号ＣＫが、高電圧発生回
路40から書き込み用の高電圧ＶPGがそれぞれメモリＩＣ
に出力される。このような信号及び電圧が出力されるこ
とにより、複数のメモリＩＣにおいて前記のような欠陥
メモリセルに対応した欠陥行アドレスの書き込み制御が
並列的に行われる。

【００２９】上記欠陥行アドレスの書き込み後に、再
度、機能試験が行われる。この場合、全ての機能試験項
目を実施してもよく、あるいは欠陥メモリセルが存在し
ているか否かの機能試験項目のみを実施してもよい。こ
の試験で良品と判断された場合にそのウエハは各ＩＣチ
ップ毎に分割され、パッケージ内に収納され製品として
出荷される。他方、再度の機能試験で欠陥メモリセルが
発見された場合には、予めメモリＩＣ内の前記各ＥＰＲ
ＯＭセルに書き込まれたデータの消去が行われ、再書き
込みが行われる。上記ＥＰＲＯＭセルにおけるデータ消
去は、ウエハ上の対応する位置のメモリＩＣに対して選
択的に紫外線を照射するか、もしくはウエハ全体に紫外
線を照射することにより行われる。選択的に紫外線を照
射する場合に再度の機能試験は紫外線照射が行われたメ
モリＩＣについてのみ行えばよく、ウエハ全体に紫外線
を照射した場合はウエハ上の全てのメモリＩＣについて
再度の機能試験を行う。このような再試験は、前記記憶
回路36に格納された検査プログラムに基づいて実施さ
れ、再試験が行われる回数は自由に設定することができ
るが、最大２回を限界とした方が製品の信頼性上、設備
の使用効率上等から良好である。

【００３０】このように上記実施例のメモリＩＣでは冗
長用のアドレスを不揮発性の記憶素子であるＥＰＲＯＭ
セルに記憶させるようにし、さらにメモリＩＣ検査装置
では冗長用のアドレスを発生して上記メモリＩＣに供給
するようにしたので、従来、使用していた冗長用のヒュ
ーズ回路の問題に起因する加工精度、製造プロセスに左
右されやすい膜質に影響されないで、冗長アドレスの入
れ替えが可能である。また、従来技術でヒューズ回路の
溶断ミスが起こった場合、そのメモリＩＣは救済が不可
能になるが、上記実施例によれば冗長用のアドレスを不
揮発性の記憶素子に記憶させており、消去して再書き込
みが可能なため、書き込みミスが発生しても再度アドレ
スを書き込むことができる。これにより、上記実施例の
メモリＩＣでは完全良品となる割合を増加させることの
できる。

【００３１】また、従来の検査装置ではアドレスの入れ
替えについてはヒューズ回路を溶断するために例えばレ
ーザ装置を含むリダンダンシー装置を必要としていた
が、上記実施例のメモリＩＣ検査装置ではこれが不要と
なり、設備投資の削減、スペース効率の向上、レーザ装
置のメンテナンス不要による人員の削除が可能である。
また、リダンダンシー装置が不要であり、電気的にアド
レスの置き換えを行うのでスループットの向上を図るこ
とができる。

【００３２】なお、この発明は上記の実施例に限定され
るものではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例のメモリＩＣではメモリセル
アレイに欠陥メモリセルが発生したときにそれを冗長メ
モリセル行内のメモリセルと行単位で置き換える場合を
説明したが、これは冗長メモリセル行の代わりに冗長メ
モリセル列を設け、欠陥メモリセルが発生したときにそ
れを冗長メモリセル列内のメモリセルと列単位で置き換
えるように構成してもよいことはもちろんであり、この
場合、図１中の冗長用制御回路は欠陥メモリセルに対応
した列アドレスを記憶することになり、図３のメモリＩ
Ｃ検査装置は欠陥列アドレスを発生することになる。

【００３３】さらに上記実施例では欠陥アドレスを記憶
する不揮発性素子としてＥＰＲＯＭセルを使用する場合
について説明したが、これは電気的にデータ消去が行え
るＥＥＰＲＯＭセルを使用することもできる。このＥＥ
ＰＲＯＭセルを使用した場合にはＥＰＲＯＭセルのよう
な紫外線消去工程が不要になると共に紫外線照射装置も
不要になる。また、メモリ混載ＣＰＵ等にも適用するこ
とができることはもちろんである。

【００３４】

【発明の効果】以上説明したようにこの発明によれば、
完全良品となる割合を増加させることのできる冗長回路
を備えた半導体装置を提供することができる共に、スル
ープットの向上を図ることができる半導体検査装置を提
供することができる。

【図面の簡単な説明】

【図１】この発明の半導体装置をメモリＩＣに実施した
場合の全体の構成を示すブロック図。

【図２】上記実施例装置の一部回路の詳細な構成を示す
回路図。

【図３】この発明の半導体検査装置をメモリＩＣ検査装
置に実施した場合の全体の構成を示すブロック図。

【図４】上記図３のメモリＩＣ検査装置と図１の複数の
メモリＩＣとの接続状態を示す回路図。

【図５】従来の冗長用のアドレスデコード回路の構成を
示す回路図。

【符号の説明】

11…メモリセルアレイ、12…冗長メモリセル行、13…行
アドレスバッファ／デコーダ、14…センス回路、15…Ｉ
／Ｏ回路、16…列アドレスバッファ／デコーダ、17…冗
長用制御回路、21…ＥＰＲＯＭセル、23…増幅回路、24
…負荷回路、25…デコード用のＭＯＳトランジスタ、26
…欠陥アドレス保持／書き込み制御回路、27…書き込み
制御用のＭＯＳトランジスタ、28…フラグ用レジスタ、
30…メモリＩＣ検査装置、31…検査部、32…冗長制御
部、33…制御回路、34…タイミング／パターン発生回
路、35…試験電流／電圧供給測定回路、36…記憶回路、
37…記憶装置、38…データレジスタ回路、39…書き込み
制御／クロック信号発生回路、40…高電圧発生回路、41
…制御回路。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが設けられたメモリセ
   ルアレイと、 上記メモリセルアレイ内の欠陥メモリセルと置き換えて
   使用される冗長用のメモリセルと、 上記欠陥メモリセルを上記冗長用のメモリセルと置き換
   える制御を行う冗長用制御回路とを具備し、 上記冗長用制御回路は、 上記欠陥メモリセルに対応したアドレス情報が記憶され
   る電気的にデータの書き替えが可能な不揮発性素子を含
   む冗長用アドレスデコード手段と、 上記不揮発性素子に書き込みを行うためのアドレス情報
   を保持し、このアドレス情報を上記不揮発性素子に対し
   て書き込む制御を行う制御手段とから構成されているこ
   とを特徴とする半導体装置。
2. 【請求項２】 複数のメモリセルが設けられたメモリセ
   ルアレイと、 上記メモリセルアレイ内の欠陥メモリセルと置き換えて
   使用される冗長用のメモリセルと、 上記欠陥メモリセルを上記冗長用のメモリセルと置き換
   える制御を行う冗長用制御回路とを具備し、 上記冗長用制御回路は、 上記欠陥メモリセルに対応したアドレス情報が記憶され
   る電気的にデータの消去、書き替えが可能な不揮発性素
   子を含む冗長用アドレスデコード手段と、 上記不揮発性素子に書き込みを行うためのアドレス情報
   を保持し、このアドレス情報を上記不揮発性素子に対し
   て、消去、書き込み制御を行う制御手段とから構成され
   ていることを特徴とする半導体装置。
3. 【請求項３】 前記冗長用制御回路は、 前記不揮発性素子に対して前記アドレス情報の書き込み
   が行われ、前記欠陥メモリセルが前記冗長用のメモリセ
   ルと置き換えられたことを示す信号を発生する回路をさ
   らに具備している請求項１または２に記載の半導体装
   置。
4. 【請求項４】 複数のメモリセルが設けられたメモリセ
   ルアレイ、このメモリセルアレイ内の欠陥メモリセルと
   置き換えて使用される冗長用のメモリセル、上記欠陥メ
   モリセルに対応したアドレス情報が記憶される電気的に
   データの書き替えが可能な不揮発性素子を含み上記欠陥
   メモリセルを上記冗長用のメモリセルと置き換える制御
   を行う冗長用制御回路とを具備した半導体装置の検査装
   置であって、 複数の上記半導体装置を検査し、メモリセルアレイ内で
   欠陥メモリセルが存在する場合にその欠陥メモリセルに
   対応したアドレス情報を発生する検査手段と、 上記検査手段で発生されたアドレス情報を格納するアド
   レス情報格納手段と、 複数の上記半導体装置内の不揮発性素子でアドレス情報
   の書き込みを行う際に使用される書き込み用電圧を発生
   して複数の上記半導体装置に対して並列に供給する書き
   込み用電圧発生手段と、 上記アドレス情報格納手段に格納されたアドレス情報を
   対応する半導体装置に対して出力制御するアドレス情報
   出力制御手段と、 複数の上記半導体装置に対してアドレス情報の書き込み
   制御信号及びアドレス情報の転送制御信号を選択的に供
   給する制御信号供給手段とを具備したことを特徴とする
   半導体検査装置。