JP2002279800A - 半導体メモリ及びそのテスト方法 - Google Patents
半導体メモリ及びそのテスト方法Info
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- JP2002279800A JP2002279800A JP2001065497A JP2001065497A JP2002279800A JP 2002279800 A JP2002279800 A JP 2002279800A JP 2001065497 A JP2001065497 A JP 2001065497A JP 2001065497 A JP2001065497 A JP 2001065497A JP 2002279800 A JP2002279800 A JP 2002279800A
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Abstract
(57)【要約】
【課題】 昇圧回路系の不良特定を可能としたテストモ
ードを有する半導体メモリ及びそのテスト方法を提供す
る。 【解決手段】 メモリセルが配列されたメモリセルアレ
イと、このメモリセルアレイの書き換え及び読み出しの
各動作モードに応じて必要な昇圧電位を発生する複数の
昇圧回路５ｊを有する内部電位発生回路５とを備え、外
部から入力したテストコマンドをコマンドデコーダ７で
デコードして、活性状態に保持された複数の昇圧回路７
ｊを順次非活性状態に設定するディセーブル信号ＤＩＳ
ｊを発生し、電源端子パッド１１と接地端子パッド１２
間に挿入した電流計１０により、電源電流Ｉｄｄの変化
を検出して、各昇圧回路５ｊの良否判定を行う。
ードを有する半導体メモリ及びそのテスト方法を提供す
る。 【解決手段】 メモリセルが配列されたメモリセルアレ
イと、このメモリセルアレイの書き換え及び読み出しの
各動作モードに応じて必要な昇圧電位を発生する複数の
昇圧回路５ｊを有する内部電位発生回路５とを備え、外
部から入力したテストコマンドをコマンドデコーダ７で
デコードして、活性状態に保持された複数の昇圧回路７
ｊを順次非活性状態に設定するディセーブル信号ＤＩＳ
ｊを発生し、電源端子パッド１１と接地端子パッド１２
間に挿入した電流計１０により、電源電流Ｉｄｄの変化
を検出して、各昇圧回路５ｊの良否判定を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、不良形態特定の
ためのテストモードを有する半導体メモリに関する。
ためのテストモードを有する半導体メモリに関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭ等の半導体メモ
リの不良個所やその不良原因を特定するために、電源を
印加した状態で不良個所のトランジスタやこれに付随し
たトランジスタが発生する熱電子（ホットエレクトロ
ン）の発光を観察し、その周辺ノードの電位を外部より
物理的に調べる方法や、実際に読み出し、書き込み、消
去等を行う方法等が採られている。
リの不良個所やその不良原因を特定するために、電源を
印加した状態で不良個所のトランジスタやこれに付随し
たトランジスタが発生する熱電子（ホットエレクトロ
ン）の発光を観察し、その周辺ノードの電位を外部より
物理的に調べる方法や、実際に読み出し、書き込み、消
去等を行う方法等が採られている。
【０００３】
【発明が解決しようとする課題】しかし、ホットエレク
トロンによる発光を観察する方法では、配線の多層化に
より発光箇所が上部配線により隠れてしまう場合があ
り、またホットエレクトロンを発生しない不良では不良
個所判定ができないといった問題がある。また、実際に
書き換えや読み出しテストを行う方法でも、あるアドレ
スで不良が判定されたとしても、それだけでは具体的な
不良原因箇所がデータ転送経路のどこにあるのか、或い
は書き換えや読み出しの制御電圧の供給経路にどこにあ
るのか判定できない場合もある。更に、不良の程度によ
っては書き換えや読み出しができる場合があり、正確な
不良個所特定が難しい。
トロンによる発光を観察する方法では、配線の多層化に
より発光箇所が上部配線により隠れてしまう場合があ
り、またホットエレクトロンを発生しない不良では不良
個所判定ができないといった問題がある。また、実際に
書き換えや読み出しテストを行う方法でも、あるアドレ
スで不良が判定されたとしても、それだけでは具体的な
不良原因箇所がデータ転送経路のどこにあるのか、或い
は書き換えや読み出しの制御電圧の供給経路にどこにあ
るのか判定できない場合もある。更に、不良の程度によ
っては書き換えや読み出しができる場合があり、正確な
不良個所特定が難しい。
【０００４】この発明は、上記事情を考慮してなされた
もので、昇圧回路系の不良検出を可能としたテストモー
ドを有する半導体メモリ及びそのテスト方法を提供する
ことを目的としている。
もので、昇圧回路系の不良検出を可能としたテストモー
ドを有する半導体メモリ及びそのテスト方法を提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る半導体メ
モリは、メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイの動作に必要な昇圧電位を発生す
る内部電位発生回路とを備え、前記内部電位発生回路の
活性、非活性状態を制御して電源電流の変化を検出する
ことにより内部電位発生回路の良否判定を行うテストモ
ードを有することを特徴とする。
モリは、メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイの動作に必要な昇圧電位を発生す
る内部電位発生回路とを備え、前記内部電位発生回路の
活性、非活性状態を制御して電源電流の変化を検出する
ことにより内部電位発生回路の良否判定を行うテストモ
ードを有することを特徴とする。
【０００６】より具体的にこの発明において、内部電位
発生回路がメモリセルアレイの書き換え及び読み出しの
各動作モードに必要な昇圧電位を発生させる複数の昇圧
回路を有する場合に、テストモード時に外部からの指示
により複数の昇圧回路を選択的に非活性状態に設定する
ための制御信号を発生する制御信号発生回路を備えるも
のとする。外部からの指示が例えばコマンド入力である
場合、制御信号発生回路は入力されたコマンドをデコー
ドして制御信号を発生するコマンドデコーダである。或
いは外部からの指示がテスト用高電圧の入力である場
合、制御信号発生回路は入力された高電圧を検出して制
御信号を発生する高電圧検出回路である。
発生回路がメモリセルアレイの書き換え及び読み出しの
各動作モードに必要な昇圧電位を発生させる複数の昇圧
回路を有する場合に、テストモード時に外部からの指示
により複数の昇圧回路を選択的に非活性状態に設定する
ための制御信号を発生する制御信号発生回路を備えるも
のとする。外部からの指示が例えばコマンド入力である
場合、制御信号発生回路は入力されたコマンドをデコー
ドして制御信号を発生するコマンドデコーダである。或
いは外部からの指示がテスト用高電圧の入力である場
合、制御信号発生回路は入力された高電圧を検出して制
御信号を発生する高電圧検出回路である。
【０００７】この発明は、半導体メモリが通常データ書
き換え、読み出しの動作に応じて昇圧電位を発生する昇
圧回路を有する点に着目して、昇圧回路の活性状態と非
活性状態との間の電源電流の変化を検出することにより
各昇圧回路系の良否判定を行うようにしている。これに
より、ホットエレクトロンの発光を観察する方法では配
線により隠れて観察できないような不良箇所の特定も可
能になる。また、電源電流の変化はアナログ的に微小な
変化として検出できるから、通常の書き換えや読み出し
動作では不良と判定されないような不良の判定もでき
る。
き換え、読み出しの動作に応じて昇圧電位を発生する昇
圧回路を有する点に着目して、昇圧回路の活性状態と非
活性状態との間の電源電流の変化を検出することにより
各昇圧回路系の良否判定を行うようにしている。これに
より、ホットエレクトロンの発光を観察する方法では配
線により隠れて観察できないような不良箇所の特定も可
能になる。また、電源電流の変化はアナログ的に微小な
変化として検出できるから、通常の書き換えや読み出し
動作では不良と判定されないような不良の判定もでき
る。
【０００８】この発明に係る半導体メモリはまた、メモ
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記行列プリデコーダの活
性、非活性状態を制御して電源電流の変化を検出するこ
とにより、昇圧電位の転送経路のうち前記行列プリデコ
ーダ以降の良否判定を行うテストモードを有することを
特徴とする。この場合好ましくは、テストモード時に外
部からの指示により行列プリデコーダを選択的に活性状
態に設定するための制御信号を発生する制御信号発生回
路を有するものとする。
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記行列プリデコーダの活
性、非活性状態を制御して電源電流の変化を検出するこ
とにより、昇圧電位の転送経路のうち前記行列プリデコ
ーダ以降の良否判定を行うテストモードを有することを
特徴とする。この場合好ましくは、テストモード時に外
部からの指示により行列プリデコーダを選択的に活性状
態に設定するための制御信号を発生する制御信号発生回
路を有するものとする。
【０００９】この様なテストモードを備えることによ
り、昇圧回路自身が正常である場合に、その昇圧出力が
転送される行列プリデコーダ以降の不良を特定すること
が可能になる。
り、昇圧回路自身が正常である場合に、その昇圧出力が
転送される行列プリデコーダ以降の不良を特定すること
が可能になる。
【００１０】この発明に係る半導体メモリは更に、メモ
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記行列デコーダの活性、
非活性状態を制御して電源電流の変化を検出することに
より、昇圧電位の転送経路のうち前記行列デコーダ以降
の良否判定を行うテストモードを有することを特徴とす
る。この場合好ましくは、テストモード時に外部からの
指示により行列デコーダを選択的に活性状態に設定する
ための制御信号を発生する制御信号発生回路を有するも
のとする。
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記行列デコーダの活性、
非活性状態を制御して電源電流の変化を検出することに
より、昇圧電位の転送経路のうち前記行列デコーダ以降
の良否判定を行うテストモードを有することを特徴とす
る。この場合好ましくは、テストモード時に外部からの
指示により行列デコーダを選択的に活性状態に設定する
ための制御信号を発生する制御信号発生回路を有するも
のとする。
【００１１】この様なテストモードを備えることによ
り、昇圧回路及びその昇圧出力が供給される行列プリデ
コーダが正常である場合に、プリデコードされた昇圧出
力が転送される行列デコーダ以降の不良を特定すること
が可能になる。
り、昇圧回路及びその昇圧出力が供給される行列プリデ
コーダが正常である場合に、プリデコードされた昇圧出
力が転送される行列デコーダ以降の不良を特定すること
が可能になる。
【００１２】この発明に係る半導体メモリは更に、メモ
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記複数の昇圧回路の活
性、非活性状態を制御して電源電流の変化を検出するこ
とにより各昇圧回路の良否判定を行う第１のテストモー
ドと、前記行列プリデコーダの活性、非活性状態を制御
して電源電流の変化を検出することにより、昇圧電位の
転送経路のうち前記行列プリデコーダ以降の良否判定を
行う第２のテストモードとを有することを特徴とする。
リセルが配列されて複数のブロックに分けられたメモリ
セルアレイと、このメモリセルアレイの書き換え及び読
み出しの各動作モードに応じて必要な昇圧電位を発生す
る複数の昇圧回路を有する内部電位発生回路と、前記メ
モリセルアレイのブロック毎に設けられて、動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列デコーダと、前記メモリセルアレイの複数のブロッ
ク毎に設けられて、複数のブロックに共通に動作モード
に応じて前記内部電位発生回路の昇圧電位が供給される
行列プリデコーダとを備え、前記複数の昇圧回路の活
性、非活性状態を制御して電源電流の変化を検出するこ
とにより各昇圧回路の良否判定を行う第１のテストモー
ドと、前記行列プリデコーダの活性、非活性状態を制御
して電源電流の変化を検出することにより、昇圧電位の
転送経路のうち前記行列プリデコーダ以降の良否判定を
行う第２のテストモードとを有することを特徴とする。
【００１３】この様な二つのテストモードを備えること
によって、昇圧回路系の不良個所を昇圧出力の転送経路
に沿って順次絞ることが可能になる。更に、行列デコー
ダの活性、非活性状態を制御して電源電流の変化を検出
することにより、昇圧電位の転送経路のうち行列デコー
ダ以降の良否判定を行う第３のテストモードを備えれ
ば、更に昇圧出力が転送されるより内部にまで、不良個
所を絞ることができる。
によって、昇圧回路系の不良個所を昇圧出力の転送経路
に沿って順次絞ることが可能になる。更に、行列デコー
ダの活性、非活性状態を制御して電源電流の変化を検出
することにより、昇圧電位の転送経路のうち行列デコー
ダ以降の良否判定を行う第３のテストモードを備えれ
ば、更に昇圧出力が転送されるより内部にまで、不良個
所を絞ることができる。
【００１４】第１乃至第３のテストモードは、各テスト
モード毎に外部からのコマンド入力等により実行するこ
とができるが、これらを自動的に実行するプログラムを
記憶した制御回路を備えることにより、短時間で大量の
メモリチップのテストが可能になる。
モード毎に外部からのコマンド入力等により実行するこ
とができるが、これらを自動的に実行するプログラムを
記憶した制御回路を備えることにより、短時間で大量の
メモリチップのテストが可能になる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＥＥＰＲＯＭの概略構成を示す。メモリコア回
路１は、電気的書き換え可能な不揮発性メモリセルを配
列したメモリセルアレイと、その行列選択を行うデコー
ド回路を含む。センスアンプ／データラッチ回路３は、
メモリコア回路１の読み出しデータをセンスし、またＩ
／Ｏバッファ４を介して外部から供給される書き込みデ
ータを一時保持する。アドレスレジスタ２は、Ｉ／Ｏバ
ッファ４を介して供給される外部アドレスにより、メモ
リコア回路１の行列選択を行う。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＥＥＰＲＯＭの概略構成を示す。メモリコア回
路１は、電気的書き換え可能な不揮発性メモリセルを配
列したメモリセルアレイと、その行列選択を行うデコー
ド回路を含む。センスアンプ／データラッチ回路３は、
メモリコア回路１の読み出しデータをセンスし、またＩ
／Ｏバッファ４を介して外部から供給される書き込みデ
ータを一時保持する。アドレスレジスタ２は、Ｉ／Ｏバ
ッファ４を介して供給される外部アドレスにより、メモ
リコア回路１の行列選択を行う。
【００１６】内部電位発生回路５は、データの書き換え
（書き込み、消去及びそれらのデータ状態を確認するた
めのベリファイ読み出しを含む）及び読み出しの各動作
モードに応じて異なる種々の昇圧電位を発生するため
に、複数の昇圧回路を備えて構成される。制御回路６
は、データ書き換えの制御と、各動作モードに応じて内
部電位発生回路５の昇圧動作制御とを行う。コマンドデ
コーダ７は、外部から入力されるコマンドをデコードし
て、制御回路６に送り、動作制御を行うと共に、この実
施の形態の場合、昇圧回路系のテストのためのテストコ
マンドをデコードして、昇圧回路系の活性、非活性状態
を制御するための制御信号を発生する。
（書き込み、消去及びそれらのデータ状態を確認するた
めのベリファイ読み出しを含む）及び読み出しの各動作
モードに応じて異なる種々の昇圧電位を発生するため
に、複数の昇圧回路を備えて構成される。制御回路６
は、データ書き換えの制御と、各動作モードに応じて内
部電位発生回路５の昇圧動作制御とを行う。コマンドデ
コーダ７は、外部から入力されるコマンドをデコードし
て、制御回路６に送り、動作制御を行うと共に、この実
施の形態の場合、昇圧回路系のテストのためのテストコ
マンドをデコードして、昇圧回路系の活性、非活性状態
を制御するための制御信号を発生する。
【００１７】［テストモード１］この様に構成されたＥ
ＥＰＲＯＭにおいて、この実施の形態では、外部から指
示により、内部電位発生回路５の各昇圧回路の活性、非
活性状態を制御し、電源電流の変化を検出して各昇圧回
路の良否判定を行うテストモードを備える。図１では、
このテストモード時に、コマンドデコーダ７から発生さ
れる、内部電位発生回路５の各昇圧回路を非活性状態に
設定するためにディセーブル信号ＤＩＳｊ（ｊ＝１，
２，…）を示している。テストコマンドは、例えばＩ／
Ｏ端子を利用して入力される。
ＥＰＲＯＭにおいて、この実施の形態では、外部から指
示により、内部電位発生回路５の各昇圧回路の活性、非
活性状態を制御し、電源電流の変化を検出して各昇圧回
路の良否判定を行うテストモードを備える。図１では、
このテストモード時に、コマンドデコーダ７から発生さ
れる、内部電位発生回路５の各昇圧回路を非活性状態に
設定するためにディセーブル信号ＤＩＳｊ（ｊ＝１，
２，…）を示している。テストコマンドは、例えばＩ／
Ｏ端子を利用して入力される。
【００１８】具体的にテストモードは、ウェハ段階での
不良解析のために行われるものであり、そのテストモー
ドに関係する部分の構成を示すと、図２のようになる。
内部電位発生回路５は、この例では８個の昇圧回路５ｊ
（ｊ＝１，２，…，８）により構成される場合を示して
いる。これらの昇圧回路５ｊには、電源（Ｖｄｄ）端子
パッド１１及び接地（Ｖｓｓ）端子パッド１２間に与え
られる外部電源Ｖｄｄが供給される。
不良解析のために行われるものであり、そのテストモー
ドに関係する部分の構成を示すと、図２のようになる。
内部電位発生回路５は、この例では８個の昇圧回路５ｊ
（ｊ＝１，２，…，８）により構成される場合を示して
いる。これらの昇圧回路５ｊには、電源（Ｖｄｄ）端子
パッド１１及び接地（Ｖｓｓ）端子パッド１２間に与え
られる外部電源Ｖｄｄが供給される。
【００１９】具体的にテストモードでは、電源端子パッ
ド１１と接地端子パッド１２間に電源Ｖｄｄと共に電流
計２５を接続し、ディセーブル信号ＤＩＳｊ＝“Ｌ”に
より昇圧回路５ｊを全て活性に保った状態から、ディセ
ーブル信号ＤＩＳｊを一つずつ“Ｈ”（ディセーブル）
として、昇圧回路５ｊを順次非活性状態に設定して、そ
のときの電源電流Ｉｄｄの変化を検出する。そうする
と、短絡不良のある昇圧回路を非活性にしたときは、活
性時の電源電流Ｉｄｄに比べて大きな電流変化が生じ
る。この電源電流Ｉｄｄの変化を検出することにより、
どの昇圧回路に不良があるかがわかる。
ド１１と接地端子パッド１２間に電源Ｖｄｄと共に電流
計２５を接続し、ディセーブル信号ＤＩＳｊ＝“Ｌ”に
より昇圧回路５ｊを全て活性に保った状態から、ディセ
ーブル信号ＤＩＳｊを一つずつ“Ｈ”（ディセーブル）
として、昇圧回路５ｊを順次非活性状態に設定して、そ
のときの電源電流Ｉｄｄの変化を検出する。そうする
と、短絡不良のある昇圧回路を非活性にしたときは、活
性時の電源電流Ｉｄｄに比べて大きな電流変化が生じ
る。この電源電流Ｉｄｄの変化を検出することにより、
どの昇圧回路に不良があるかがわかる。
【００２０】より具体的に説明する。昇圧回路５ｊが消
費する電流をＩｊとしたとき、その電源電流Ｉｅｘｊ
は、昇圧回路５ｊの効率により決まる係数をｎｉとし
て、Ｉｅｘｊ＝ｎｊ×Ｉｊと表される。従って、パッド
１１，１２間に接続された電流計１０により検出される
電源電流は、Ｉｄｄ＝ΣＩｅｘｊ＋αとなる。但し、α
は、昇圧動作に関係しない電流であり、α≪ΣＩｅｘｊ
である。
費する電流をＩｊとしたとき、その電源電流Ｉｅｘｊ
は、昇圧回路５ｊの効率により決まる係数をｎｉとし
て、Ｉｅｘｊ＝ｎｊ×Ｉｊと表される。従って、パッド
１１，１２間に接続された電流計１０により検出される
電源電流は、Ｉｄｄ＝ΣＩｅｘｊ＋αとなる。但し、α
は、昇圧動作に関係しない電流であり、α≪ΣＩｅｘｊ
である。
【００２１】図３は、昇圧電位Ｖｊを出力する端子に等
価的に短絡抵抗Ｒｅ（電流Ｉｅ）が入る一つの不良の昇
圧回路５ｊに着目して、ディセーブル信号がＤＩＳｊ＝
“Ｌ”（活性）のときと、“Ｈ”（非活性）のときの、
電源電流Ｉｅｘｊの違いを示している。Ｒｊは昇圧回路
出力電流Ｉｊが流れる負荷抵抗である。ＤＩＳｊ＝
“Ｌ”のときの電源電流は、Ｉｅｘｊ＝（ｎｊ×Ｖｊ）
（１／Ｒｊ＋１／Ｒｅ）である。ＤＩＳｊ＝“Ｈ”のと
きは、出力電圧はＶｄｄ（又はＶｓｓ）に固定され、こ
のとき電源電流は、Ｉｅｘｊ＝Ｖｄｄ（１／Ｒｊ＋１／
Ｒｅ）となる。これらの電源電流の差は、下記数１で表
される。
価的に短絡抵抗Ｒｅ（電流Ｉｅ）が入る一つの不良の昇
圧回路５ｊに着目して、ディセーブル信号がＤＩＳｊ＝
“Ｌ”（活性）のときと、“Ｈ”（非活性）のときの、
電源電流Ｉｅｘｊの違いを示している。Ｒｊは昇圧回路
出力電流Ｉｊが流れる負荷抵抗である。ＤＩＳｊ＝
“Ｌ”のときの電源電流は、Ｉｅｘｊ＝（ｎｊ×Ｖｊ）
（１／Ｒｊ＋１／Ｒｅ）である。ＤＩＳｊ＝“Ｈ”のと
きは、出力電圧はＶｄｄ（又はＶｓｓ）に固定され、こ
のとき電源電流は、Ｉｅｘｊ＝Ｖｄｄ（１／Ｒｊ＋１／
Ｒｅ）となる。これらの電源電流の差は、下記数１で表
される。
【００２２】
【数１】ΔＩｅｘｊ（ｅｒｒｏｒ）＝（ｎｊ×Ｖｊ−Ｖ
ｄｄ）（１／Ｒｊ＋１／Ｒｅ）
ｄｄ）（１／Ｒｊ＋１／Ｒｅ）
【００２３】一方、この昇圧回路５ｊが正常（ＲｅがＲ
ｊより十分に大きい）であるとすると、これを非活性に
したときと活性状態に保持したときの電源電流の差は、
下記数２で表される。
ｊより十分に大きい）であるとすると、これを非活性に
したときと活性状態に保持したときの電源電流の差は、
下記数２で表される。
【００２４】
【数２】ΔＩｅｘｊ（ｎｏｒｍａｌ）＝（ｎｊ×Ｖｊ−
Ｖｄｄ）／Ｒｊ
Ｖｄｄ）／Ｒｊ
【００２５】不良個所の短絡抵抗Ｒｅが負荷抵抗Ｒｊに
比べて十分小さいとすれば、ΔＩｅｘｊ（ｅｒｒｏｒ）
は、ΔＩｅｘｊ（ｎｏｒｍａｌ）に比べて、十分に大き
い。従って、電流計１０により、電源電流Ｉｄｄを監視
しながら、コマンド入力により昇圧回路５ｊを順次非活
性状態に設定していくと、不良のある昇圧回路の部分で
は大きな電源電流変化が検出される。これにより、内部
電位発生回路５のなかの不良の昇圧回路を特定すること
ができる。
比べて十分小さいとすれば、ΔＩｅｘｊ（ｅｒｒｏｒ）
は、ΔＩｅｘｊ（ｎｏｒｍａｌ）に比べて、十分に大き
い。従って、電流計１０により、電源電流Ｉｄｄを監視
しながら、コマンド入力により昇圧回路５ｊを順次非活
性状態に設定していくと、不良のある昇圧回路の部分で
は大きな電源電流変化が検出される。これにより、内部
電位発生回路５のなかの不良の昇圧回路を特定すること
ができる。
【００２６】以上の昇圧回路テストにおいて、昇圧回路
５ｊの活性、非活性状態を制御するために、具体的に昇
圧回路５ｊは、図４に示すように、昇圧回路本体の前
に、活性化制御用のＮＡＮＤゲートＧ１を備える。ＮＡ
ＮＤゲートＧ１の一つの入力には、図１の制御回路６で
発生される昇圧イネーブル信号ＰＥが入る。ディセーブ
ル信号ＤＩＳｊはインバータＩＮＶ１を介して他方の入
力端に入る。従ってディセーブル信号ＤＩＳｊが“Ｌ”
のとき、昇圧回路５ｊは、昇圧イネーブル信号ＰＥによ
り活性化され、昇圧動作を行う。デイセーブル信号ＤＩ
Ｓｊが“Ｈ”になると、対応する昇圧回路５ｊは選択的
に非活性状態に設定されることになる。
５ｊの活性、非活性状態を制御するために、具体的に昇
圧回路５ｊは、図４に示すように、昇圧回路本体の前
に、活性化制御用のＮＡＮＤゲートＧ１を備える。ＮＡ
ＮＤゲートＧ１の一つの入力には、図１の制御回路６で
発生される昇圧イネーブル信号ＰＥが入る。ディセーブ
ル信号ＤＩＳｊはインバータＩＮＶ１を介して他方の入
力端に入る。従ってディセーブル信号ＤＩＳｊが“Ｌ”
のとき、昇圧回路５ｊは、昇圧イネーブル信号ＰＥによ
り活性化され、昇圧動作を行う。デイセーブル信号ＤＩ
Ｓｊが“Ｈ”になると、対応する昇圧回路５ｊは選択的
に非活性状態に設定されることになる。
【００２７】内部電位発生回路５の活性、非活性状態を
制御する内部制御信号であるディセーブル信号ＤＩＳｊ
は、コマンド入力によらず、他の方法で指示してもよ
い。例えば、適当な端子パッドを用いた高電圧入力によ
ることができる。その場合には、図５に示すように、高
電圧検出回路８を備えて、ディセーブル信号ＤＩＳｊを
発生させればよい。
制御する内部制御信号であるディセーブル信号ＤＩＳｊ
は、コマンド入力によらず、他の方法で指示してもよ
い。例えば、適当な端子パッドを用いた高電圧入力によ
ることができる。その場合には、図５に示すように、高
電圧検出回路８を備えて、ディセーブル信号ＤＩＳｊを
発生させればよい。
【００２８】高電圧発生回路８は、ＰＭＯＳトランジス
タＱＰ２とＮＭＯＳトランジスタＱＮ１からなるＣＭＯ
Ｓインバータを有する。その入力端子には電源電圧ＶＤ
Ｄが与えられる。ＰＭＯＳトランジスタＱＰ２のソース
は、ダイオード接続されたＰＭＯＳトランジスタＱＰ１
を介して外部パッドに接続されている。またインバータ
の出力端子Ｎ１は、ＮＡＮＤゲートＧ２の一方の入力端
子に入り、他方の入力端子には検出イネーブル信号が入
る。
タＱＰ２とＮＭＯＳトランジスタＱＮ１からなるＣＭＯ
Ｓインバータを有する。その入力端子には電源電圧ＶＤ
Ｄが与えられる。ＰＭＯＳトランジスタＱＰ２のソース
は、ダイオード接続されたＰＭＯＳトランジスタＱＰ１
を介して外部パッドに接続されている。またインバータ
の出力端子Ｎ１は、ＮＡＮＤゲートＧ２の一方の入力端
子に入り、他方の入力端子には検出イネーブル信号が入
る。
【００２９】外部パッドから供給される電圧ＶＩＨＨの
レベルが低い間は、ＰＭＯＳトランジスタＱＰ２がオ
フ、ＮＭＯＳトランジスタ値ＱＮ１がオンであり、出力
端子Ｎ１は低レベルを保つ。電圧ＶＩＨＨがあるレベル
を超えると、ＰＭＯＳトランジスタＱＰ２がオンにな
り、出力端子Ｎ１の電位が上昇する。検出イネーブル信
号が“Ｈ”であり且つ、出力端子Ｎ１の電位がＮＡＮＤ
ゲートＧ２の回路しきい値を越えると、高電圧入力が検
知され、ディセーブル信号はＤＩＳｊ＝“Ｈ”になる。
レベルが低い間は、ＰＭＯＳトランジスタＱＰ２がオ
フ、ＮＭＯＳトランジスタ値ＱＮ１がオンであり、出力
端子Ｎ１は低レベルを保つ。電圧ＶＩＨＨがあるレベル
を超えると、ＰＭＯＳトランジスタＱＰ２がオンにな
り、出力端子Ｎ１の電位が上昇する。検出イネーブル信
号が“Ｈ”であり且つ、出力端子Ｎ１の電位がＮＡＮＤ
ゲートＧ２の回路しきい値を越えると、高電圧入力が検
知され、ディセーブル信号はＤＩＳｊ＝“Ｈ”になる。
【００３０】以上のような高電圧発生回路８を複数個用
意することにより、複数のディセーブル信号ＤＩＳｊを
発生させることができる。例えば、３個の外部パッドに
対してそれぞれ高電圧発生回路８を設ければ、それらの
出力にデコーダを設けることで、８通りのディセーブル
信号ＤＩＳ１〜ＤＩＳ８を得ることができる。
意することにより、複数のディセーブル信号ＤＩＳｊを
発生させることができる。例えば、３個の外部パッドに
対してそれぞれ高電圧発生回路８を設ければ、それらの
出力にデコーダを設けることで、８通りのディセーブル
信号ＤＩＳ１〜ＤＩＳ８を得ることができる。
【００３１】ここまでのテストでは、昇圧回路の出力の
転送経路をオフ、即ち上述の負荷抵抗Ｒｊが十分に大き
い状態にして行う。これにより、昇圧回路自身の良否を
判定することができる。更に、全ての昇圧回路が正常で
ある場合に、各昇圧回路の出力が転送される経路を順次
オンにして、同様に電源電流変化を検出すると、昇圧回
路出力が供給されるメモリコア回路１の内部の不良個所
を検出することが可能になる。以下に、その様なテスト
モードを説明する。
転送経路をオフ、即ち上述の負荷抵抗Ｒｊが十分に大き
い状態にして行う。これにより、昇圧回路自身の良否を
判定することができる。更に、全ての昇圧回路が正常で
ある場合に、各昇圧回路の出力が転送される経路を順次
オンにして、同様に電源電流変化を検出すると、昇圧回
路出力が供給されるメモリコア回路１の内部の不良個所
を検出することが可能になる。以下に、その様なテスト
モードを説明する。
【００３２】図６は、メモリコア回路１の具体的な構成
例を示している。メモリコア回路１は、図示のように複
数のコア１〜ｎにより構成され、それぞれが複数のブロ
ックＢ１〜Ｂｍを持つものとする。ここでブロックは、
データ消去の最小単位である。各コア毎に、複数ブロッ
クに共通の行列プリデコーダ４１が設けられている。行
列プリデコーダ４１は、アドレスに応じて昇圧電位をデ
コードして、コア内部に転送する制御を行うものであ
る。
例を示している。メモリコア回路１は、図示のように複
数のコア１〜ｎにより構成され、それぞれが複数のブロ
ックＢ１〜Ｂｍを持つものとする。ここでブロックは、
データ消去の最小単位である。各コア毎に、複数ブロッ
クに共通の行列プリデコーダ４１が設けられている。行
列プリデコーダ４１は、アドレスに応じて昇圧電位をデ
コードして、コア内部に転送する制御を行うものであ
る。
【００３３】各ブロックＢ１〜Ｂｍは、図７に示すよう
に、消去の最小単位であるセルアレイ６１と、その行列
選択を行う行デコーダ６２及び列デコーダ６３を有す
る。これらの行列デコーダ６２，６３は、アドレスに応
じてプリデコードされた昇圧電位を更にデコードして、
ブロック内部のセルアレイに転送する制御を行うもので
ある。
に、消去の最小単位であるセルアレイ６１と、その行列
選択を行う行デコーダ６２及び列デコーダ６３を有す
る。これらの行列デコーダ６２，６３は、アドレスに応
じてプリデコードされた昇圧電位を更にデコードして、
ブロック内部のセルアレイに転送する制御を行うもので
ある。
【００３４】セルアレイ６１は、例えばＮＯＲ型の場
合、図８に示すように、ビット線ＢＬとワード線ＷＬの
各交差部にメモリセルＭＣを配置して構成される。メモ
リセルＭＣは、浮遊ゲートと制御ゲートが積層されたト
ランジスタ構造を有し、浮遊ゲートに電子を注入したし
きい値電圧の高い状態を第１のデータ状態とし、浮遊ゲ
ートの電子を放出させたしきい値電圧の低い状態を第２
のデータ状態として、データを不揮発に記憶する。
合、図８に示すように、ビット線ＢＬとワード線ＷＬの
各交差部にメモリセルＭＣを配置して構成される。メモ
リセルＭＣは、浮遊ゲートと制御ゲートが積層されたト
ランジスタ構造を有し、浮遊ゲートに電子を注入したし
きい値電圧の高い状態を第１のデータ状態とし、浮遊ゲ
ートの電子を放出させたしきい値電圧の低い状態を第２
のデータ状態として、データを不揮発に記憶する。
【００３５】［テストモード２］この様な構成におい
て、テストモード２として、通常はアドレスにより選択
的に活性化される図６の行列プリデコーダ４１に対し
て、外部からの指示により順次活性状態に設定するため
のテスト制御信号ＰＤＤＩＳＡ，ＰＤＤＩＳＢを発生さ
せる。このテスト制御信号ＰＤＤＩＳＡ，ＰＤＤＩＳＢ
も具体的には、外部から入力されるコマンドを、図１の
コマンドデコーダ７でデコードして発生させればよい。
或いは、外部パッドからの高電圧入力を、図５で説明し
たような高電圧検出回路８で検出して発生させることも
できる。
て、テストモード２として、通常はアドレスにより選択
的に活性化される図６の行列プリデコーダ４１に対し
て、外部からの指示により順次活性状態に設定するため
のテスト制御信号ＰＤＤＩＳＡ，ＰＤＤＩＳＢを発生さ
せる。このテスト制御信号ＰＤＤＩＳＡ，ＰＤＤＩＳＢ
も具体的には、外部から入力されるコマンドを、図１の
コマンドデコーダ７でデコードして発生させればよい。
或いは、外部パッドからの高電圧入力を、図５で説明し
たような高電圧検出回路８で検出して発生させることも
できる。
【００３６】そして、コア１〜ｎの行列プリデコーダ４
１を順次活性化して、そのときの電源電流の非活性状態
での値との差を検出する。あるコア内部の昇圧電位が与
えられる箇所に短絡不良がある場合、そのコア回路を活
性にしたときに、非活性の場合に比べて電源電流Ｉｄｄ
の大きな変化が検出される。従って、このテストモード
により、昇圧電位の転送経路におけるプリデコーダ以降
の不良を判定することができる。即ち、先のテストモー
ド１で説明したテストの結果、昇圧回路自身が全て正常
であるとすれば、このテストモード２による不良は、プ
リデコーダ４１又はそのデコード出力が供給されるブロ
ックの不良ということになる。
１を順次活性化して、そのときの電源電流の非活性状態
での値との差を検出する。あるコア内部の昇圧電位が与
えられる箇所に短絡不良がある場合、そのコア回路を活
性にしたときに、非活性の場合に比べて電源電流Ｉｄｄ
の大きな変化が検出される。従って、このテストモード
により、昇圧電位の転送経路におけるプリデコーダ以降
の不良を判定することができる。即ち、先のテストモー
ド１で説明したテストの結果、昇圧回路自身が全て正常
であるとすれば、このテストモード２による不良は、プ
リデコーダ４１又はそのデコード出力が供給されるブロ
ックの不良ということになる。
【００３７】また、あるコアの行列プリデコーダ４１を
活性状態に保持したまま、ブロックＢ１〜Ｂｍ内部を選
択するアドレスをインクリメントして、同様に電源電流
の変化を検出すれば、昇圧電位が供給されるコア内部の
各ブロックの良否を判定しまた、不良ブロックの箇所を
特定することもできる。
活性状態に保持したまま、ブロックＢ１〜Ｂｍ内部を選
択するアドレスをインクリメントして、同様に電源電流
の変化を検出すれば、昇圧電位が供給されるコア内部の
各ブロックの良否を判定しまた、不良ブロックの箇所を
特定することもできる。
【００３８】図９は、行列プリデコーダ４１の具体的構
成を、一つずつの行プリデコーダ４１ａと列プリデコー
ダ４１ｂについて示している。行，列プリデコーダ４１
ａ，４１ｂはそれぞれ、コア選択信号が入るＮＡＮＤゲ
ートＧ３と、その出力の電圧レベルを、内部電位発生回
路５から供給される昇圧電位（正），（負）に基づいて
シフトするレベルシフタ４０１を有する。レベルシフタ
４０１の出力は２段のインバータＩＮＶ４，ＩＮＶ５か
らなるバッファを介して、行，列プリデコード信号とし
て出力される。
成を、一つずつの行プリデコーダ４１ａと列プリデコー
ダ４１ｂについて示している。行，列プリデコーダ４１
ａ，４１ｂはそれぞれ、コア選択信号が入るＮＡＮＤゲ
ートＧ３と、その出力の電圧レベルを、内部電位発生回
路５から供給される昇圧電位（正），（負）に基づいて
シフトするレベルシフタ４０１を有する。レベルシフタ
４０１の出力は２段のインバータＩＮＶ４，ＩＮＶ５か
らなるバッファを介して、行，列プリデコード信号とし
て出力される。
【００３９】前述のテスト制御信号ＰＤＤＩＳＡ，ＰＤ
ＤＩＳＢは、インバータＩＮＶ３を介してそれぞれ、
行，列プリデコーダ４１ａ，４１ｂのＮＡＮＤゲートＧ
３に入る。従って、テスト制御信号ＰＤＤＩＳＡ，ＰＤ
ＤＩＳＢが“Ｈ”のとき、行，列デコーダ４１ａ，４１
ｂは非活性に保たれる。行，列についてテスト制御信号
ＰＤＤＩＳＡ，ＰＤＤＩＳＢを“Ｌ”にすると、それぞ
れ行，列プリデコーダ４１ａ，４１ｂを活性状態に設定
することができる。
ＤＩＳＢは、インバータＩＮＶ３を介してそれぞれ、
行，列プリデコーダ４１ａ，４１ｂのＮＡＮＤゲートＧ
３に入る。従って、テスト制御信号ＰＤＤＩＳＡ，ＰＤ
ＤＩＳＢが“Ｈ”のとき、行，列デコーダ４１ａ，４１
ｂは非活性に保たれる。行，列についてテスト制御信号
ＰＤＤＩＳＡ，ＰＤＤＩＳＢを“Ｌ”にすると、それぞ
れ行，列プリデコーダ４１ａ，４１ｂを活性状態に設定
することができる。
【００４０】例えば、ＰＤＤＩＳＡ＝“Ｌ”として、全
ての行プリデコーダ４１ａを活性に保って、行アドレス
をインクリメントして電源電流検出をする。ある行アド
レスで大きな電流変化が検出されれば、その行アドレス
に対応する行プリデコーダ或いはそれ以降に不良がある
ことがわかる。列アドレスについても同様である。
ての行プリデコーダ４１ａを活性に保って、行アドレス
をインクリメントして電源電流検出をする。ある行アド
レスで大きな電流変化が検出されれば、その行アドレス
に対応する行プリデコーダ或いはそれ以降に不良がある
ことがわかる。列アドレスについても同様である。
【００４１】［テストモード３］更に、テストモード３
として、図７に示すように、各ブロック毎に設けられ
て、プリデコードされた昇圧電位を更にデコードする行
列デコーダ６２，６３に対してそれぞれ、順次活性状態
に設定するためのテスト制御信号ＤＤＩＳＡ，ＤＤＩＳ
Ｂを与える。このテスト制御信号ＤＤＩＳＡ，ＤＤＩＳ
Ｂも、具体的には、先のテストモード１，２と同様に、
コマンド入力により、或いは高電圧入力により内部で発
生されるものとする。
として、図７に示すように、各ブロック毎に設けられ
て、プリデコードされた昇圧電位を更にデコードする行
列デコーダ６２，６３に対してそれぞれ、順次活性状態
に設定するためのテスト制御信号ＤＤＩＳＡ，ＤＤＩＳ
Ｂを与える。このテスト制御信号ＤＤＩＳＡ，ＤＤＩＳ
Ｂも、具体的には、先のテストモード１，２と同様に、
コマンド入力により、或いは高電圧入力により内部で発
生されるものとする。
【００４２】このテスト制御信号ＤＤＩＳＡ，ＤＤＩＳ
Ｂにより、行列プリデコーダ６２，６３を順次活性状態
に設定して、活性状態での電源電流と非活性状態での電
源電流の差を検出する。これにより、あるブロック内部
の昇圧電位が与えられる箇所に短絡不良がある場合、そ
のブロックを活性にしたときに、非活性の場合に比べて
電源電流Ｉｄｄの大きな変化が検出される。従って、昇
圧電位の転送経路のうち、行列デコーダ６２，６３以降
の不良を判定することができる。具体的に、昇圧回路が
正常であり且つ、プリデコーダ４１も正常であるとすれ
ば、このテストモードによる不良は、行列デコーダ６
２，６３又はそのデコード出力が供給されるセルアレイ
の不良ということになる。
Ｂにより、行列プリデコーダ６２，６３を順次活性状態
に設定して、活性状態での電源電流と非活性状態での電
源電流の差を検出する。これにより、あるブロック内部
の昇圧電位が与えられる箇所に短絡不良がある場合、そ
のブロックを活性にしたときに、非活性の場合に比べて
電源電流Ｉｄｄの大きな変化が検出される。従って、昇
圧電位の転送経路のうち、行列デコーダ６２，６３以降
の不良を判定することができる。具体的に、昇圧回路が
正常であり且つ、プリデコーダ４１も正常であるとすれ
ば、このテストモードによる不良は、行列デコーダ６
２，６３又はそのデコード出力が供給されるセルアレイ
の不良ということになる。
【００４３】更に、あるブロックの行列デコーダを活性
状態に保持して、これに供給される、ブロック内選択を
行うアドレスをインクリメントして、同様に電源電流の
変化を検出する。これにより、昇圧電位が供給される各
ブロック内のセルアレイの良否を判定し、また不良セル
の箇所を特定することもできる。
状態に保持して、これに供給される、ブロック内選択を
行うアドレスをインクリメントして、同様に電源電流の
変化を検出する。これにより、昇圧電位が供給される各
ブロック内のセルアレイの良否を判定し、また不良セル
の箇所を特定することもできる。
【００４４】図１０は、行列デコーダ６２，６３の具体
的構成を、それぞれ一つずつ示している。行列デコーダ
６２，６３はそれぞれ、行列プリデコード信号をセルア
レイのワード線ＷＬ及びビット線ＢＬに転送するための
トランスファゲートＴＧ１，ＴＧ２を有する。これらの
トランスファゲートＴＧ１，ＴＧ２を制御するのがそれ
ぞれ、行アドレス信号、列アドレス信号が入るＮＡＮＤ
ゲートＧ１１，Ｇ１２である。ＮＡＮＤゲートＧ１１，
Ｇ１２にはブロック選択信号も入る。
的構成を、それぞれ一つずつ示している。行列デコーダ
６２，６３はそれぞれ、行列プリデコード信号をセルア
レイのワード線ＷＬ及びビット線ＢＬに転送するための
トランスファゲートＴＧ１，ＴＧ２を有する。これらの
トランスファゲートＴＧ１，ＴＧ２を制御するのがそれ
ぞれ、行アドレス信号、列アドレス信号が入るＮＡＮＤ
ゲートＧ１１，Ｇ１２である。ＮＡＮＤゲートＧ１１，
Ｇ１２にはブロック選択信号も入る。
【００４５】前述のテスト制御信号ＤＤＩＳＡ，ＤＤＩ
ＳＢはそれぞれ、インバータＩＮＶ１１，ＩＮＶ１２を
介して、ＮＡＮＤゲートＧ１１，Ｇ１２に入る。テスト
制御信号ＤＤＩＳＡ，ＤＤＩＳＢが“Ｈ”のとき、ＮＡ
ＮＤゲートＧ１１，Ｇ１２は非活性、従って行列デコー
ダ６２，６３は非活性状態である。行，列について、テ
スト制御信号ＤＤＩＳＡ，ＤＤＩＳＢが“Ｌ”になる
と、それぞれ行，列デコーダ６２，６３が活性状態にな
る。なおトランスファゲートＴＧ１，ＴＧ２の出力端側
には、リセット用ＮＭＯＳトランジスタＱＮ１１，ＱＮ
１２が設けられている。
ＳＢはそれぞれ、インバータＩＮＶ１１，ＩＮＶ１２を
介して、ＮＡＮＤゲートＧ１１，Ｇ１２に入る。テスト
制御信号ＤＤＩＳＡ，ＤＤＩＳＢが“Ｈ”のとき、ＮＡ
ＮＤゲートＧ１１，Ｇ１２は非活性、従って行列デコー
ダ６２，６３は非活性状態である。行，列について、テ
スト制御信号ＤＤＩＳＡ，ＤＤＩＳＢが“Ｌ”になる
と、それぞれ行，列デコーダ６２，６３が活性状態にな
る。なおトランスファゲートＴＧ１，ＴＧ２の出力端側
には、リセット用ＮＭＯＳトランジスタＱＮ１１，ＱＮ
１２が設けられている。
【００４６】以上のようにこの実施の形態によれば、複
数の昇圧回路の昇圧電位転送経路のの活性、非活性の制
御による電源電流変化を検出することにより、ホットエ
レクトロン発光観察では特定が困難な不良個所特定が可
能になる。上述したテストモード１〜３はそれぞれ、昇
圧回路自身の不良、昇圧出力が供給される行列プリデコ
ーダ以降の不良、プリデコードされた昇圧電位が供給さ
れる行列デコーダ以降の不良個所を特定するものである
が、これらのテストモード１〜３を全て用意することに
より、昇圧回路系の不良個所を絞り込むことが可能にな
る。即ち一般に、データ書き換え或いは読み出し動作テ
ストを行って、あるアドレスで不良があった場合にも、
それだけでは不良個所は特定できない場合がある。この
実施の形態によれば、テストモード１〜３を備えること
により、昇圧回路出力の転送系に不良がある場合のその
箇所を特定することができ、不良解析が容易になる。
数の昇圧回路の昇圧電位転送経路のの活性、非活性の制
御による電源電流変化を検出することにより、ホットエ
レクトロン発光観察では特定が困難な不良個所特定が可
能になる。上述したテストモード１〜３はそれぞれ、昇
圧回路自身の不良、昇圧出力が供給される行列プリデコ
ーダ以降の不良、プリデコードされた昇圧電位が供給さ
れる行列デコーダ以降の不良個所を特定するものである
が、これらのテストモード１〜３を全て用意することに
より、昇圧回路系の不良個所を絞り込むことが可能にな
る。即ち一般に、データ書き換え或いは読み出し動作テ
ストを行って、あるアドレスで不良があった場合にも、
それだけでは不良個所は特定できない場合がある。この
実施の形態によれば、テストモード１〜３を備えること
により、昇圧回路出力の転送系に不良がある場合のその
箇所を特定することができ、不良解析が容易になる。
【００４７】図１１は、コマンド入力を利用した場合の
テストフローを示している。まず、メモリにある動作を
行わせる動作コマンドを入力し（Ｓ１）、その動作によ
る初期電源電流Ｉｄｄ０を測定する。次いで、解析コマ
ンド（例えば、先に説明したテストモード１を指示す
る）を入力し（Ｓ３）、続いて動作コマンドを入力して
（Ｓ４）、電源電流Ｉｄｄ１を測定する。更に、解析コ
マンド（例えば、先に説明したテストモード２を指示
する）を入力し（Ｓ６）、続いて動作コマンドを入力し
て（Ｓ７）、電源電流Ｉｄｄ２を測定する。以下同様の
テスト動作を繰り返して、電源電流の変化をモニターす
ることによって、不良箇所や形態を特定することができ
る。
テストフローを示している。まず、メモリにある動作を
行わせる動作コマンドを入力し（Ｓ１）、その動作によ
る初期電源電流Ｉｄｄ０を測定する。次いで、解析コマ
ンド（例えば、先に説明したテストモード１を指示す
る）を入力し（Ｓ３）、続いて動作コマンドを入力して
（Ｓ４）、電源電流Ｉｄｄ１を測定する。更に、解析コ
マンド（例えば、先に説明したテストモード２を指示
する）を入力し（Ｓ６）、続いて動作コマンドを入力し
て（Ｓ７）、電源電流Ｉｄｄ２を測定する。以下同様の
テスト動作を繰り返して、電源電流の変化をモニターす
ることによって、不良箇所や形態を特定することができ
る。
【００４８】なお、テストモード１〜３は全て備えなく
ても、そのいずれか一つ或いは適当な二つの組み合わせ
として備えるようにしても、有効である。また実施の形
態では、外部パッドからの指示により、昇圧電位の各転
送経路経路の活性、非活性を制御してテストを行うよう
にしたが、例えば制御回路６内に上述した各テストモー
ドの動作制御を行うプログラムを記憶して、外部からは
テストモードの設定コマンドを供給するだけで、上記し
た実施の形態での制御信号を自動的に発生させるように
してもよい。これにより、短時間で大量のメモリをテス
トすることが可能になる。また実施の形態では、ＥＥＰ
ＲＯＭを説明したが、この発明は、昇圧回路を用いて内
部電位を発生する他の各種半導体メモリに同様に適用す
ることが可能である。
ても、そのいずれか一つ或いは適当な二つの組み合わせ
として備えるようにしても、有効である。また実施の形
態では、外部パッドからの指示により、昇圧電位の各転
送経路経路の活性、非活性を制御してテストを行うよう
にしたが、例えば制御回路６内に上述した各テストモー
ドの動作制御を行うプログラムを記憶して、外部からは
テストモードの設定コマンドを供給するだけで、上記し
た実施の形態での制御信号を自動的に発生させるように
してもよい。これにより、短時間で大量のメモリをテス
トすることが可能になる。また実施の形態では、ＥＥＰ
ＲＯＭを説明したが、この発明は、昇圧回路を用いて内
部電位を発生する他の各種半導体メモリに同様に適用す
ることが可能である。
【００４９】
【発明の効果】以上述べたようにこの発明によれば、昇
圧回路やその出力が供給される回路部の活性、非活性状
態を制御して電源電流の変化を検出するテストモードを
備えて、昇圧回路系の不良検出を確実に行うことが可能
になる。
圧回路やその出力が供給される回路部の活性、非活性状
態を制御して電源電流の変化を検出するテストモードを
備えて、昇圧回路系の不良検出を確実に行うことが可能
になる。
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構
成を示す図である。
成を示す図である。
【図２】同実施の形態の内部電位発生回路のテストに関
係する部分の構成を示す図である。
係する部分の構成を示す図である。
【図３】同実施の形態の一つの昇圧回路について活性状
態と非活性状態の電源電流の様子を示す図である。
態と非活性状態の電源電流の様子を示す図である。
【図４】昇圧回路の活性化制御部を含めた構成を示す図
である。
である。
【図５】内部制御信号を発生するための高電圧検出回路
を示す図である。
を示す図である。
【図６】同実施の形態のメモリコア回路の構成を示す図
である。
である。
【図７】同実施の形態のブロックの構成を示す図であ
る。
る。
【図８】同実施の形態のセルアレイの構成を示す図であ
る。
る。
【図９】行列プリデコーダの構成を示す図である。
【図１０】行列デコーダの構成を示す図である。
【図１１】同実施の形態のテストフローを示す図であ
る。
る。
１…メモリコア回路、２…アドレスレジスタ、３…セン
スアンプ／データラッチ、４…Ｉ／Ｏバッファ、５…内
部電位発生回路、６…制御回路、７…コマンドデコー
ダ、８…高電圧検出回路、５ｊ…昇圧回路、１１…電源
端子パッド、１２…接地端子パッド、１０…電流計、４
１…行列プリデコーダ、６１…セルアレイ、６２…行デ
コーダ、６３…列デコーダ。
スアンプ／データラッチ、４…Ｉ／Ｏバッファ、５…内
部電位発生回路、６…制御回路、７…コマンドデコー
ダ、８…高電圧検出回路、５ｊ…昇圧回路、１１…電源
端子パッド、１２…接地端子パッド、１０…電流計、４
１…行列プリデコーダ、６１…セルアレイ、６２…行デ
コーダ、６３…列デコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３２Ａ Ｆターム(参考） 2G132 AA08 AB01 AD01 AD05 AE23 AK09 AK20 AL09 AL12 5B003 AA03 AB05 AD08 AD09 AE04 5B025 AA03 AB01 AC01 AD02 AD10 AD16 AE09 5L106 AA10 DD11 EE01 EE08
Claims (14)
- 【請求項１】 メモリセルが配列されたメモリセルアレ
イと、 このメモリセルアレイの動作に必要な昇圧電位を発生す
る内部電位発生回路とを備え、 前記内部電位発生回路の活性、非活性状態を制御して電
源電流の変化を検出することにより内部電位発生回路の
良否判定を行うテストモードを有することを特徴とする
半導体メモリ。 - 【請求項２】 前記内部電位発生回路は、前記メモリセ
ルアレイの書き換え及び読み出しの各動作モードに必要
な昇圧電位を発生させる複数の昇圧回路を有し、 前記テストモード時に外部からの指示により前記複数の
昇圧回路を選択的に非活性状態に設定するための制御信
号を発生する制御信号発生回路を有することを特徴とす
る請求項１記載の半導体メモリ。 - 【請求項３】 前記外部からの指示はコマンド入力であ
り、前記制御信号発生回路は入力されたコマンドをデコ
ードして前記制御信号を発生するコマンドデコーダであ
ることを特徴とする請求項２記載の半導体メモリ。 - 【請求項４】 前記外部からの指示はテスト用高電圧の
入力であり、前記制御信号発生回路は入力された高電圧
を検出して前記制御信号を発生する高電圧検出回路であ
ることを特徴とする請求項２記載の半導体メモリ。 - 【請求項５】 メモリセルが配列されて複数のブロック
に分けられたメモリセルアレイと、 このメモリセルアレイの書き換え及び読み出しの各動作
モードに応じて必要な昇圧電位を発生する複数の昇圧回
路を有する内部電位発生回路と、 前記メモリセルアレイのブロック毎に設けられて、動作
モードに応じて前記内部電位発生回路の昇圧電位が供給
される行列デコーダと、 前記メモリセルアレイの複数のブロック毎に設けられ
て、複数のブロックに共通に動作モードに応じて前記内
部電位発生回路の昇圧電位が供給される行列プリデコー
ダとを備え、 前記行列プリデコーダの活性、非活性状態を制御して電
源電流の変化を検出することにより、昇圧電位の転送経
路のうち前記行列プリデコーダ以降の良否判定を行うテ
ストモードを有することを特徴とする半導体メモリ。 - 【請求項６】 前記テストモード時に外部からの指示に
より前記行列プリデコーダを選択的に活性状態に設定す
るための制御信号を発生する制御信号発生回路を有する
ことを特徴とする請求項５記載の半導体メモリ。 - 【請求項７】 メモリセルが配列されて複数のブロック
に分けられたメモリセルアレイと、 このメモリセルアレイの書き換え及び読み出しの各動作
モードに応じて必要な昇圧電位を発生する複数の昇圧回
路を有する内部電位発生回路と、 前記メモリセルアレイのブロック毎に設けられて、動作
モードに応じて前記内部電位発生回路の昇圧電位が供給
される行列デコーダと、 前記メモリセルアレイの複数のブロック毎に設けられ
て、複数のブロックに共通に動作モードに応じて前記内
部電位発生回路の昇圧電位が供給される行列プリデコー
ダとを備え、 前記行列デコーダの活性、非活性状態を制御して電源電
流の変化を検出することにより、昇圧電位の転送経路の
うち前記行列デコーダ以降の良否判定を行うテストモー
ドを有することを特徴とする半導体メモリ。 - 【請求項８】 前記テストモード時に外部からの指示に
より前記行列デコーダを選択的に活性状態に設定するた
めの制御信号を発生する制御信号発生回路を有すること
を特徴とする請求項７記載の半導体メモリ。 - 【請求項９】 メモリセルが配列されて複数のブロック
に分けられたメモリセルアレイと、 このメモリセルアレイの書き換え及び読み出しの各動作
モードに応じて必要な昇圧電位を発生する複数の昇圧回
路を有する内部電位発生回路と、 前記メモリセルアレイのブロック毎に設けられて、動作
モードに応じて前記内部電位発生回路の昇圧電位が供給
される行列デコーダと、 前記メモリセルアレイの複数のブロック毎に設けられ
て、複数のブロックに共通に動作モードに応じて前記内
部電位発生回路の昇圧電位が供給される行列プリデコー
ダとを備え、 前記複数の昇圧回路の活性、非活性状態を制御して電源
電流の変化を検出することにより各昇圧回路の良否判定
を行う第１のテストモードと、 前記行列プリデコーダの活性、非活性状態を制御して電
源電流の変化を検出することにより、昇圧電位の転送経
路のうち前記行列プリデコーダ以降の良否判定を行う第
２のテストモードとを有することを特徴とする半導体メ
モリ。 - 【請求項１０】 前記行列デコーダの活性、非活性状態
状態を制御して電源電流の変化を検出することにより、
昇圧電位の転送経路のうち前記行列デコーダ以降の良否
判定を行う第３のテストモードを有することを特徴とす
る請求項９記載の半導体メモリ。 - 【請求項１１】 前記第１乃至第３のテストモードの少
なくとも一つを自動的に実行するプログラムを記憶した
制御回路を有することを特徴とする請求項１０記載の半
導体メモリ。 - 【請求項１２】 メモリセルが配列されたメモリセルア
レイと、 このメモリセルアレイの動作に必要な昇圧電位を発生す
る内部電位発生回路とを備えた半導体メモリのテスト方
法であって、 前記内部電位発生回路を選択的に非活性状態に設定する
ための制御信号を与えて、電源電流の変化を検出するこ
とにより内部電位発生回路の良否判定を行うことを特徴
とする半導体メモリのテスト方法。 - 【請求項１３】 メモリセルが配列されて複数のブロッ
クに分けられたメモリセルアレイと、 このメモリセルアレイの書き換え及び読み出しの各動作
モードに応じて必要な昇圧電位を発生する複数の昇圧回
路を有する内部電位発生回路と、 前記メモリセルアレイのブロック毎に設けられて、動作
モードに応じて前記内部電位発生回路の昇圧電位が供給
される行列デコーダと、 前記メモリセルアレイの複数のブロック毎に設けられ
て、複数のブロックに共通に動作モードに応じて前記内
部電位発生回路の昇圧電位が供給される行列プリデコー
ダとを備えた半導体メモリのテスト方法であって、 前記行列プリデコーダを選択的に非活性状態に設定する
ための制御信号を与えて、電源電流の変化を検出するこ
とにより、昇圧電位の転送経路のうち前記行列プリデコ
ーダ以降の良否判定を行うことを特徴とする半導体メモ
リのテスト方法。 - 【請求項１４】 メモリセルが配列されて複数のブロッ
クに分けられたメモリセルアレイと、 このメモリセルアレイの書き換え及び読み出しの各動作
モードに応じて必要な昇圧電位を発生する複数の昇圧回
路を有する内部電位発生回路と、 前記メモリセルアレイのブロック毎に設けられて、動作
モードに応じて前記内部電位発生回路の昇圧電位が供給
される行列デコーダと、 前記メモリセルアレイの複数のブロック毎に設けられ
て、複数のブロックに共通に動作モードに応じて前記内
部電位発生回路の昇圧電位が供給される行列プリデコー
ダとを備えた半導体メモリのテスト方法であって、 前記行列デコーダを選択的に非活性状態に設定するため
の制御信号を与えて、電源電流の変化を検出することに
より、昇圧電位の転送経路のうち前記行列デコーダ以降
の良否判定を行うことを特徴とする半導体メモリのテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065497A JP2002279800A (ja) | 2001-01-15 | 2001-03-08 | 半導体メモリ及びそのテスト方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006694 | 2001-01-15 | ||
| JP2001-6694 | 2001-01-15 | ||
| JP2001065497A JP2002279800A (ja) | 2001-01-15 | 2001-03-08 | 半導体メモリ及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002279800A true JP2002279800A (ja) | 2002-09-27 |
Family
ID=26607715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001065497A Pending JP2002279800A (ja) | 2001-01-15 | 2001-03-08 | 半導体メモリ及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002279800A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008133040A1 (ja) * | 2007-04-12 | 2010-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP7299423B2 (ja) | 2021-02-05 | 2023-06-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | テスト回路 |
-
2001
- 2001-03-08 JP JP2001065497A patent/JP2002279800A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008133040A1 (ja) * | 2007-04-12 | 2010-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
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