JP7299423B2 - テスト回路 - Google Patents

Description

本願は、テスト回路に関するが、それに限定されない。

通常、メモリチップ（集積回路とも呼ばれる）の信頼性を向上させるために、メモリチップは工場出荷前に、メモリチップの機能及びタイミングをテストしたり、メモリチップ内の電圧生成モジュールにより生成される電圧が正確かどうかなどをテストしたり、及びメモリチップ内の回路の一部をテストすることで電圧又は抵抗を調整するなど、一連のテストを行う必要がある。

上記テストとして、いずれも対応するテストモード信号をメモリチップ内の回路モジュールに送信して、テストが行われるように回路モジュールをトリガーする必要があるが、メモリチップ内の回路モジュールの数が多く、異なる回路モジュールのテストモード信号もそれぞれ異なるため、如何に異なる回路モジュールにテストモード信号を正確に伝送するかは早急に解決しなければならない問題である。

本願の第１の態様は、テスト回路を提供し、前記テスト回路は、
入力端、処理回路及び出力端を含み、
前記入力端は入力信号を受信するために使用され、前記入力信号は、テスト対象回路モジュールを指示するためのテスト命令と前記対象回路モジュールのアドレスとを含み、
前記処理回路は、前記テスト命令と前記対象回路モジュールのアドレスとに従ってテストモード信号を決定するために使用され、前記テストモード信号はテストタイプを載せたものであり、前記テストモード信号は、前記テストタイプに対応するテストが行われるように前記対象回路モジュールをトリガーするために使用され、
前記出力端は、前記対象回路モジュールのアドレスに従って前記テストモード信号を前記対象回路モジュールに送信するために使用される。

本願の第２の態様は、制御回路、少なくとも１つの回路モジュール、及び第１の態様に記載のテスト回路を含むメモリをさらに提供し、
前記制御回路は、前記テスト回路に前記入力信号を送信するために使用され、
前記テスト回路は、前記入力信号を受信して、前記入力信号に従って前記少なくとも１つの回路モジュールのうちの１つの回路モジュールに前記テストモード信号を送信するために使用される。

本願又は従来技術に係る技術案をより明確に説明するために、以下、実施例又は従来技術の記述において必要な図面を用いて簡単に説明を行うが、当然ながら、以下の説明における図面は本願のいくつかの実施例であり、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面を想到し得る。
本願の実施例により提供されるテスト回路の応用シーンの概略図である。 本願の実施例により提供されるテスト回路の一構造概略図である。 本願の実施例により提供されるテスト回路の一構造概略図である。 本願の実施例により提供されるテスト回路の一構造概略図である。 本願の実施例により提供されるテスト回路の一構造概略図である。 本願の実施例により提供されるテストデコード回路の構造概略図である。 １つの３－８デコーダの内部の構造概略図である。 本願の実施例により提供される制御論理回路の構造概略図である。 本願の実施例により提供されるセルフテスト回路の構造概略図である。 本願の実施例により提供される第１のテストサブ回路の構造概略図である。 図５に示されるテスト回路における各ユニットの入力信号及び出力信号のタイミング図である。 本願の実施例により提供されるメモリの構造概略図である。

本願の目的、技術案及び利点をより明瞭にするために、以下、本願に係る図面を参照しながら、本願における技術案を明瞭で、且つ完全に説明し、当然ながら、記載される実施例は本願の実施例の一部にすぎず、すべての実施例ではない。当業者が本願における実施例に基づいて創造的な労働なしに取得した他のすべての実施例は、いずれも本願の保護範囲に属する。

本願の実施例により提供されるテスト回路は、メモリチップ又は集積回路に適用できる。理解すべきものとして、メモリチップは小型化された集積回路であるが、本願の実施例により提供されるテスト回路は非小型化された集積回路にも適用でき、本願の実施例により提供されるテスト回路は、少なくとも１つの回路モジュールが含まれたメモリチップ又は集積回路に適用できる。

図１は、本願の実施例により提供されるテスト回路の応用シーンの概略図である。図１に示すように、本願の実施例により提供されるテスト回路の応用シーンは、メモリチップ１に関するシーンであり、メモリチップ１は、制御回路１１、少なくとも１つの回路モジュール１２及びテスト回路１３を含む。理解すべきものとして、メモリチップ１には、回路モジュール１２が複数存在してもよく、異なる回路モジュール１２が担当する機能もそれぞれ異なる。メモリチップ１に対して工場出荷前の一連のテストを行うとき、対応するテストモード信号をメモリチップ１内の回路モジュール１２に送信して、対応する機能テストが行われるように回路モジュール１２をトリガーする必要があるが、メモリチップ１内の回路モジュール１２の数が多く、異なる回路モジュール１２のテストモード信号もそれぞれ異なるため、如何に異なる回路モジュールにテストモード信号を正確に伝送するかが問題になっている。

本願は、当該問題を解決するために、テスト回路１３を提供し、テスト回路１３は制御回路１１から送信された入力信号を受信し、当該入力信号は、テスト対象回路モジュールを指示するためのテスト命令と対象回路モジュールのアドレスとを含み、テスト回路１３は、入力信号に従って対応する対象回路モジュールにテストモード信号を送信して、対応する機能テストが行われるように対象回路モジュールをトリガーすることにより、異なる回路モジュールにテストモード信号を正確に伝送することを実現する。なお、図１に示される応用シーンは単なる例にすぎず、本願に係るテスト回路の応用シーンを限定する意図ではない。

以下、実施例を参照しながら本願に係るテスト回路の構造について説明するが、本願に係るテスト回路の構造は、以下に示す構造のいずれにも限定されない。

図２は、本願の実施例により提供されるテスト回路の一構造概略図である。図２に示すように、本実施例に係るテスト回路は、入力端、処理回路２及び出力端を含むことができ、入力端は入力信号を受信するために使用され、入力信号は、テスト対象回路モジュールを指示するためのテスト命令と対象回路モジュールのアドレスとを含む。

処理回路２は、テスト命令と対象回路モジュールのアドレスとに従ってテストモード信号を決定するために使用され、テストモード信号はテストタイプを載せたものであり、テストモード信号は、テストタイプに対応するテストが行われるように対象回路モジュールをトリガーするために使用される。

テストタイプは、例えば、メモリチップの機能テスト、タイミングテスト又は電圧テストなどであり、電圧テストは、電圧生成モジュールにより生成された電圧が正確かどうかに関するテストであってもよい。

出力端は、対象回路モジュールのアドレスに従ってテストモード信号を対象回路モジュールに送信するために使用される。

本実施例により提供されるテスト回路は、入力端、処理回路及び出力端を含み、入力端は、テスト対象回路モジュールを指示するためのテスト命令と対象回路モジュールのアドレスとを含む入力信号を受信し、処理回路は、テスト命令と対象回路モジュールのアドレスとに従ってテストモード信号を決定し、決定されたテストモード信号は、テストタイプに対応するテストが行われるように対象回路モジュールをトリガーするために使用され、出力端は、対象回路モジュールのアドレスに従ってテストモード信号を対象回路モジュールに送信する。それにより、テスト回路は、異なる回路モジュールにテストモード信号を正確に伝送することができ、さらに、テストモード信号に載せられているテストタイプに対応するテストが行われるように回路モジュールをトリガーすることができる。

以下、図３～図５を参照しながら図２に示される処理回路２の構造について説明する。

１つの実施可能な形態として、図３は、本願の実施例により提供されるテスト回路の一構造概略図である。図３に示すように、本実施例に係るテスト回路では、処理回路２は、第１のアドレスラッチ２１、命令論理回路２２及び第２のアドレスラッチ２３を含むことができ、第１のアドレスラッチ２１は、第１の内部アドレスを受信して、第１の内部遅延アドレスを出力するために使用され、理解できるものとして、第１の内部遅延アドレスは、プリセットの時間を遅延させた第１の内部アドレスである。命令論理回路２２は、テスト命令と第２の内部アドレスとを受信して、テストモード命令を出力するために使用される。第２のアドレスラッチ２３は、第３の内部アドレスとテストモード命令とを受信して、第３の内部遅延アドレスを出力するために使用される。

１つの実施可能な形態として、図４は、本願の実施例により提供されるテスト回路の一構造概略図である。図４に示すように、本実施例に係るテスト回路は、図３に示すテスト回路に基づき、制御論理回路２４、テストデコード回路２５及びスレーブラッチ２６をさらに含むことができ、制御論理回路２４は、第１の内部遅延アドレスとテストモード命令とを受信して、テストモードイネーブルアクティブ信号とテストモードイネーブルスレーブ信号とを出力するために使用される。

テストデコード回路２５は、第１の内部遅延アドレスと第３の内部遅延アドレスとを受信して、デコード信号を出力するために使用される。

スレーブラッチ２６は、第３の内部アドレスとテストモードイネーブルスレーブ信号とを受信して、スレーブアドレスを出力するために使用される。

１つの実施可能な形態として、図５は、本願の実施例により提供されるテスト回路の一構造概略図である。図５に示すように、本実施例に係るテスト回路は、図４に示すテスト回路に基づき、セルフテスト回路２７をさらに含むことができ、当該セルフテスト回路２７は、テストモードイネーブルアクティブ信号、スレーブアドレス及びデコード信号を受信して、テストモード信号を対象回路モジュールに出力するために使用される。

いくつかの実施例では、命令論理回路２２は、第２の内部アドレスの値がプリセットの値である場合、テスト命令に従ってテストモード命令を生成するために使用され、プリセットの値が例えば１であり、すなわち、命令論理回路２２は、第２の内部アドレスの値が１である場合、テスト命令に従ってテストモード命令を生成するために使用される。

いくつかの実施例では、制御論理回路２４は、第１の内部遅延アドレスの値が第１の値である場合、第１の内部遅延アドレスとテストモード命令とに対して論理演算を行い、テストモードイネーブルアクティブ信号を生成し、第１の内部遅延アドレスの値が第２の値である場合、第１の内部遅延アドレスとテストモード命令とに対して論理演算を行い、テストモードイネーブルスレーブ信号を生成するために使用される。例えば、第１の値が「００／０１／１０」である場合、制御論理回路２４は、「００／０１／１０」を反転したものとテストモード命令とに対してＡＮＤ演算を行い、テストモードイネーブルアクティブ信号を生成するために使用される。第２の値が「１１」である場合、制御論理回路２４は、「１１」とテストモード命令とに対してＡＮＤ演算を行い、テストモードイネーブルスレーブ信号を生成するために使用される。

１つの実施可能な形態では、テストデコード回路２５は、複数のデコーダを含み得る。選択的に、デコーダは、３－８デコーダ又は４－１６デコーダなどを含み得る。以下、３－８デコーダを例としてテストデコード回路の１つの構造を示している。

図６は、本願の実施例により提供されるテストデコード回路の構造概略図である。図６に示すように、本実施例に係るテストデコード回路は、第１の３－８デコーダ、第２の３－８デコーダ及び第３の３－８デコーダという３つの３－８デコーダを含み、これら３つの３－８デコーダは、第１の内部遅延アドレスと第３の内部遅延アドレスとを受信するために使用され、デコード信号は、それに対応して第１のデコード信号、第２のデコード信号及び第３のデコード信号を含む。第１の内部アドレスが２ビット（ＲＡＴ＜１：０＞）で、第３の内部アドレスが７ビット（ＲＡＤ＜６：０＞）である場合、それに応じて、第１の３－８デコーダは、第１のアドレスである３ビット（ＲＡＤ＜２：０＞）を受信して、第１のデコード信号を出力し、第２の３－８デコーダは、第２のアドレスである３ビット（ＲＡＤ＜５：３＞）を受信して、第２のデコード信号を出力し、第３の３－８デコーダは、第３のアドレスである３ビット（ＲＡＴ＜１：０＞及びＲＡＤ＜６＞）を受信して、第３のデコード信号を出力する。

図７は、１つの３－８デコーダの内部の構造概略図である。図７に示すように、１つの３－８デコーダは、３つの入力ポート（Ａ、Ｂ、Ｃ）及び８つの出力ポート（Ｙ０～Ｙ７）を含み、入力ポートごとに２つのインバータが接続されている。

以下、図８を参照しながら制御論理回路の構造について詳細に説明する。

１つの実施可能な形態として、図８は、本願の実施例により提供される制御論理回路の構造概略図である。図８に示すように、本実施例に係る制御論理回路は、第１のＮＡＤＡゲート２４１、第１のインバータ２４２、第２のＮＡＤＡゲート２４３、第２のインバータ２４４、第３のＮＡＤＡゲート２４５及び第３のインバータ２４６を含むことができ、第１のＮＡＤＡゲート２４１の出力端が第１のインバータ２４２の入力端に接続され、第２のＮＡＤＡゲート２４３の出力端が第２のインバータ２４４の入力端に接続され、第３のＮＡＤＡゲート２４５の出力端が第３のインバータ２４６の入力端に接続される。

第１のＮＡＤＡゲート２４１は、第１の内部遅延アドレスを受信して、第１の信号を出力するために使用される。第１のインバータ２４２用于第１の信号を受信して、第２の信号を出力するために使用される。

第２のＮＡＤＡゲート２４３は、第１の信号とテストモード命令とを受信して、第３の信号を出力するために使用される。第２のインバータ２４４は、第３の信号を受信して、テストモードイネーブルアクティブ信号を出力するために使用される。第３のＮＡＤＡゲート２４５は、第２の信号とテストモード命令とを受信して、第４の信号を出力するために使用される。第３のインバータ２４６は、第４の信号を受信して、テストモードイネーブルスレーブ信号を出力するために使用される。

以下、図９を参照しながらセルフテスト回路の構造について詳細に説明する。

１つの実施可能な形態として、図９は、本願の実施例により提供されるセルフテスト回路の構造概略図である。図９に示すように、本実施例に係るセルフテスト回路は、第１のテストサブ回路を含むことができ、第１のテストサブ回路は、第１の論理制御サブ回路２７１と第１のラッチグループ２７２とを含み、第１の論理制御サブ回路２７１が第１のラッチグループ２７２に接続され、第１のラッチグループ２７２の各ラッチがそれぞれ１つのテストモード信号に対応する。セルフテスト回路は、複数の第１のテストサブ回路を含み得ることが理解され得る。

１つの実施可能な形態として、第１の論理制御サブ回路２７１の入力端は、制御論理回路２４の出力端、テストデコード回路２５の出力端及びスレーブラッチ２６の出力端に接続される。

第１の論理制御サブ回路２７１は、テストモードイネーブルアクティブ信号とデコード信号とに従って論理演算を行い、クロック信号を生成してクロック信号を第１のラッチグループ２７２に出力するために使用される。

第１のラッチグループ２７２は、スレーブアドレスとクロック信号とを受信し、スレーブアドレスとクロック信号とに従ってテストモード信号を生成し、テストモード信号を対象回路モジュールに出力するために使用される。

１つの実施可能な形態として、図１０は、本願の実施例により提供される第１のテストサブ回路の構造概略図である。図１０に示すように、本実施例に係る第１のテストサブ回路は、第１の論理制御サブ回路２７１と第１のラッチグループ２７２とを含み、第１の論理制御サブ回路２７１が第１のＰ型トランジスタＰ１、第１のＮ型トランジスタＮ１、第２のＮ型トランジスタＮ２、第３のＮ型トランジスタＮ３及び第４のＮ型トランジスタＮ４を含む。

第１のＰ型トランジスタＰ１の制御端が制御論理回路２４の出力端に接続され、第１のＰ型トランジスタＰ１の第１端が電源端に接続され、第１のＰ型トランジスタＰ１の第２端が第１のラッチグループの入力端と第１のＮ型トランジスタＮ１の第１端とに接続される。

第１のＮ型トランジスタＮ１の制御端、第２のＮ型トランジスタＮ２の制御端及び第３のＮ型トランジスタＮ３の制御端は、いずれもテストデコード回路２５の出力端に接続される。いくつかの実施例では、第１のＮ型トランジスタＮ１の制御端では、第１のデコード信号が受信され、第２のＮ型トランジスタＮ２の制御端では、第２のデコード信号が受信され、第３のＮ型トランジスタＮ３の制御端では、第３のデコード信号が受信される。

第１のＮ型トランジスタＮ１の第２端は第２のＮ型トランジスタＮ２の第１端に接続され、第２のＮ型トランジスタＮ２の第２端は第３のＮ型トランジスタＮ３の第１端に接続され、第３のＮ型トランジスタＮ３の第２端は第４のＮ型トランジスタＮ４の第１端に接続される。

第４のＮ型トランジスタＮ４の制御端は制御論理回路の出力端に接続され、第４のＮ型トランジスタＮ４の第１端は第３のＮ型トランジスタＮ３の第２端に接続され、第４のＮ型トランジスタＮ４の第２端は接地端に接続される。

上記実施例では、選択的に、第１の内部アドレスを２ビット（Ａ＜１：０＞）に、第２の内部アドレスを１ビット（Ａ＜７＞）に、第３の内部アドレスを７ビット（Ａ＜７：０＞）にすることができる。

図１１は、図５に示されるテスト回路における各ユニットの入力信号及び出力信号のタイミング図である。図１１に示すように、図１１には、図５に示されるテスト回路における各ユニットの入力信号及び出力信号の時間軸での前後関係の概略図を示している。まず、図５及び図１１を参照すれば、本願の実施例におけるテスト回路はテスト回路イネーブル信号を受信すると、テスト回路は動作し始め、第１のアドレスラッチ２１は第１の内部アドレス（Ａ＜１：０＞）を受信し、値が「１１」である第１の内部アドレスを先に受信し、第１のアドレスラッチ２１は、値が「１１」である第１の内部遅延アドレス（ＲＡＴ＜１：０＞）を出力する。命令論理回路２２は、テスト命令と第２の内部アドレス（Ａ＜７＞）とを受信して、テストモード命令を出力する。第２のアドレスラッチ２３は、第３の内部アドレス（Ａ＜７：０＞）とテストモード命令とを受信して、図１１に示される第３の内部遅延アドレス（ＲＡＤ＜７：０＞）を出力する。

次に、制御論理回路２４は、値が「１１」である第１の内部遅延アドレス（ＲＡＴ＜１：０＞）とテストモード命令とに対してＡＮＤ演算を行い、図１１に示されるテストモードイネーブルスレーブ信号を生成し、テストモードイネーブルスレーブ信号をスレーブラッチ２６に出力する。

そして、スレーブラッチ２６は、第３の内部遅延アドレス（ＲＡＤ＜７：０＞）とテストモードイネーブルスレーブ信号とを受信して、図１１に示されるスレーブアドレスを出力する。

続いて、第１のアドレスラッチ２１は、値が「００／０１／１０」である第１の内部アドレスを受信し、第１のアドレスラッチ２１は、値が「００／０１／１０」である第１の内部遅延アドレス（ＲＡＴ＜１：０＞）を出力する。制御論理回路２４は、値が「００／０１／１０」である第１の内部遅延アドレス（ＲＡＴ＜１：０＞）を反転したものとテストモード命令とに対してＡＮＤ演算を行い、テストモードイネーブルアクティブ信号を生成し、テストモードイネーブルアクティブ信号をセルフテスト回路２７に出力する。

その後、テストデコード回路２５は、第１の内部遅延アドレス（ＲＡＴ＜１：０＞）と第３の内部遅延アドレス（ＲＡＤ＜７：０＞）とを受信して、図１１に示されるデコード信号を出力する。

最後に、セルフテスト回路２７は、テストモードイネーブルアクティブ信号、スレーブアドレス及びデコード信号を受信し、テストモードイネーブルアクティブ信号とデコード信号とに従って論理演算を行い、図１１に示されるクロック信号を生成し、スレーブアドレスとクロック信号とに従って図１１に示されるテストモード信号を生成し、最後に、テストモード信号を対象回路モジュールに出力する。

本願の実施例は、さらに、メモリを提供し、図１２は、本願の実施例により提供されるメモリの構造概略図である。図１２に示すように、本実施例に係るメモリは、制御回路３１、少なくとも１つの回路モジュール３２及び上記いずれか１つの実施例におけるテスト回路３３を含むことができる。

制御回路３１は、テスト回路３３に入力信号を送信するために使用される。

テスト回路３３は入力信号を受信して、入力信号に従って少なくとも１つの回路モジュール３２のうちの１つの回路モジュールにテストモード信号を送信するために使用される。

本願により提供されるメモリによれば、メモリにおけるテスト回路は、異なる回路モジュールにテストモード信号を正確に伝送することができ、さらに、テストモード信号に載せされているテストタイプに対応するテストが行われるように回路モジュールをトリガーすることができる。

最後に説明すべきものとして、以上の各実施例は、本願の技術案を説明するためのものだけであり、これらに制限するものではなく、前述の各実施例を参照しながら本願を詳細に説明したが、当業者であれば、依然として前述の各実施例に記載の技術案を修正するか、そのうちの一部又はすべての技術的特徴に対して等価置換を行うことができ、これらの修正又は置換は、対応する技術案の本質を本願の各実施例の技術案の主旨から逸脱させないことを理解すべきである。

本願は２０２１年０２月０５日に中国特許局に提出した、出願番号が２０２１１０１６０８９１．７で、発明の名称が「テスト回路」である中国特許出願の優先権を主張し、その全ての内容は援用によって本願に組み合わせられる。

Claims (10)

1. テスト回路であって、
   入力端、処理回路及び出力端を含み、
   前記入力端は、入力信号を受信するために使用され、前記入力信号は、テスト対象回路モジュールを指示するためのテスト命令と前記対象回路モジュールのアドレスとを含み、
   前記処理回路は、前記テスト命令と前記対象回路モジュールのアドレスとに従ってテストモード信号を決定するために使用され、前記テストモード信号はテストタイプを載せたものであり、前記テストモード信号は、前記テストタイプに対応するテストが行われるように前記対象回路モジュールをトリガーするために使用され、
   前記出力端は、前記対象回路モジュールのアドレスに従って前記テストモード信号を前記対象回路モジュールに送信するために使用される、テスト回路。
2. 前記処理回路は、
   第１のアドレスラッチ、命令論理回路及び第２のアドレスラッチを含み、
   前記第１のアドレスラッチは、第１の内部アドレスを受信して、第１の内部遅延アドレスを出力するために使用され、
   前記命令論理回路は、前記テスト命令と第２の内部アドレスとを受信して、テストモード命令を出力するために使用され、
   前記第２のアドレスラッチは、第３の内部アドレスと前記テストモード命令とを受信して、第３の内部遅延アドレスを出力するために使用される、請求項１に記載のテスト回路。
3. 前記処理回路は、さらに、
   制御論理回路、テストデコード回路及びスレーブラッチを含み、
   前記制御論理回路は、前記第１の内部遅延アドレスと前記テストモード命令とを受信して、テストモードイネーブルアクティブ信号とテストモードイネーブルスレーブ信号とを出力するために使用され、
   前記テストデコード回路は、前記第１の内部遅延アドレスと前記第３の内部遅延アドレスとを受信して、デコード信号を出力するために使用され、
   前記スレーブラッチは、前記第３の内部アドレスと前記テストモードイネーブルスレーブ信号とを受信して、スレーブアドレスを出力するために使用され、
   前記処理回路は、さらに、
   前記テストモードイネーブルアクティブ信号、前記スレーブアドレス及び前記デコード信号を受信して、前記テストモード信号を前記対象回路モジュールに出力するためのセルフテスト回路を含む、請求項２に記載のテスト回路。
4. 前記命令論理回路は、
   前記第２の内部アドレスの値がプリセットの値である場合、前記テスト命令に従って前記テストモード命令を生成するために使用され、
   前記制御論理回路は、
   前記第１の内部遅延アドレスの値が第１の値である場合、前記第１の内部遅延アドレスと前記テストモード命令とに対して論理演算を行い、前記テストモードイネーブルアクティブ信号を生成することと、
   前記第１の内部遅延アドレスの値が第２の値である場合、前記第１の内部遅延アドレスと前記テストモード命令とに対して論理演算を行い、前記テストモードイネーブルスレーブ信号を生成することとのために使用される、請求項３に記載のテスト回路。
5. 前記テストデコード回路は複数のデコーダを含み、
   前記第１の内部アドレスは２ビットであり、前記第２の内部アドレスは１ビットであり、前記第３の内部アドレスは７ビットである、請求項３又は４に記載のテスト回路。
6. 前記制御論理回路は、第１のＮＡＤＡゲート、第１のインバータ、第２のＮＡＤＡゲート、第２のインバータ、第３のＮＡＤＡゲート及び第３のインバータを含み、
   前記第１のＮＡＤＡゲートの出力端は、前記第１のインバータの入力端に接続され、前記第２のＮＡＤＡゲートの出力端は、前記第２のインバータの入力端に接続され、前記第３のＮＡＤＡゲートの出力端は、前記第３のインバータの入力端に接続され、
   前記第１のＮＡＤＡゲートは、前記第１の内部遅延アドレスを受信して、第１の信号を出力するために使用され、
   前記第１のインバータは、前記第１の信号を受信して、第２の信号を出力するために使用され、
   前記第２のＮＡＤＡゲートは、前記第１の信号と前記テストモード命令とを受信して、第３の信号を出力するために使用され、
   前記第２のインバータは、前記第３の信号を受信して、前記テストモードイネーブルアクティブ信号を出力するために使用され、
   前記第３のＮＡＤＡゲートは、前記第２の信号と前記テストモード命令とを受信して、第４の信号を出力するために使用され、
   前記第３のインバータは、前記第４の信号を受信して、前記テストモードイネーブルスレーブ信号を出力するために使用される、請求項３又は４に記載のテスト回路。
7. 前記セルフテスト回路は、第１の論理制御サブ回路と第１のラッチグループとを含む第１のテストサブ回路を含み、前記第１の論理制御サブ回路は前記第１のラッチグループに接続され、前記第１のラッチグループの各ラッチはそれぞれ１つの前記テストモード信号に対応する、請求項３又は４に記載のテスト回路。
8. 前記第１の論理制御サブ回路の入力端は、前記制御論理回路の出力端、前記テストデコード回路の出力端及び前記スレーブラッチの出力端に接続され、
   前記第１の論理制御サブ回路は、前記テストモードイネーブルアクティブ信号と前記デコード信号とに従って論理演算を行い、クロック信号を生成して前記クロック信号を前記第１のラッチグループに出力するために使用され、
   前記第１のラッチグループは、前記スレーブアドレスと前記クロック信号とを受信して、前記スレーブアドレスと前記クロック信号とに従って前記テストモード信号を決定し、前記テストモード信号を前記対象回路モジュールに出力するために使用される、請求項７に記載のテスト回路。
9. 前記第１の論理制御サブ回路は、第１のＰ型トランジスタ、第１のＮ型トランジスタ、第２のＮ型トランジスタ、第３のＮ型トランジスタ及び第４のＮ型トランジスタを含み、
   前記第１のＰ型トランジスタの制御端は前記制御論理回路の出力端に接続され、前記第１のＰ型トランジスタの第１端は電源端に接続され、前記第１のＰ型トランジスタの第２端は、前記第１のラッチグループの入力端と前記第１のＮ型トランジスタの第１端とに接続され、
   前記第１のＮ型トランジスタの制御端、前記第２のＮ型トランジスタの制御端及び前記第３のＮ型トランジスタの制御端は、いずれも前記テストデコード回路の出力端に接続され、
   前記第１のＮ型トランジスタの第２端は前記第２のＮ型トランジスタの第１端に接続され、前記第２のＮ型トランジスタの第２端は前記第３のＮ型トランジスタの第１端に接続され、前記第３のＮ型トランジスタの第２端は前記第４のＮ型トランジスタの第１端に接続され、
   前記第４のＮ型トランジスタの制御端は前記制御論理回路の出力端に接続され、前記第４のＮ型トランジスタの第１端は前記第３のＮ型トランジスタの第２端に接続され、前記第４のＮ型トランジスタの第２端は接地端に接続される、請求項７に記載のテスト回路。
10. 制御回路、少なくとも１つの回路モジュール及び請求項１～４のいずれか１項に記載のテスト回路を含むメモリであって、
    前記制御回路は、前記テスト回路に前記入力信号を送信するために使用され、
    前記テスト回路は、前記入力信号を受信して、前記入力信号に従って前記少なくとも１つの回路モジュールのうちの１つの回路モジュールに前記テストモード信号を送信するために使用される、メモリ。

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