JP2001126499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 誤ってテストモードに入りにくく、かつ複数
のテストモードに同時に入ることができるＤＲＡＭを提
供する。 【解決手段】 １回目のＷＣＢＲサイクルでアドレスキ
ーに応じてテストモードエントリ信号ＴＭＥを活性化
し、テストモードエントリ信号ＴＭＥが活性化されてい
る間に２回目のＷＣＢＲサイクルでアドレスキーに応じ
てテストモード信号ＴＭ１〜ＴＭ４を選択的に活性化す
るテストモード判別回路２６を設ける。テストモード判
別回路２６は、既に活性化されているテストモード信号
に加えて別のテストモード信号を活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）におけるテストモード判定回路の改
良に関する。

【０００２】

【従来の技術】ＤＲＡＭは一般に複数のテストモードを
有している。ＤＲＡＭ内に設けられたテストモード判定
回路がテストモードを検出すると、ＤＲＡＭはテストモ
ードに入る。一般ユーザがＤＲＡＭを通常どおり使用し
ているときＤＲＡＭが誤ってテストモードに入ってしま
わないように、ＷＣＢＲ（ＷＥ（ライトイネーブル信
号），ＣＡＳ（列アドレスストローブ信号） ＢＥＦＯ
ＲＥ ＲＡＳ（行アドレスストローブ信号））サイクル
においてＨ（論理ハイ）レベルよりも高いスーパーＶＩ
Ｈレベルがアドレスピンに印加されたことをテストモー
ド判定回路が検出するように構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭは同時に複数のテストモードに入ることができ
ない。これに対し、特開平５−２４２６９８号公報は同
時に複数のテストモードに入ることができるＤＲＡＭを
開示している。しかしながら、このＤＲＡＭは既にある
テストモードに入っているときにそのテストモードを維
持しながらさらに別のテストモードに入ることはできな
い。したがって、このＤＲＡＭはテストモードから一旦
出た後に再び同時に２つのテストモードに入らなければ
ならない。

【０００４】また、従来のＤＲＡＭはテストモードに入
ったときに必ずリフレッシュ動作が行なわれてしまう。
そのため、ＤＲＡＭがあるテストモードに入っている場
合においてさらに別のテストモードに入ったときにもリ
フレッシュ動作が行なわれてしまい、最初のテストを正
確に実行することができないという問題が生じる。

【０００５】また、ライトイネーブル信号、列アドレス
ストローブ信号および行アドレスストローブ信号が誤っ
てＷＣＢＲサイクルで入力されたときアドレスピンに高
電圧ノイズが入ると、ＤＲＡＭは誤ってテストモードに
入ってしまう可能性がある。

【０００６】特開平１０−２４７３９９号公報は３回の
ＷＣＢＲサイクルで３通りの暗証信号を入力してレジス
タに記憶させ、４回目のＷＣＢＲサイクルでアドレス入
力に応じて所定のテストモードに入るＤＲＡＭを開示し
ている。しかしながら、このＤＲＡＭは同時に複数のテ
ストモードに入ることはできない。

【０００７】この発明の目的は、誤ってテストモードに
入らない半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】この発明に従うと、メモ
リセルアレイを有する半導体記憶装置は、テストモード
判定回路と、複数のテスト制御回路とを備える。テスト
モード判定回路は、行アドレスストローブ信号が活性化
される前にライトイネーブル信号および列アドレススト
ローブ信号が活性化されたときアドレスキーに応じてテ
ストモードエントリ信号を活性化し、そのテストモード
エントリ信号が活性化されている間において行アドレス
ストローブ信号が活性化される前にライトイネーブル信
号および列アドレスストローブ信号が活性化されたとき
アドレスキーに応じて複数のテストモード信号を選択的
に活性化する。複数のテスト制御回路は複数のテストモ
ード信号に対応して設けられる。各テスト制御回路は、
対応するテストモード信号に応答して半導体記憶装置に
対して予め定められたテストを実行する。

【０００９】好ましくは、上記テストモード判定回路
は、テストモード信号のうち１つを活性化し、そのテス
トモード信号を活性化し続けかつさらにもう１つのテス
トモード信号を活性化する。

【００１０】さらに好ましくは、上記テストモード判定
回路は、上記活性化し続けているテストモード信号に応
答して実行されているテストと同時に実行することがで
きないテストを実行するためのテストモード信号の活性
化を禁止する。

【００１１】好ましくは、上記半導体記憶装置はさら
に、リフレッシュ手段を備える。リフレッシュ手段は、
テストモードエントリ信号が不活性化されている間にお
いて行アドレスストローブ信号が活性化される前にライ
トイネーブル信号および列アドレスストローブ信号が活
性化されたときメモリセルアレイをリフレッシュするリ
フレッシュ手段を備える。

【００１２】さらに好ましくは、上記リフレッシュ手段
は、テストモードエントリ信号が活性化されている間に
おいて行アドレスストローブ信号が活性化される前にラ
イトイネーブル信号および列アドレスストローブ信号が
活性化されたときアドレスキーに応じてメモリセルアレ
イをリフレッシュする。

【００１３】好ましくは、上記複数のテストモード信号
は複数のグループに分けられる。上記テストモード判定
回路は、アドレスキーに応じて各グループのテストモー
ド信号を不活性化する。

【００１４】さらに好ましくは、上記テストモード判定
回路は、アドレスキーに応じて各グループのテストモー
ド信号を活性化し続ける。

【００１５】好ましくは、上記テストモード判定回路
は、ワンショットマルチバイブレータ回路と、高電圧検
出器と、デコード回路とを含む。ワンショットマルチバ
イブレータ回路は、行アドレスストローブ信号が活性化
される前にライトイネーブル信号および列アドレススト
ローブ信号が活性化されたとき検出器イネーブル信号を
活性化する。高電圧検出器は、検出器イネーブル信号に
応答してアドレスキーとして入力された高電圧を検出す
る。デコード回路は検出器イネーブル信号が不活性化さ
れたときアドレスキーをデコードする。

【００１６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。

【００１７】図１を参照して、この発明の実施の形態に
よるＤＲＡＭは、６４メガビットのメモリセルアレイ１
０と、１３本のアドレスピン１２を介して与えられる外
部アドレス信号ＥＸＴＡ０〜ＥＸＴＡ１２に応答して内
部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１２を生成するア
ドレス入力バッファ１４と、制御ピン１８を介して与え
られる外部行アドレスストローブ信号／ＲＡＳ、外部列
アドレスストローブ信号／ＣＡＳ、外部ライトイネーブ
ル信号／ＷＥ、外部出力イネーブル信号／ＯＥに応答し
て内部行アドレスストローブ信号ＲＡＳＦ、内部列アド
レスストローブ信号ＣＡＳＯＲ、内部ライトイネーブル
信号ＷＥＦなどを生成する制御信号バッファ１６と、内
部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１２および内部制
御信号ＲＡＳＦ，ＣＡＳＯＲ，ＷＥＦに応答してメモリ
セルアレイ１０を制御することによりメモリセルアレイ
１０からデータを読出しかつメモリセルアレイ１０にデ
ータを書込む制御回路２０と、メモリセルアレイ１０か
ら読出された８ビットのデータＤＱ０〜ＤＱ７をデータ
ピン２４を介して出力しかつメモリセルアレイ１０に書
込まれるべきデータＤＱ０〜ＤＱ７をデータピン２４を
介して入力するデータ入出力バッファ２２とを備える。

【００１８】このＤＲＡＭは「×８」構成を有し、８つ
のデータＤＱ０〜ＤＱ７を同時に入出力することができ
る。また、このＤＲＡＭは８Ｋ品であり、通常動作時の
行アドレスは内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１
２を用いて８キロビットである。ただし、ＣＢＲ（ＣＡ
Ｓ ｂｅｆｏｒｅ ＲＡＳ）リフレッシュ動作時の行ア
ドレスはその半分の４キロビットである。

【００１９】制御回路２０は、制御信号ＲＡＳＦ，ＣＡ
ＳＯＲ，ＷＥＦおよびアドレスキーを検出してテストモ
ードを判定するテストモード判定回路２６と、テストモ
ード判定回路２６からのテストモード信号ＴＭ１〜ＴＭ
４に応答してこのＤＲＡＭに対して予め定められたテス
トをそれぞれ実行するテスト制御回路２８１〜２８４と
を含む。テストモード判定回路２６は、１回目のＷＣＢ
Ｒ（ＷＥ，ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）サイクルで
入力されるアドレスキーに応じてテストモードへのエン
トリを可能にするテストモードエントリ回路３０と、２
回目のＷＣＢＲサイクルで入力されるアドレスキーに応
じてテストモード信号ＴＭ１〜ＴＭ４をセットするテス
トモードセット回路３２とを含む。

【００２０】図１に示される制御回路２０は、図３に示
されるように、テストモードエントリ回路３０の他、行
アドレスストローブ信号ＲＡＳＦがＨレベルになると行
系動作開始信号／ＲＡＳＥをＬ（論理ロー）レベルに活
性化する行系動作開始制御回路３４と、動作開始信号／
ＲＡＳＥに応答してセンスアンプを活性化するためのセ
ンスアンプ駆動信号／ＲＸＤを生成する行系制御回路３
６とを含む。

【００２１】テストモードエントリ回路３０は、スーパ
ーＶＩＨレベルを検出するＳＶＩＨ検出器制御回路３８
と、テストモードエントリ期間において内部アドレス信
号ＩＮＴＡ０〜ＩＮＴＡ５をデコードするテストモード
エントリアドレスデコード回路４０と、ＷＣＢＲサイク
ルを検出するテストモードエントリＷＣＢＲ検出回路４
３とを含む。

【００２２】図４を参照して、ＳＶＩＨ検出器制御回路
３８は、テストモードエントリＷＣＢＲ検出回路４３か
らのＷＣＢＲ検出信号ＷＣＢＲに応答して検出器イネー
ブル信号ＴＭＳＥＴＤを生成するワンショットマルチバ
イブレータ回路３８０と、外部アドレス信号ＥＸＴＡ０
として印加されたスーパーＶＩＨを検出してスーパーＶ
ＩＨ検出信号ＳＶＩＨ０を生成するＳＶＩＨ検出器３８
１と、外部アドレス信号ＥＸＴＡ１として印加されたス
ーパーＶＩＨレベルを検出してスーパーＶＩＨ検出信号
ＳＶＩＨ１を生成するＳＶＩＨ検出器３８２とを含む。
ＳＶＩＨ検出器３８１は、レベル変換器３８６と、差動
増幅器３８７と、ＮチャネルＭＯＳトランジスタ３８８
と、ＮＡＮＤ回路３８９〜３９１と、インバータ回路３
９２とを含む。トランジスタ３８８はＨレベルの検出器
イネーブル信号ＴＭＳＥＴＤに応答してオンになり、こ
れにより差動増幅器３８７に電源を供給する。したがっ
て、ＳＶＩＨ検出器３８１は検出器イネーブル信号ＴＭ
ＳＥＴＤに応答して活性化される。ＮＡＮＤ回路３９０
および３９１はＲＳフリップフロップ回路を構成する。
したがって、スーパーＶＩＨレベルが印加されるとスー
パーＶＩＨ検出信号ＳＶＩＨ０がＨレベルにセットされ
る。このスーパーＶＩＨ検出信号ＳＶＩＨ０はＷＣＢＲ
検出信号ＷＣＢＲに応答してリセットされる。ＳＶＩＨ
検出器３８２もＳＶＩＨ検出器３８１と同様に構成され
る。

【００２３】図５を参照して、テストモードエントリア
ドレスデコード回路４０は、インバータ回路４０１〜４
０３，４０５，４０７，４０８，４１０，４１１，４１
３，４１４，４１７，４１９，４２０，４２２と、ＮＡ
ＮＤ回路４０４，４０６，４０９，４１２，４１５，４
１６，４１８，４２１とを含む。インバータ回路４０１
は、ＳＶＩＨ検出器制御回路３８からの検出器イネーブ
ル信号ＴＭＳＥＴＤに応答してそれと相補的な検出器イ
ネーブル信号／ＴＭＳＥＴＤを生成する。インバータ回
路４０５，４１１，４１７は検出器イネーブル信号ＴＭ
ＳＥＴＤがＨレベルでかつ検出器イネーブル信号／ＴＭ
ＳＥＴＤがＬレベルのとき活性化される。

【００２４】検出器制御回路３８からのスーパーＶＩＨ
検出信号ＳＶＩＨ０がＬレベルでありスーパーＶＩＨ検
出信号ＳＶＩＨ１がＨレベルでありかつ内部アドレス信
号ＩＮＴＡ０がＨレベルの場合において検出器イネーブ
ル信号／ＴＭＳＥＴＤがＨレベルになったとき、テスト
モードエントリ信号ＴＭＥＥＮＴＲＹがＨレベルにな
る。

【００２５】また、内部アドレス信号ＩＮＴＡ０がＨレ
ベルの場合において検出器イネーブル信号／ＴＭＳＥＴ
ＤがＨレベルになったとき、リフレッシュオン信号／Ｒ
ＥＦＯＮがＬレベルになる。

【００２６】また、テストモードエントリＷＣＢＲ検出
回路４３からのテストモードエントリ信号ＴＭＥがＨレ
ベルであり内部アドレス信号ＩＮＴＡ０がＬレベルであ
りかつスーパーＶＩＨ検出信号ＳＶＩＨ１がＨレベルの
場合において検出器イネーブル信号／ＴＭＳＥＴＤがＨ
レベルになったとき、テストモード設定信号ＴＭＳＥＴ
がＨレベルになる。

【００２７】図６を参照して、テストモードエントリＷ
ＣＢＲ検出回路４３は、ＮＡＮＤ回路４３１，４３３〜
４３６，４３９，４４０，４４２，４４３，４４５〜４
４７，４５０，４５１，４５３，４５４と、インバータ
回路４３２，４３７，４３８，４４１，４４４，４４
８，４５５，４５７〜４５９，４６１と、ＮＯＲ回路４
４９，４５６とを含む。

【００２８】図７を参照して、行系動作開始制御回路３
４は、ＮＡＮＤ回路３４１〜３４６，３４８，３４９
と、ＮＯＲ回路３４７とを含む。行アドレスストローブ
信号ＲＡＳＦが活性化される前にライトイネーブル信号
ＷＥＦが活性化されるＷＢＲ（ＷＥ ｂｅｆｏｒｅ Ｒ
ＡＳ）サイクルでＷＢＲ検出信号／ＷＢＲがＬレベルに
なる。また、行アドレスストローブ信号ＲＡＳＦが活性
化される前に列アドレスストローブ信号ＣＡＳＯＲが活
性化されるＣＢＲサイクルでＣＢＲ検出信号／ＣＡＳＢ
ＲがＬレベルになる。ＷＢＲ検出信号／ＷＢＲおよびＣ
ＢＲ検出信号／ＣＡＳＢＲがともにＬレベルになり、テ
ストモードエントリＷＣＢＲ回路４３からのテストモー
ドエントリ信号ＴＭＥがＨレベルになり、かつテストモ
ードエントリアドレスデコード回路４０からのリフレッ
シュオン信号／ＲＥＦＯＮがＨレベルになると、行系動
作開始信号／ＲＡＳＥがＨレベルになり、行系制御回路
３６が動作を停止する。また、リフレッシュオン信号／
ＲＥＦＯＮがＬレベルになると、行系動作開始信号／Ｒ
ＡＳＥがＬレベルになり、行系制御回路３６が動作を開
始する。

【００２９】図８を参照して、行系制御回路３６は、イ
ンバータ回路３６１〜３６５，３６７〜３７１，３７３
〜３７５と、ＯＲ回路３６６と、ＡＮＤ回路３７２とを
含む。行系動作開始制御回路３４からの行系動作開始信
号／ＲＡＳＥはインバータ回路３６１および３６９に与
えられる。インバータ回路３６２は、内部行アドレス信
号をラッチする行アドレスラッチ信号／ＲＡＬを生成す
る。ＯＲ回路３６６は、外部アドレス信号ＥＸＴＡ０〜
１２をデコードする行アドレスデコーダを活性化する行
アドレスデコードイネーブル信号ＲＡＤＥを生成する。
ＡＮＤ回路３７２は、ワード線を活性化するワード線駆
動信号ＲＸＴを生成する。インバータ回路３７４は、セ
ンスアンプを活性化するセンス信号Ｓ０Ｎを生成する。
インバータ回路３７５は、センスアンプを活性化するた
めに用いられるセンスアンプ駆動信号／ＲＸＤを生成す
る。

【００３０】図２に示されたテストモード設定回路３２
は、図９を参照して、テストモードセットパルス発生回
路４８と、４つのテストモードアドレスデコード回路５
０と、テストモードデコード回路５２とを含む。

【００３１】図１０を参照して、テストモードセットパ
ルス発生回路４８は、遅延回路４８１と、インバータ回
路４８２，４８４と、ＮＡＮＤ回路４８３とを含むワン
ショットマルチバイブレータ回路である。このテストモ
ード設定パルス発生回路４８は、テストモードエントリ
アドレスデコード回路４０からのテストモードセット信
号ＴＭＳＥＴに応答して所定期間テストモードセットパ
ルス信号ＴＭＳＥＴＰを発生する。

【００３２】図１１を参照して、テストモードアドレス
デコード回路５０の各々は、ＮＡＮＤ回路５０１と、イ
ンバータ回路５０２，５０３とを含む。各テストモード
アドレスデコード回路５０は、テストモードエントリＷ
ＣＢＲ検出回路４３からのテストモードエントリ信号Ｔ
ＭＥがＨレベルのとき内部アドレス信号ＩＮＴＡｎ
（ｎ：２〜５）に応答して互いに相補的なテストモード
アドレスデコード信号ＴＡＤＤおよび／ＴＡＤＤを生成
する。

【００３３】図１２を参照して、テストモードデコード
回路５２は、ＡＮＤ回路５２１，５２６，５３６，５４
１，５４６と、インバータ回路５２２，５２３，５２
５，５２７〜５２９，５３２，５３７，５３８，５４
０，５４２，５４３，５４５と、ＮＯＲ回路５２４，５
３１，５３９，５４４と、ＮＡＮＤ回路５３０，５３
４，５３５，５４７，５４８とを含む。テストモードア
ドレスデコード信号ＴＡＤＤ２，／ＴＡＤＤ３およびテ
ストモードセットパルス信号ＴＭＳＥＴＰに応答して、
ＮＯＲ回路５２４およびインバータ回路５２５からなる
ラッチ回路がテストモードエントリ信号ＴＭＥをラッチ
しかつテストモード信号ＴＭ１を供給する。

【００３４】また、テストモードアドレスデコード信号
／ＴＡＤＤ２，ＴＡＤＤ３およびテストモードセットパ
ルス信号ＴＭＳＥＴＰに応答して、ＮＯＲ回路５３１お
よびインバータ回路５３２からなるラッチ回路がテスト
モードエントリ信号ＴＭＥをラッチしかつテストモード
信号ＴＭ２を供給する。

【００３５】リセット信号ＲＥＳＥＴＡは、テストモー
ドアドレスデコード信号／ＴＡＤＤ２，／ＴＡＤＤ３、
テストモードセットパルス信号ＴＭＳＥＴＰおよびテス
トモードエントリ信号ＴＭＥに応答して生成される。Ｎ
ＯＲ回路５２４およびインバータ回路５２５からなるラ
ッチ回路はリセット信号ＲＥＳＥＴＡに応答してリセッ
トされる。ＮＯＲ回路５３１およびインバータ回路５３
２からなるラッチ回路は、ＷＣＢＲ検出信号ＷＣＢＲが
Ｌレベルかリセット信号ＲＥＳＥＴＡがＨレベルのとき
リセットされる。

【００３６】また、テストモードアドレスデコード信号
ＴＡＤＤ４，／ＴＡＤＤ５、テストモード信号ＴＭ４お
よびテストモードセットパルス信号ＴＭＳＥＴＰに応答
して、ＮＯＲ回路５３９およびインバータ回路５４０か
らなるラッチ回路はテストモードエントリ信号ＴＭＥを
ラッチしかつテストモード信号ＴＭ３を供給する。

【００３７】また、テストモードアドレスデコード信号
／ＴＡＤＤ４，ＴＡＤＤ５、テストモード信号ＴＭ３お
よびテストモードセットパルス信号ＴＭＳＥＴＰに応答
して、ＮＯＲ回路５４４およびインバータ回路５４５か
らなるラッチ回路はテストモードエントリ信号ＴＭＥを
ラッチしかつテストモード信号ＴＭ４を供給する。

【００３８】リセット信号ＲＥＳＥＴＢは、テストモー
ドアドレスデコード信号／ＴＡＤＤ４，／ＴＡＤＤ５、
テストモードセットパルス信号ＴＭＳＥＴＰおよびテス
トモードエントリ信号ＴＭＥに応答して生成される。Ｎ
ＯＲ回路５３９およびインバータ回路５４０からなるラ
ッチ回路はリセット信号ＲＥＳＥＴＢに応答してリセッ
トされる。ＮＯＲ回路５４４およびインバータ回路５４
５からなるラッチ回路はリセット信号ＲＥＳＥＴＢに応
答してリセットされる。

【００３９】次に、上記ＤＲＡＭにおけるテストモード
判定回路２６の動作について説明する。

【００４０】次の表１は、各動作モードを設定するため
にＷＣＢＲサイクルで入力されるアドレスキーを示す。

【００４１】

【表１】

【００４２】ＷＣＢＲサイクルにおいて外部アドレス信
号ＥＸＴＡ０としてＨレベルが与えられかつ外部アドレ
ス信号ＥＸＴＡ１としてスーパーＶＩＨレベルが与えら
れると、テストモードエントリ信号ＴＭＥがＨレベルと
なり、このＤＲＡＭはテストモードへのエントリが可能
な状態となるが、まだどのテストモードにも入っていな
い。

【００４３】再びＷＣＢＲサイクルにおいて外部アドレ
ス信号ＥＸＴＡ０としてＬレベルが与えられかつ外部ア
ドレス信号ＥＸＴＡ１としてスーパーＶＩＨレベルが与
えられると、テストモードセット信号ＴＭＳＥＴがＨレ
ベルとなり、このＤＲＡＭは外部アドレス信号ＥＸＴＡ
２〜ＥＸＴＡ５のアドレスキーに応じて所望のテストモ
ードに入る。より具体的には、外部アドレス信号ＥＸＴ
Ａ２としてＨレベルが与えられかつ外部アドレス信号Ｅ
ＸＴＡ３としてＬレベルが与えられると、テストモード
信号ＴＭ１がＨレベルとなり、テスト制御回路２８１は
予め定められたテストを実行する。また、外部アドレス
信号ＥＸＴＡ２としてＬレベルが与えられかつ外部アド
レス信号ＥＸＴＡ３としてＨレベルが与えられると、テ
ストモード信号ＴＭ２がＨレベルとなり、テスト制御回
路２８２が予め定められたテストを実行する。また、外
部アドレス信号ＥＸＴＡ４としてＨレベルが与えられか
つ外部アドレス信号ＥＸＴＡ５としてＬレベルが与えら
れると、テストモード信号ＴＭ３がＨレベルとなり、テ
スト制御回路２８３が予め定められたテストを実行す
る。また、外部アドレス信号ＥＸＴＡ４としてＬレベル
が与えられかつ外部アドレス信号ＥＸＴＡ５としてＨレ
ベルが与えられると、テストモード信号ＴＭ４がＨレベ
ルとなり、テスト制御回路２８４が予め定められたテス
トを実行する。

【００４４】なお、ＷＣＢＲサイクルにおいて外部アド
レス信号ＥＸＴＡ０としてＨレベルが与えられると、行
系制御回路３６はメモリセルアレイ１０をリフレッシュ
する。

【００４５】まず図１３を参照して、テストモードエン
トリ動作について説明する。この場合、外部アドレス信
号ＥＸＴＡ０をＨレベルに、外部アドレス信号ＥＸＴＡ
１をスーパーＶＩＨレベルに設定し、ＷＣＢＲサイクル
を実行する。

【００４６】ＷＣＢＲサイクルにおいて行アドレススト
ローブ信号ＲＡＳＦがＨレベルに活性化されると、行系
動作開始制御回路３４によりＣＢＲ検出信号／ＣＢＲが
Ｌレベルに活性化され、かつテストモードエントリＷＣ
ＢＲ検出回路４３によりＷＣＢＲ検出信号ＷＣＢＲがＨ
レベルに活性化される。

【００４７】ＷＣＢＲ検出信号ＷＣＢＲがＨレベルにな
ると、ワンショットマルチバイブレータ回路３８０によ
り検出器イネーブル信号ＴＭＳＥＴＤが予め定められた
期間だけＨレベルになる。検出器イネーブル信号ＴＭＳ
ＥＴＤがＨレベルになると、ＳＶＩＨ検出器３８１およ
び３８２の両方が動作し始める。ここでは外部アドレス
信号ＥＸＴＡ１のみがスーパーＶＩＨレベルになるの
で、スーパーＶＩＨ検出信号ＳＶＩＨ１のみがＨレベル
になり、スーパーＶＩＨ検出信号ＳＶＩＨ０はＬレベル
を維持する。

【００４８】検出器イネーブル信号ＴＭＳＥＴＤがＨレ
ベルの期間中、クロックドインバータ４０５からなるゲ
ートは開き、ＮＡＮＤ回路４０４の出力信号をＮＡＮＤ
回路４０６およびインバータ回路４０７からなるラッチ
回路に転送する。ここでは、スーパーＶＩＨ検出信号Ｓ
ＶＩＨ０はＬレベルで、スーパーＶＩＨ検出信号ＳＶＩ
Ｈ１はＨレベルで、内部アドレス信号／ＩＮＴＡ０はＬ
レベルであるので、ＮＡＮＤ回路４０４の出力信号はＬ
レベルとなる。

【００４９】検出器イネーブル信号ＴＭＳＥＴＤがＬレ
ベルになると、クロックドインバータ回路４０５からな
るゲートは閉じ、逆にＮＡＮＤ回路４０９からなるゲー
トは開く。そのため、ラッチされた信号はＮＡＮＤ回路
４０９を介して転送され、これによりテストモードエン
トリ信号ＴＭＥＥＮＴＲＹがＨレベルとなる。

【００５０】ここではスーパーＶＩＨ検出信号ＳＶＩＨ
１だけでなくスーパーＶＩＨ検出信号ＳＶＩＨ０も検出
されている。これは、アドレス信号ＥＸＴＡ１だけに高
電圧ノイズが入ることはほとんどなく、このような高電
圧ノイズをスーパーＶＩＨと誤って認識しないようにす
るためである。

【００５１】ところで、テストモードエントリ信号ＴＭ
ＥがＬレベルの場合においては、行アドレスストローブ
信号ＲＡＳＦがＨレベルになると、行系動作開始制御回
路３４により行系動作開始信号／ＲＡＳＥがＬレベルに
活性化される。行系動作開始信号／ＲＡＳＥがＬレベル
になると、行系制御回路３６は動作し始め、所定期間経
過後にセンスアンプ駆動信号／ＲＸＤをＬレベルに活性
化される。このＬレベルのセンスアンプ駆動信号／ＲＸ
Ｄに応答してセンスアンプは動作し、ビット線対に生じ
た微小電位差を増幅する。

【００５２】続いて行アドレスストローブ信号ＲＡＳＦ
がＬレベルになると、行系動作開始信号／ＲＡＳＥはＨ
レベルに不活性化され、続いてセンスアンプ駆動信号／
ＲＸＤもＨレベルに不活性化される。行系動作開始信号
／ＲＡＳＥの不活性化に伴い図８中のワード線駆動信号
ＲＸＴが不活性化されるとワード線は立下がり、続いて
センスアンプはＨレベルのセンスアンプ駆動信号／ＲＸ
Ｄに応答して不活性化される。

【００５３】センスアンプ駆動信号／ＲＸＤがＨレベル
に不活性化されると、図６に示されるテストモードエン
トリＷＣＢＲ検出回路４３中のクロックドインバータ回
路４５８からなるゲートが開く。ＮＡＮＤ回路４５３お
よび４５４からなるフリップフロップ回路はＨレベルの
テストモードエントリ信号ＴＭＥＥＮＴＲＹに応答して
出力ノードＮＡをＨレベルに保持している。その結果、
ノードＮＡにおけるＨレベルの信号はクロックドインバ
ータ回路４５８を介して転送され、これによりテストモ
ードエントリ信号ＴＭＥがＨレベルとなる。このように
テストモードエントリ信号ＴＭＥは、行アドレスストロ
ーブ信号ＲＡＳＦがＬレベルに不活性化されさらにセン
スアンプが不活性化された後にＨレベルとなる。この動
作は上述したテストモードエントリ時には問題ないが、
ＣＢＲやＲＯＲ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）
サイクルにおいて行系が動作している最中にＤＲＡＭが
急にテストモードから出た場合に不具合が生じないよう
にするためである。

【００５４】上述したように、テストモードエントリ回
路３０はＷＣＢＲサイクルにおいて外部アドレス信号Ｅ
ＸＴＡ０がＨレベルでかつ外部アドレス信号ＥＸＴＡ１
がスーパーＶＩＨレベルのとき、テストモードイネーブ
ル信号ＴＭＥをＨレベルに活性化する。これによりテス
トモードセット回路３２はテストモードの設定が可能な
状態となるが、まだいずれのテストモード信号ＴＭ１〜
ＴＭ４もＨレベルに活性化していない。

【００５５】次に、図１４を参照してテストモードエン
トリ信号ＴＭＥがＨレベルになった後に２回目のＷＣＢ
Ｒサイクルにおいてテストモード信号ＴＭ１をＨレベル
にセットする動作を説明する。

【００５６】上記表１に示されるように、テストモード
信号ＴＭ１をセットするためには、外部アドレス信号Ｅ
ＸＴＡ２をＨレベルに、外部アドレス信号ＥＸＴＡ３を
Ｌレベルに設定しなければならない。

【００５７】検出器イネーブル信号ＴＭＳＥＴＤがＨレ
ベルの期間中に、図５に示されるテストモードエントリ
アドレスデコード回路４０中のＮＡＮＤ回路４１８およ
びインバータ回路４１９からなるラッチ回路にＬレベル
の信号がラッチされる。続いて検出器イネーブル信号Ｔ
ＭＳＥＴＤがＬレベルになると、ＮＡＮＤ回路４２１か
らなるゲートが開き、テストモードセット信号ＴＭＳＥ
ＴがＨレベルとなる。

【００５８】図７に示される行系動作開始制御回路３４
においては、ＷＣＢＲサイクルであるからＷＢＲ検出信
号／ＷＢＲおよびＣＢＲ検出信号／ＣＡＳＢＲはともに
Ｌレベルである。そのため、ＮＯＲ回路３４７の出力信
号はＨレベルである。また、テストモードイネーブル信
号ＴＭＥはＨレベルである。さらに、図５に示されたテ
ストモードエントリアドレスデコード回路４０中のイン
バータ４１４の出力ノードＮＢはＬレベルであるからリ
フレッシュオン信号／ＲＥＦＯＮはＨレベルである。し
たがって、図７に示されたロウ系動作開始制御回路３４
中の３入力ＮＡＮＤ回路３４８の出力ノードＮＣはＬレ
ベルとなる。そのため、行アドレスストローブ信号ＲＡ
ＳＦがＨレベルに活性化されても行系動作開始信号／Ｒ
ＡＳＥはＬレベルに活性化されない。

【００５９】また、図５に示されたテストモードエント
リアドレスデコード回路４０において、外部アドレス信
号ＥＸＴＡ０がＬレベルであるから内部アドレス信号／
ＩＮＴＡ０はＨレベルである。そのため、検出器イネー
ブル信号ＴＭＳＥＴＤがＬレベルとなってもリフレッシ
ュオン信号／ＲＥＦＯＮはＨレベルのまま活性化されな
い。したがって、図７に示された行系動作開始制御回路
３４において、ＮＡＮＤ回路３４８の出力ノードＮＣは
Ｌレベルのままであり、行系動作開始信号／ＲＡＳＥも
Ｈレベルのまま活性化されない。このようにテストモー
ドを設定するために再びＷＣＢＲを入力しても行系動作
開始信号／ＲＡＳＥは活性化されないから行系制御回路
３６は動作せず、その結果、リフレッシュ動作も行なわ
れない。

【００６０】続いてテストモードセット信号ＴＭＳＥＴ
がＨレベルになると、図９に示されたテストモードセッ
ト回路３２が動作し始め、図１０に示されたテストモー
ドセットパルス発生回路４８が遅延回路４８１により予
め定められた期間だけＨレベルのテストモードセットパ
ルス信号を発生する。また、図１１に示されたテストモ
ードアドレスデコード回路５０において、テストモード
エントリ信号ＴＭＥがＨレベルであるから内部アドレス
信号ＩＮＴＡｎはテストアドレスデコード信号ＴＡＤ
Ｄ，／ＴＡＤＤにデコードされる。そして、図１２に示
されたテストモードデコード回路５２において、テスト
アドレスデコード信号ＴＡＤＤ２，／ＴＤＤ２〜ＴＡＤ
Ｄ５，／ＴＡＤＤ５がデコードされ、テストモード信号
ＴＭ１〜ＴＭ４がセットされる。ここでは、外部アドレ
ス信号Ａ２からＨレベルでありかつ外部アドレス信号Ｅ
ＸＴＡ３がＬレベルであるから、テストアドレスデコー
ド信号ＴＡＤＤ２および／ＴＡＤＤ３がともにＨレベル
となり、テストモード信号ＴＭ１がＨレベルにセットさ
れる。テストモード信号ＴＭ１がＨレベルになると直ち
にテスト制御回路２８１はテストを実行するが、上述し
たようにテストモードのセット時には行系制御回路３６
が動作していないため、安定したテストを行なうことが
できる。

【００６１】次に、図１５を参照して、テストモード信
号ＴＭ１をセットした後に追加的にテストモード信号Ｔ
Ｍ３をセットする動作を説明する。上記表１に示される
ように、テストモード信号ＴＭ３をセットするために
は、外部アドレス信号ＥＸＴＡ４をＬレベルに、外部ア
ドレス信号ＥＸＴＡ５をＨレベルに設定しなければなら
ない。

【００６２】ここで、テストモード信号ＴＭ１〜ＴＭ４
はグループＡおよびＢに分けられている。テストモード
信号ＴＭ１およびＴＭ２はグループＡに属し、テストモ
ード信号ＴＭ３およびＴＭ４はグループＢに属してい
る。グループＡに属するテストモードとグループＢに属
するテストモードとは並列的に設定することが可能であ
る。

【００６３】次の表２は、グループＡ，Ｂをホールドま
たはリセットするためのアドレスキーを示す。グループ
Ａに属するテストモード信号ＴＭ１およびＴＭ２を既に
設定されている状態のまま維持するためには、外部アド
レス信号ＥＸＴＡ２およびＥＸＴＡ３をともにＨレベル
に設定する。グループＡに属するテストモード信号ＴＭ
１およびＴＭ２をともにリセットするためには、外部ア
ドレス信号ＥＸＴＡ２およびＥＸＴＡ３をともにＬレベ
ルに設定する。グループＢに属するテストモード信号Ｔ
Ｍ３およびＴＭ４を既に設定されている状態のまま維持
するためには、外部アドレス信号ＥＸＴＡ４およびＥＸ
ＴＡ５をともにＨレベルに設定する。グループＢに属す
るテストモード信号ＴＭ３およびＴＭ４をともにリセッ
トするためには、外部アドレス信号ＥＸＴＡ４およびＥ
ＸＴＡ５をともにＬレベルに設定する。

【００６４】

【表２】

【００６５】ここでは、テストモード信号ＴＭ１をＨレ
ベルのまま維持するために、外部アドレス信号ＥＸＴ２
およびＥＸＴＡ３をともにＨレベルに設定する。

【００６６】この場合、外部アドレス信号ＥＸＴＡ４が
Ｈレベルでありかつ外部アドレス信号ＥＸＴＡ５がＬレ
ベルであるからテストアドレスデコード信号ＴＡＤＤ４
および／ＴＡＤＤ５がともにＨレベルとなり、テストモ
ード信号ＴＭ３がＨレベルにセットされる。また、外部
アドレス信号ＥＸＴＡ２およびＥＸＴＡ３はともにＨレ
ベルであるから、図１２に示されたテストモードデコー
ド回路５２によりテストモード信号ＴＭ１およびＴＭ２
が変化することはなく、すなわちテストモード信号ＴＭ
１はＨレベルを維持し、テストモード信号ＴＭ２はＬレ
ベルを維持する。

【００６７】このように、テストモードセット回路３２
はテストモード信号ＴＭ１を活性化し続けかつさらにも
う１つのテストモード信号ＴＭ３を活性化する。したが
って、テストモードを一旦リセットしなくても同時に２
つ以上のテストモードをセットすることができる。

【００６８】次に、図１６を参照してテストモード信号
ＴＭ１およびＴＭ３がセットされた後に再びＷＣＢＲサ
イクルでテストモード信号ＴＭ４を追加的にセットしよ
うとした場合の動作について説明する。上記表１に示さ
れるように、テストモード信号ＴＭ４をセットするため
には、外部アドレス信号ＥＸＴＡ４をＬレベルに、外部
アドレス信号ＥＸＴＡ５をＨレベルに設定しなければな
らない。グループＡのテストモードはそのまま保持する
ために、外部アドレス信号ＥＸＴＡ２およびＥＸＴＡ３
をともにＨレベルに設定する。

【００６９】図５に示されたテストモードエントリアド
レスデコード回路４０によりテストモードセット信号Ｔ
ＭＳＥＴがＨレベルに活性化され、これに応答して図１
０に示されたテストモードセットパルス発生回路４８に
よりＨレベルのテストモードセットパルス信号ＴＭＳＥ
ＴＰが生成されると、図１２に示されたテストモードデ
コード回路５２における４入力ＡＮＤ５４１において、
テストアドレスデコード信号／ＴＡＤＤ４，ＴＡＤＤ５
およびテストモードセットパルス信号ＴＭＳＥＴＰがす
べてＨレベルになる。しかしながら、テストモード信号
ＴＭ３はＨレベルに設定されているため、ＡＮＤ回路５
４１の出力信号はＬレベルである。そのため、テストモ
ード信号ＴＭ４はＬレベルのままＨレベルにセットされ
ない。

【００７０】このようにテストモード信号ＴＭ３が先に
セットされている場合、テストモード信号ＴＭ４は後か
らセットされない。逆に、テストモード信号ＴＭ４が先
にセットされている場合、テストモード信号ＴＭ３は後
からセットされない。これらは同時に実行することがで
きない排他的なテストモードに適用される。たとえばテ
ストモード信号ＴＭ３に応答して活性化されるテスト制
御回路２８３は出力イネーブル信号／ＯＥピン１８を介
して基板電圧ＶＢＢを印加するテストを実行するように
し、テストモード信号ＴＭ４に応答して活性化されるテ
スト制御回路２８４は出力イネーブル信号／ＯＥピン１
８を介してビット線電位ＶＢＬ（ＶＣＣ／２）を印加す
るテストを実行するようにする。この場合、基板電位印
加テストモードが先にセットされている場合、ビット線
電位印加テストモードは後からセットされない。

【００７１】テストモード信号ＴＭ４をセットしたい場
合は、テストモード信号ＴＭ４の属するグループＢをリ
セットするかテストモード全体をリセットするかして一
旦テストモード信号ＴＭ３をＬレベルにリセットした後
にテストモード信号ＴＭ４をＨレベルにセットすればよ
い。

【００７２】このように、テストモードセット回路３２
はセットされているテストモード信号に応答して実行さ
れているテストと同時に実行することができないテスト
を実行するためのテストモードの設定を禁止する。

【００７３】次に、図１７を参照してグループＡに属す
るテストモード信号ＴＭ１およびＴＭ２をリセットする
動作について説明する。上記表２に示されるように、グ
ループＡをリセットするためには、外部アドレス信号Ｅ
ＸＴＡ２およびＥＸＴＡ３をともにＬレベルに設定す
る。ここでは、グループＢをそのままホールドするため
に、外部アドレス信号ＥＸＴＡ４およびＥＸＴＡ５をと
もにＨレベルに設定する。この場合、図１２に示される
テストモードデコード回路５２において、テストアドレ
スデコード信号／ＴＡＤＤ２および／ＴＡＤＤ３がとも
にＨレベルとなっているときに、Ｈレベルのテストモー
ドセットパルス信号ＴＭＳＥＴＰに応答してこれとほぼ
同じ幅のＨレベルのリセット信号ＲＥＳＥＴＡが生成さ
れる。これによりＮＯＲ回路５２４およびインバータ回
路５２５からなるラッチ回路がリセットされ、テストモ
ード信号ＴＭ１がＬレベルにリセットされる。ここでは
テストモード信号ＴＭ２はもともとＬレベルであるから
そのままＬレベルを維持する。もしテストモード信号Ｔ
Ｍ２がＨレベルにセットされていたとしたら、上記と同
様にテストモード信号ＴＭ２もＬレベルにリセットされ
る。また、ここでは外部アドレス信号ＥＸＴＡ４および
ＥＸＴＡ５はともにＨレベルに設定されているので、グ
ループＢに属するテストモード信号ＴＭ３およびＴＭ４
はそのままホールドされている。もし外部アドレス信号
ＥＸＴＡ４およびＥＸＴＡ５をともにＬレベルに設定す
ると、Ｈレベルのリセット信号ＲＥＳＥＴＢが生成さ
れ、これによりグループＢもリセットされることにな
る。

【００７４】次に、図１８を参照してテストモード信号
ＴＭ１をセットした後に再びＷＣＢＲサイクルで追加的
にテストモード信号ＴＭ２をセットする動作について説
明する。上記表１に示されるように、テストモード信号
ＴＭ２をセットするためには、外部アドレス信号ＥＸＴ
Ａ２をＬレベルに、外部アドレス信号ＥＸＴＡ３をＨレ
ベルに設定する必要がある。ここでは外部アドレス信号
ＥＸＴＡ４およびＥＸＴＡ５をともにＨレベルに設定
し、Ｂグループはそのままホールドされるようにする。

【００７５】テストモードセット信号ＴＭＳＥＴがＨレ
ベルとなり、Ｈレベルのテストモードセットパルス信号
ＴＭＳＥＴＰが生成されると、図１２に示されるテスト
モードデコード回路５２中の３入力ＡＮＤ回路５２６に
おいて、テストアドレスデコード信号／ＴＡＤＤ２，Ｔ
ＡＤＤ３およびテストモードセットパルス信号ＴＭＳＥ
ＴＰがすべてＨレベルとなる。そのため、テストモード
信号ＴＭ２がＨレベルにセットされ、ＮＯＲ回路５３１
およびインバータ回路５３２からなるラッチ回路により
ラッチされる。しかしながら、このテストモード信号Ｔ
Ｍ２の設定は他のテストモード信号ＴＭ１，ＴＭ３，Ｔ
Ｍ４の設定と異なる。テストモード信号ＴＭ１，ＴＭ
３，ＴＭ４は行アドレスストローブ信号ＲＡＳＦがＬレ
ベルに不活性化されてもグループごとのリセットかテス
トモードのリセットかでしかＬレベルにリセットされな
い。これに対し、テストモード信号ＴＭ２をラッチする
ラッチ回路にはＮＡＮＤ回路５３０の出力信号が与えら
れている。したがって、行アドレスストローブ信号ＲＡ
ＳＦがＬレベルになると、ＷＣＢＲ検出信号ＷＣＢＲが
Ｌレベルとなる。これによりＮＡＮＤ回路５３０の出力
信号がＨレベルとなり、テストモード信号ＴＭ２がＬレ
ベルにリセットされる。

【００７６】したがって、テストモード信号ＴＭ２は行
アドレスストローブ信号ＲＡＳＦがＨレベルの期間中だ
けテストする場合やこのテストモードだけから抜けその
他のテストモードからは抜けない場合に用いられる。テ
ストモード信号ＴＭ２は、行アドレスストローブ信号Ｒ
ＡＳＦがＬレベルになったときグループに関係なくリセ
ットされ、ＤＲＡＭはそのテストモードから出ることが
できる。

【００７７】テストモード信号ＴＭ２は、センスアンプ
の活性をテストモードで制御している場合に有効であ
る。図６に示されるテストモードエントリ回路４３にお
いて、２入力ＮＡＮＤ回路４３１の出力信号を用いてＷ
ＣＢＲサイクルを判定しているが、センスアンプ活性化
テストモードの場合、ＤＲＡＭがテストモードから出る
までセンスアンプ駆動信号／ＲＸＤはＬレベルである。
センスアンプ駆動信号／ＲＸＤがＨレベルにならなけれ
ばＮＡＮＤ回路４３１の出力信号はＬレベルにならない
ため、そのテストモードに入っている間、ＷＣＢＲ検出
信号ＷＣＢＲは生成されない。このようにＮＡＮＤ回路
４３１の入力にセンスアンプ駆動信号／ＲＸＤが用いら
れているのは基本的な書込動作時に行アドレスストロー
ブ信号ＲＡＳＦにＬレベルのパルスが生じてＷＣＢＲ状
態になるのを防止するためである。これは、一旦このセ
ンスアンプ活性化テストモードに入ると、ＷＣＢＲ検出
信号ＷＣＢＲが生成されないため、新たにテストモード
をセットできなくなり、また、テストモードをグループ
ごとにリセットできなくなるということを意味する。

【００７８】それに加えて、テストモードをリセットす
るためにＣＢＲまたはＲＯＲサイクルを実行したとして
も、図６に示されるテストモードエントリ回路４３にお
いてノードＮＡはＬレベルにセットされるが、クロック
ドインバータ回路４５８は行アドレスストローブ信号Ｒ
ＡＳＦがＬレベルとなりかつセンスアンプ駆動信号／Ｒ
ＸＤがＨレベルにならないと動作しない。ここでは、セ
ンスアンプ駆動信号／ＲＸＤはテストモードによってＬ
レベルに固定されているので、テストモードエントリ信
号ＴＭＥはＨレベルからＬレベルになることができな
い。すなわち、センスアンプ活性化テストモードを設け
た場合、この回路では一旦そのテストモードに入ると、
そのテストモードに関していずれの動作もロックされて
しまう。そこで、そのようなテストモードに図１２に示
されるテストモード信号ＴＭ２のセット回路を使用する
ことにより、行アドレスストローブ信号ＲＡＳＦがＬレ
ベルになればテストモード信号ＴＭ２はＬレベルにリセ
ットされ、センスアンプ活性化信号／ＲＸＤがＬレベル
に固定されることもなく、前述したような問題は起こら
ない。

【００７９】次に、図１９を参照してテストモード中、
つまりテストモードイネーブル信号ＴＭＥがＨレベルに
ある間に、ＣＢＲリフレッシュ動作を行なう方法につい
て説明する。テストモード中にＣＢＲリフレッシュ動作
を行なう場合、ＷＣＢＲリフレッシュ動作を使用する。
上記表１に示されるように、ＷＣＢＲリフレッシュ動作
を行なうためには、外部アドレス信号ＥＸＴＡ０をＨレ
ベルに設定する必要がある。その他の外部アドレス信号
ＥＸＴＡ１〜ＥＸＴＡ５はいずれのレベルに設定しても
よい。

【００８０】この場合、図７に示されるロウ系動作開始
制御回路３４において、検出器イネーブル信号ＴＭＳＥ
ＴＤがＨレベルの期間中、ノードＮＣはＬレベルに保持
され、行系動作開始制御信号／ＲＡＳＥはＨレベルであ
るから行系制御回路３６は動作しない。しかしながら、
ＳＶＩＨ検出器３８１，３８２の動作終了時に検出器イ
ネーブル信号ＴＭＳＥＴＤがＬレベルになると、図５に
示されるテストモードエントリアドレスデコード回路４
０において、内部アドレス信号／ＩＮＴＡ０がＬレベル
であるので、ノードＮＢはＨレベルとなり、検出器イネ
ーブル信号／ＴＭＳＥＴＤがＨレベルとなってからリフ
レッシュオン信号／ＲＥＦＯＮがＬレベルとなる。これ
により、図７に示される行系動作開始制御回路３４にお
いて、ノードＮＣがＨレベルとなり、行アドレスストロ
ーブ信号ＲＡＳＦはＨレベルであるから、行系動作開始
制御信号／ＲＡＳＥがＬレベルとなり、行系制御回路３
６が動作し始める。また、このときＣＢＲサイクルで生
成されるＣＢＲ検出信号／ＣＢＲがＬレベルであるから
ＣＢＲリフレッシュ動作が行なわれる。また、このとき
内部アドレス信号／ＩＮＴＡ０がＬレベルであるからテ
ストモードセット信号ＴＭＳＥＴはＬレベルであり、テ
ストモードがセットされることはない。また、外部アド
レス信号ＥＸＴＡ１がスーパーＶＩＨレベルの場合はテ
ストモードエントリ信号ＴＭＥＥＮＴＲＹがＨレベルと
なってしまうが、テストモードエントリ信号ＴＭＥがも
ともとＨレベルであるのでそのまま保持され、動作に不
具合は起きず、上述したＣＢＲ動作が正常に行なわれ
る。

【００８１】次に、図２０を参照してＣＢＲサイクルで
テストモードをリセットする動作について説明する。図
６に示されるテストモードエントリ回路４３において、
ライトイネーブル信号ＷＥＦはＬレベルであるので、Ｗ
ＢＲ検出信号／ＷＢＲはＨレベルとなり、ＷＣＢＲ検出
信号ＷＣＢＲはＬレベルとなる。また、図７に示される
行系動作開始制御回路３４において、列アドレスストロ
ーブ信号ＣＡＳＯＲがＨレベルにある間に行アドレスス
トローブ信号ＲＡＳＦがＬレベルからＨレベルに変化す
るので、ＣＢＲ検出信号／ＣＡＳＢＲがＬレベルとな
り、ＣＢＲ検出信号／ＣＢＲがＬレベルとなる。これに
より、図６に示されるテストモードエントリ回路４３に
おいて、ＮＡＮＤ回路４４０の出力信号がＬレベルとな
り、ＣＢＲ検出信号／ＣＢＲＯＲがＬレベルとなる。こ
れにより、ノードＮＡがＬレベルとなり、ＮＡＮＤ回路
４５３および４５４からなるラッチ回路によりラッチさ
れる。図７に示される行系動作開始制御回路３４におい
て、ＷＢＲ検出信号／ＷＢＲがＨレベルであるので、ノ
ードＮＣはＨレベルとなり、行系動作開始制御信号／Ｒ
ＡＳＥが行アドレスストローブ信号ＲＡＳＦに同期して
Ｌレベルとなる。したがって、行系制御回路３６はＣＢ
Ｒリフレッシュ動作を行なう。その後、行アドレススト
ローブ信号ＲＡＳＦがＬレベルになり、行系動作開始制
御信号／ＲＡＳＥがＨレベルとなった後、センスアンプ
駆動信号／ＲＸＤがＨレベルになったとき、図６に示さ
れるノードＮＡにおけるＬレベルがクロックドインバー
タ回路４５８を介して転送され、これによりテストモー
ドエントリ信号ＴＭＥがＬレベルになる。これにより、
図１２に示されるテストモードデコード回路５２におい
て、リセット信号ＲＥＳＥＴＡおよびＲＥＳＥＴＢがと
もにＨレベルとなり、結局、すべてのテストモード信号
ＴＭ１〜ＴＭ４がＬレベルとなる。このようにＤＲＡＭ
はＣＢＲサイクルにより既に入っているすべてのテスト
モードから出ることができる。

【００８２】以上のようにこの発明の実施の形態によれ
ば、テストモード判定回路２６は１回目のＷＣＢＲサイ
クルでアドレスキーに応じてテストモードエントリ信号
ＴＭＥを活性化し、テストモードエントリ信号ＴＭＥが
活性化されている間に２回目のＷＣＢＲサイクルでアド
レスキーに応じてテストモード信号ＴＭ１〜ＴＭ４を選
択的に活性化するようにしているため、テストモードに
入るためには最低２回ＷＣＢＲを入力する必要があるた
め、このＤＲＡＭは誤ってテストモードに入る可能性が
低くなる。

【００８３】また、テストモード判定回路２６はあるテ
ストモード信号を活性化した後、そのテストモード信号
を活性化し続けかつ追加的に別のテストモード信号を活
性化するようにしているため、このＤＲＡＭは同時に複
数のテストモードに入ることができ、テストの自由度が
高くなる。しかも、テストモード判定回路２６は活性し
続けているテストモード信号に応答して実行されている
テストと同時に実行することができないテストを実行す
るためのテストモード信号の活性化を禁止するようにし
ているため、このＤＲＡＭは排他的なテストモードに同
時に入ることはない。

【００８４】また、行系制御回路３６はテストモードエ
ントリ信号ＴＭＥが不活性化されている間にＣＢＲが入
力されたときメモリセルアレイ１０をリフレッシュし、
テストモードエントリ信号ＴＭＥが活性化されている間
にＷＣＢＲが入力され、テストモードセット動作になっ
たときにメモリセルアレイ１０をリフレッシュしないよ
うにしているため、テストモードセット中にリフレッシ
ュ動作が行なわれ、データが破壊されるというような不
具合は生じない。しかも、行系制御回路３６はテストモ
ードエントリ信号ＴＭＥが活性化されている間にＷＣＢ
Ｒサイクルでアドレスキーに応じてメモリセルアレイ１
０をリフレッシュするようにしているため、テストモー
ドエントリ中でも必要に応じてリフレッシュ動作を行な
うことができる。

【００８５】また、テストモード判定回路２６はアドレ
スキーに応じてグループＡのテストモード信号ＴＭ１お
よびＴＭ２を不活性化したり、グループＢのテストモー
ド信号ＴＭ３およびＴＭ４を不活性化するようにしてい
るため、単純な回路構成を用いてグループごとにテスト
モードをリセットすることができる。しかも、テストモ
ード判定回路２６はアドレスキーに応じてグループＡの
テストモード信号ＴＭ１およびＴＭ２を活性化し続けた
り、グループＢのテストモード信号ＴＭ３およびＴＭ４
を活性化し続けるようにしているため、簡単な回路構成
を用いてグループごとにテストモードをホールドするこ
とができる。

【００８６】また、テストモードエントリアドレスデコ
ード回路４０は検出器イネーブル信号ＴＭＳＥＴＤが不
活性化されたときアドレスキーをデコードするようにし
ているため、安定したアドレスキーをデコードすること
ができ、テストモードを正確に判別することができる。

【００８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８８】

【発明の効果】以上のようにこの発明によれば、テスト
モード判別回路が２回目のＷＣＢＲサイクルで初めてア
ドレスキーに応じてテストモード信号を活性化している
ため、この半導体記憶装置は誤ってテストモードに入っ
てしまう可能性が低い。

【図面の簡単な説明】

【図１】 この発明の実施の形態によるＤＲＡＭの全体
構成を示すブロック図である。

【図２】 図１中の制御回路の部分的な構成を示すブロ
ック図である。

【図３】 図１中の制御回路に含まれる図２中のテスト
モードエントリ回路、行系動作開始制御回路および行系
制御回路の構成を示すブロック図である。

【図４】 図３中のＳＶＩＨ検出器制御回路の構成を示
す回路図である。

【図５】 図３中のテストモードエントリアドレスデコ
ード回路の構成を示す回路図である。

【図６】 図３中のテストモードエントリＷＣＢＲ検出
回路の構成を示す回路図である。

【図７】 図３中の行系動作開始制御回路の構成を示す
回路図である。

【図８】 行系制御回路の構成を示す回路図である。

【図９】 図２中のテストモードセット回路の構成を示
すブロック図である。

【図１０】 図９中のテストモードセットパルス発生回
路の構成を示す回路図である。

【図１１】 図９中の各テストモードアドレスデコード
回路の構成を示す回路図である。

【図１２】 図９中のテストモードデコード回路の構成
を示す回路図である。

【図１３】 図１〜図１２に示されたＤＲＡＭによるテ
ストモードエントリ動作を示すタイミング図である。

【図１４】 図１３に示されるテストモードエントリ動
作後に１つのテストモードを設定する動作を示すタイミ
ング図である。

【図１５】 図１４に示されるテストモード設定動作後
に追加的に別のテストモードを設定する動作を示すタイ
ミング図である。

【図１６】 図１５に示されるテストモード設定動作後
にそれらと排他的なテストモードを設定しようとした場
合の動作を示すタイミング図である。

【図１７】 図１５に示されるテストモード設定動作後
に１つのグループをリセットしかつもう１つのグループ
をホールドする動作を示すタイミング図である。

【図１８】 図１５に示されるテストモード設定動作後
に追加的にもう１つのテストモードを設定する動作を示
すタイミング図である。

【図１９】 テストモード中に行なわれるＣＢＲリフレ
ッシュ動作を示すタイミング図である。

【図２０】 図１〜図１２に示されるＤＲＡＭがＣＢＲ
サイクルでテストモードから出る動作を示すタイミング
図である。

【符号の説明】

１０ メモリセルアレイ、２０ 制御回路、２６ テス
トモード安定回路、２８１〜２８４ テスト制御回路、
３０ テストモードエントリ回路、３２ テストモード
セット回路、３４ 行系動作開始制御回路、３６ 行系
制御回路、３８ＳＶＩＨ検出器制御回路、４０ テスト
モードエントリアドレスデコード回路、４３ テストモ
ードエントリＷＣＢＲ検出回路、３８０ ワンショット
マルチバイブレータ回路、３８１，３８２ ＳＶＩＨ検
出器、４８ テストモードセットパルス発生回路、５０
テストモードアドレスデコード回路、５２ テストモ
ードデコード回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 有冨 謙悟 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AE11 AH04 AK14 5B024 AA03 AA11 AA15 BA21 BA29 CA07 CA27 DA01 EA04 5L106 AA01 DD12 GG05

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイを有する半導体記憶装
   置であって、 行アドレスストローブ信号が活性化される前にライトイ
   ネーブル信号および列アドレスストローブ信号が活性化
   されたときアドレスキーに応じてテストモードエントリ
   信号を活性化し、そのテストモードエントリ信号が活性
   化されている間において行アドレスストローブ信号が活
   性化される前にライトイネーブル信号および列アドレス
   ストローブ信号が活性化されたときアドレスキーに応じ
   て複数のテストモード信号を選択的に活性化するテスト
   モード判定回路と、 前記複数のテストモード信号に対応して設けられ、各々
   が対応するテストモード信号に応答して前記半導体記憶
   装置に対して予め定められたテストを実行する複数のテ
   スト制御回路とを備える、半導体記憶装置。
2. 【請求項２】 前記テストモード判定回路は、前記テス
   トモード信号のうち１つを活性化し、そのテストモード
   信号を活性化し続けかつさらにもう１つのテストモード
   信号を活性化する、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記テストモード判定回路は、前記活性
   化し続けているテストモード信号に応答して実行されて
   いるテストと同時に実行することができないテストを実
   行するためのテストモード信号の活性化を禁止する、請
   求項２に記載の半導体記憶装置。
4. 【請求項４】 前記半導体記憶装置はさらに、 前記テストモードエントリ信号が不活性化されている間
   において行アドレスストローブ信号が活性化される前に
   ライトイネーブル信号および列アドレスストローブ信号
   が活性化されたとき前記メモリセルアレイをリフレッシ
   ュするリフレッシュ手段を備える、請求項１に記載の半
   導体記憶装置。
5. 【請求項５】 前記リフレッシュ手段は、前記テストモ
   ードエントリ信号が活性化されている間において行アド
   レスストローブ信号が活性化される前にライトイネーブ
   ル信号および列アドレスストローブ信号が活性化された
   ときアドレスキーに応じて前記メモリセルアレイをリフ
   レッシュする、請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記複数のテストモード信号は複数のグ
   ループに分けられ、 前記テストモード判定回路は、アドレスキーに応じて前
   記各グループのテストモード信号を不活性化する、請求
   項１に記載の半導体記憶装置。
7. 【請求項７】 前記テストモード判定回路は、アドレス
   キーに応じて前記各グループのテストモード信号を活性
   化し続ける、請求項６に記載の半導体記憶装置。
8. 【請求項８】 前記テストモード判定回路は、 行アドレスストローブ信号が活性化される前にライトイ
   ネーブル信号および列アドレスストローブ信号が活性化
   されたとき検出器イネーブル信号を活性化するワンショ
   ットマルチバイブレータ回路と、 前記検出器イネーブル信号に応答してアドレスキーとし
   て入力された高電圧を検出する高電圧検出器と、 前記検出器イネーブル信号が不活性化されたときアドレ
   スキーをデコードするデコード回路とを含む、請求項１
   に記載の半導体記憶装置。