JP2762833B2 - ダイナミック型ランダムアクセスメモリ装置 - Google Patents
ダイナミック型ランダムアクセスメモリ装置Info
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- JP2762833B2 JP2762833B2 JP4076104A JP7610492A JP2762833B2 JP 2762833 B2 JP2762833 B2 JP 2762833B2 JP 4076104 A JP4076104 A JP 4076104A JP 7610492 A JP7610492 A JP 7610492A JP 2762833 B2 JP2762833 B2 JP 2762833B2
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- Japan
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- signal
- circuit
- memory device
- test
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
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- G11C29/46—Test trigger logic
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型ランダム
アクセスメモリ装置（以下、ＤＲＡＭ）に関し、特に、
複数のテスト回路を備えたＤＲＡＭに関する。
アクセスメモリ装置（以下、ＤＲＡＭ）に関し、特に、
複数のテスト回路を備えたＤＲＡＭに関する。
【０００２】
【従来の技術】近年、ＤＲＡＭは高集積化が進み、出荷
試験の長時間化や、回路構成やデバイス構造の複雑さゆ
え、デバイス評価や、不良解析が難しいなど様々な問題
が生じている。
試験の長時間化や、回路構成やデバイス構造の複雑さゆ
え、デバイス評価や、不良解析が難しいなど様々な問題
が生じている。
【０００３】これらの問題を解決するために、様々なテ
スト回路をあらかじめＤＲＡＭ内に備える場合が多い。
例えば、出荷試験の試験時間を短縮するためには、複数
のメモリセルに同時にアクセスをし、その複数のメモリ
セルのデータが一致していれば良品とする並列テストモ
ードが提案されており、複数のインバータによるディレ
ーチェーンのインバータの数を減らし、あるアクセスパ
スを短絡させ、高温時の状況を、常温で実現させようと
するテストモードや、基板バイアスレベルを変えて、不
良を加速させるテストモードを備えたＤＲＡＭも提案さ
れている。
スト回路をあらかじめＤＲＡＭ内に備える場合が多い。
例えば、出荷試験の試験時間を短縮するためには、複数
のメモリセルに同時にアクセスをし、その複数のメモリ
セルのデータが一致していれば良品とする並列テストモ
ードが提案されており、複数のインバータによるディレ
ーチェーンのインバータの数を減らし、あるアクセスパ
スを短絡させ、高温時の状況を、常温で実現させようと
するテストモードや、基板バイアスレベルを変えて、不
良を加速させるテストモードを備えたＤＲＡＭも提案さ
れている。
【０００４】通常、これらのテストモードを使用するた
めには、ある特定のテストモードエントリーサイクル
と、一度エントリーしたテストモードリセットするテス
トモードリセットサイクルとが必要である。
めには、ある特定のテストモードエントリーサイクル
と、一度エントリーしたテストモードリセットするテス
トモードリセットサイクルとが必要である。
【０００５】図５は従来のＤＲＡＭに採用されているテ
ストモードエントリーサイクルに関連した回路構成を示
しており、（＊）印の付された信号は低レベルを活性化
レベルとする信号を示している。一般にＷＣＢＲ（ｗｒ
ｉｔｅ ＣＡＳ ｂｅｆｏｒＲＡＳ（＊） ｒｅｆｒｅ
ｓｈ）サイクルと呼ばれ、ＲＡＳ（＊）が高レベルから
低レベルとなる以前に、ＣＡＳ（＊），ＷＥ（＊）を低
レベルにしておくことにより、テストモードにエントリ
ーしようとするものである。
ストモードエントリーサイクルに関連した回路構成を示
しており、（＊）印の付された信号は低レベルを活性化
レベルとする信号を示している。一般にＷＣＢＲ（ｗｒ
ｉｔｅ ＣＡＳ ｂｅｆｏｒＲＡＳ（＊） ｒｅｆｒｅ
ｓｈ）サイクルと呼ばれ、ＲＡＳ（＊）が高レベルから
低レベルとなる以前に、ＣＡＳ（＊），ＷＥ（＊）を低
レベルにしておくことにより、テストモードにエントリ
ーしようとするものである。
【０００６】図５はこれらテストモードの活性化信号Ｏ
ＰＴ１〜ＯＰＴ４を制御するための回路構成の一例を示
しており、スーパーボルテージ判定回路１は、ある特定
の入力ピンに電源電圧より一定レベル以上高い電圧（以
下、スーパーボルテージという）が印加されたことを判
定する回路であり、スーパーボルテージが印加されたと
判定されると、その出力ＳＶＴは高レベルとなり、スー
パーボルテージが印加されていなければ、出力ＳＶＴは
低レベルとなる。
ＰＴ１〜ＯＰＴ４を制御するための回路構成の一例を示
しており、スーパーボルテージ判定回路１は、ある特定
の入力ピンに電源電圧より一定レベル以上高い電圧（以
下、スーパーボルテージという）が印加されたことを判
定する回路であり、スーパーボルテージが印加されたと
判定されると、その出力ＳＶＴは高レベルとなり、スー
パーボルテージが印加されていなければ、出力ＳＶＴは
低レベルとなる。
【０００７】ＷＣＢＲ判定回路２はＷＣＢＲサイクルの
開始を判定する回路であり、図６に示すように、ＷＣＢ
Ｒサイクルの開始時（ｔ１）には、出力ＴＥＳＢは低レ
ベルとなり、それ以外の時は出力ＴＥＳＢは高レベルと
なっている。
開始を判定する回路であり、図６に示すように、ＷＣＢ
Ｒサイクルの開始時（ｔ１）には、出力ＴＥＳＢは低レ
ベルとなり、それ以外の時は出力ＴＥＳＢは高レベルと
なっている。
【０００８】動作制御部５は、信号ＳＶＴを受けたイン
バータＩＶ１８の出力と、信号ＴＥＳＢのＮＯＲ論理を
とるＮＯ１０と、その出力を受けるインバータＩＶ１７
とからなる。
バータＩＶ１８の出力と、信号ＴＥＳＢのＮＯＲ論理を
とるＮＯ１０と、その出力を受けるインバータＩＶ１７
とからなる。
【０００９】データラッチ部７は本実施例では４つ示し
ているが、それぞれ異なるアドレス信号Ａ１〜Ａ４をイ
ンバータＩＶ５〜ＩＶ８で受け取り、その論理レベルを
それぞれ２つのトランスファーゲートＴＧ１〜ＴＧ８
と、２つのインバータＩＶ９〜ＩＶ１６で保持する機能
を有している。この保持されたそれぞれのデータは出力
制御部８へと導かれ、テストモードリセット信号ＲＳＴ
とそれぞれＮＯＲ論理をとり（ＮＯ１１〜ＮＯ１４）、
４つのテストモード活性化信号ＯＰＴ１〜ＯＰＴ４を得
るようになっている。
ているが、それぞれ異なるアドレス信号Ａ１〜Ａ４をイ
ンバータＩＶ５〜ＩＶ８で受け取り、その論理レベルを
それぞれ２つのトランスファーゲートＴＧ１〜ＴＧ８
と、２つのインバータＩＶ９〜ＩＶ１６で保持する機能
を有している。この保持されたそれぞれのデータは出力
制御部８へと導かれ、テストモードリセット信号ＲＳＴ
とそれぞれＮＯＲ論理をとり（ＮＯ１１〜ＮＯ１４）、
４つのテストモード活性化信号ＯＰＴ１〜ＯＰＴ４を得
るようになっている。
【００１０】次に動作について説明する。通常動作時、
つまりテストモード非エントリー時は、信号ＳＶＴは低
レベル、ＴＥＳＢは高レベルであり、トランスファーゲ
ートＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８はオン、ＴＧ１，
ＴＧ３，ＴＧ５，ＴＧ７はオフとなっているので、デー
タラッチ部７は前回入力されたアドレスＡ１〜Ａ４のデ
ータがラッチされている。一方、テストモードリセット
信号ＲＳＴは、ＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
ｒｅｆｒｅｓｈ）サイクルか、ＲＯＲ（＊）（ＲＡＳ
（＊） ｏｎｌｙ ｒｅｆｒｅｓｈ）サイクルが行われ
ると、次に、ＷＣＢＲサイクルが行われるまで、高レベ
ルに保たれる信号である。通常、使用する前に、このＣ
ＢＲサイクルまたはＲＯＲサイクルは必ず行われて、入
力ＲＳＴは高レベルになっているのでテストモード活性
化信号ＯＰＴ１〜ＯＰＴ４は、非活性状態に保持され
る。
つまりテストモード非エントリー時は、信号ＳＶＴは低
レベル、ＴＥＳＢは高レベルであり、トランスファーゲ
ートＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８はオン、ＴＧ１，
ＴＧ３，ＴＧ５，ＴＧ７はオフとなっているので、デー
タラッチ部７は前回入力されたアドレスＡ１〜Ａ４のデ
ータがラッチされている。一方、テストモードリセット
信号ＲＳＴは、ＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
ｒｅｆｒｅｓｈ）サイクルか、ＲＯＲ（＊）（ＲＡＳ
（＊） ｏｎｌｙ ｒｅｆｒｅｓｈ）サイクルが行われ
ると、次に、ＷＣＢＲサイクルが行われるまで、高レベ
ルに保たれる信号である。通常、使用する前に、このＣ
ＢＲサイクルまたはＲＯＲサイクルは必ず行われて、入
力ＲＳＴは高レベルになっているのでテストモード活性
化信号ＯＰＴ１〜ＯＰＴ４は、非活性状態に保持され
る。
【００１１】次に、テストモードにエントリーすること
を考える。入力Ａ１〜Ａ４はアドレスＡ１〜Ａ４の入力
ピンに印加されたレベルを、ＣＭＯＳレベルに変換した
信号である。よって今、スーパーボルテージを印加しな
がら、ＷＣＢＲサイクルを行うと、トランスファーゲー
トＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７がオン、ＴＧ２，Ｔ
Ｇ４，ＴＧ６，ＴＧ８がオフとなり、このＷＣＢＲサイ
クル期間中のＡ１〜Ａ４ピンに入力された高レベルまた
は低レベルが、それぞれのデータラッチ部７を通り、出
力制御部８へと導かれる。入力ＲＳＴは一度スーパーボ
ルテージを印加しながら、ＷＣＢＲサイクルを行うと、
次に、ＣＢＲサイクルまたはＲＯＲサイクルを行うま
で、低レベルに保持される信号であるので、テストモー
ド活性化信号ＯＰＴ１〜ＯＰＴ４は、それぞれ入力Ａ１
〜Ａ４と等しいレベルになる。もしＡ１が高レベルであ
れば、ＯＰＴ１が高レベルとなり、テストモードにエン
トリーする。この状態でスーパーボルテージの印加を止
めるか、あるいは、ＷＣＢＲサイクルをリセットする
と、トランスファーゲートＴＧ１，ＴＧ３，ＴＧ５，Ｔ
Ｇ７がオフ、ＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８がオンす
るので、出力ＯＰＴ１〜ＯＰＴ４のレベルは、データラ
ッチ部７によって保持される。
を考える。入力Ａ１〜Ａ４はアドレスＡ１〜Ａ４の入力
ピンに印加されたレベルを、ＣＭＯＳレベルに変換した
信号である。よって今、スーパーボルテージを印加しな
がら、ＷＣＢＲサイクルを行うと、トランスファーゲー
トＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７がオン、ＴＧ２，Ｔ
Ｇ４，ＴＧ６，ＴＧ８がオフとなり、このＷＣＢＲサイ
クル期間中のＡ１〜Ａ４ピンに入力された高レベルまた
は低レベルが、それぞれのデータラッチ部７を通り、出
力制御部８へと導かれる。入力ＲＳＴは一度スーパーボ
ルテージを印加しながら、ＷＣＢＲサイクルを行うと、
次に、ＣＢＲサイクルまたはＲＯＲサイクルを行うま
で、低レベルに保持される信号であるので、テストモー
ド活性化信号ＯＰＴ１〜ＯＰＴ４は、それぞれ入力Ａ１
〜Ａ４と等しいレベルになる。もしＡ１が高レベルであ
れば、ＯＰＴ１が高レベルとなり、テストモードにエン
トリーする。この状態でスーパーボルテージの印加を止
めるか、あるいは、ＷＣＢＲサイクルをリセットする
と、トランスファーゲートＴＧ１，ＴＧ３，ＴＧ５，Ｔ
Ｇ７がオフ、ＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８がオンす
るので、出力ＯＰＴ１〜ＯＰＴ４のレベルは、データラ
ッチ部７によって保持される。
【００１２】一度活性化されて高レベルに保持されたＯ
ＰＴ１〜ＯＰＴ４を再び非活性にするには、前述した通
り、ＣＢＲサイクルまたはＲＯＲサイクルを行えばよ
い。
ＰＴ１〜ＯＰＴ４を再び非活性にするには、前述した通
り、ＣＢＲサイクルまたはＲＯＲサイクルを行えばよ
い。
【００１３】スーパーボルテージ印加と、ＷＣＢＲサイ
クルをテストモードエントリーの条件としているのは、
通常使用時に誤ってテストモードにエントリーすること
を防ぐためである。
クルをテストモードエントリーの条件としているのは、
通常使用時に誤ってテストモードにエントリーすること
を防ぐためである。
【００１４】近年、多種多様なテストモードが考案さ
れ、１０種類を超えるテストモードが備えられた製品も
開発されている。
れ、１０種類を超えるテストモードが備えられた製品も
開発されている。
【００１５】
【発明が解決しようとする課題】この従来のＤＲＡＭで
は、容易されるテストモードと同じ数だけ、アドレス入
力ピンあるいはこれに変わる入力ピンが必要となるた
め、用意できるテストモードの数が制限されてしまうと
いう問題点があった。
は、容易されるテストモードと同じ数だけ、アドレス入
力ピンあるいはこれに変わる入力ピンが必要となるた
め、用意できるテストモードの数が制限されてしまうと
いう問題点があった。
【００１６】また、アドレス信号をデコードして、テス
トモード活性化信号を活性化するようにした回路例もあ
るが、これでは複数のテストモードを任意の組合せで選
択することができないという問題点があった。
トモード活性化信号を活性化するようにした回路例もあ
るが、これでは複数のテストモードを任意の組合せで選
択することができないという問題点があった。
【００１７】
【課題を解決するための手段】本発明の要旨は、第１の
所定ピンに印加される電圧が通常使用状態と異なるとき
ストローブ信号を出力する動作制御部と、ストローブ信
号の発生中に第２の所定ピンに供給されるテスト信号に
応答して複数のテスト回路に選択的に活性化信号を供給
するテスト信号発生回路と備えたダイナミック型ランダ
ムアクセスメモリ装置において、上記テスト信号発生回
路はストローブ信号の発生時に上記テスト信号をデコー
ドするデコーダ回路と、デコーダ回路の複数の出力ノー
ド毎に設けられ、出力ノードに現れる上記活性化信号を
保持するラッチ回路とを有し、上記動作制御部は上記第
１の所定ピンおよび第２の所定ピン以外の信号源から供
給される終了信号に応答して上記ラッチ回路をリセット
することである。
所定ピンに印加される電圧が通常使用状態と異なるとき
ストローブ信号を出力する動作制御部と、ストローブ信
号の発生中に第２の所定ピンに供給されるテスト信号に
応答して複数のテスト回路に選択的に活性化信号を供給
するテスト信号発生回路と備えたダイナミック型ランダ
ムアクセスメモリ装置において、上記テスト信号発生回
路はストローブ信号の発生時に上記テスト信号をデコー
ドするデコーダ回路と、デコーダ回路の複数の出力ノー
ド毎に設けられ、出力ノードに現れる上記活性化信号を
保持するラッチ回路とを有し、上記動作制御部は上記第
１の所定ピンおよび第２の所定ピン以外の信号源から供
給される終了信号に応答して上記ラッチ回路をリセット
することである。
【００１８】
【発明の作用】ストローブ信号発生時毎に、テスト信号
を変化させると、テスト信号の変化時毎にデコーダ回路
が発生する活性化信号がラッチ回路に保持され、それら
ラッチ回路に保持された活性化信号で指定される複数の
テストモードが同時に実行される。
を変化させると、テスト信号の変化時毎にデコーダ回路
が発生する活性化信号がラッチ回路に保持され、それら
ラッチ回路に保持された活性化信号で指定される複数の
テストモードが同時に実行される。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す回路図である。
る。図１は本発明の第１実施例を示す回路図である。
【００２０】図においてアドレスデコード部３では、テ
ストモード選択用のアドレス信号Ａ１，Ａ２を、ＮＯＲ
ゲートＮＯ１０〜ＮＯ１３でデコードすると同時に、テ
ストモードエントリーサイクルが実施されている期間の
み、フリップフロップ４にアドレス信号Ａ１，Ａ２を伝
達するべき論理を有している。動作制御部５はスーパー
ボルテージ判定回路１とＷＣＢＲ判定回路２と、インバ
ータＩＶ１，ＩＶ４とナンドゲートＮＡとＮＯＲゲート
ＮＯ１とで構成されている。
ストモード選択用のアドレス信号Ａ１，Ａ２を、ＮＯＲ
ゲートＮＯ１０〜ＮＯ１３でデコードすると同時に、テ
ストモードエントリーサイクルが実施されている期間の
み、フリップフロップ４にアドレス信号Ａ１，Ａ２を伝
達するべき論理を有している。動作制御部５はスーパー
ボルテージ判定回路１とＷＣＢＲ判定回路２と、インバ
ータＩＶ１，ＩＶ４とナンドゲートＮＡとＮＯＲゲート
ＮＯ１とで構成されている。
【００２１】フリップフロップ４は、個々のテストモー
ド活性化信号ＯＰＴ１〜ＯＰＴ４毎に設けられ、それぞ
れの出力を保持すべく、それぞれ２つのＮＯＲゲートＮ
Ｏ２〜ＮＯ９で構成されている。
ド活性化信号ＯＰＴ１〜ＯＰＴ４毎に設けられ、それぞ
れの出力を保持すべく、それぞれ２つのＮＯＲゲートＮ
Ｏ２〜ＮＯ９で構成されている。
【００２２】このフリップフロップ４のセットは、前述
のアドレスデコード回路３の出力をもって行われ、リセ
ットはテストモードリセット信号ＲＳＴの逆相信号と判
定信号ＳＶＴを受けるＮＯＲゲートＮＯ１の出力によっ
て行われる。よって、一度活性化したテストモードを非
活性化するには、スーパーボルテージを印加せずに、Ｃ
ＢＲサイクルまたはＲＯＲを行えばよい。
のアドレスデコード回路３の出力をもって行われ、リセ
ットはテストモードリセット信号ＲＳＴの逆相信号と判
定信号ＳＶＴを受けるＮＯＲゲートＮＯ１の出力によっ
て行われる。よって、一度活性化したテストモードを非
活性化するには、スーパーボルテージを印加せずに、Ｃ
ＢＲサイクルまたはＲＯＲを行えばよい。
【００２３】また、複数のテストモードを活性化するに
は、図２に示すようにスーパーボルテージを印加した状
態で、ＷＣＢＲサイクルを複数回（ｔ１とｔ２）実施
し、それぞれのサイクルでアドレスピンＡ１，Ａ２の状
態を変えればよい。図２の例では１回目のＷＣＢＲサイ
クル時（ｔ１）ではアドレス信号Ａ１，Ａ２を共に低レ
ベルとして活性化信号ＯＰＴ１を高レベルに移行させ、
２回目のＷＣＢＲサイクル時（ｔ２）にはアドレス信号
Ａ１，Ａ２を低レベル、高レベルにして活性化信号ＯＰ
Ｔ２を高レベルに移行させている。
は、図２に示すようにスーパーボルテージを印加した状
態で、ＷＣＢＲサイクルを複数回（ｔ１とｔ２）実施
し、それぞれのサイクルでアドレスピンＡ１，Ａ２の状
態を変えればよい。図２の例では１回目のＷＣＢＲサイ
クル時（ｔ１）ではアドレス信号Ａ１，Ａ２を共に低レ
ベルとして活性化信号ＯＰＴ１を高レベルに移行させ、
２回目のＷＣＢＲサイクル時（ｔ２）にはアドレス信号
Ａ１，Ａ２を低レベル、高レベルにして活性化信号ＯＰ
Ｔ２を高レベルに移行させている。
【００２４】以上説明したように、本実施例では２ビッ
トのアドレス信号Ａ１，Ａ２で４種類の活性化信号を発
生でき、しかも、フリップフロップ回路４が活性化信号
を保持できるので、複数のテストモードを同時に実施で
きる。
トのアドレス信号Ａ１，Ａ２で４種類の活性化信号を発
生でき、しかも、フリップフロップ回路４が活性化信号
を保持できるので、複数のテストモードを同時に実施で
きる。
【００２５】図３に本発明の第２実施例を示す。第１実
施例と同一構成には同一符号を付す。本実施例ではフリ
ップフロップ４のリセットが、パワーオン信号発生回路
６から出力された信号ＰＯＮによって実行される。
施例と同一構成には同一符号を付す。本実施例ではフリ
ップフロップ４のリセットが、パワーオン信号発生回路
６から出力された信号ＰＯＮによって実行される。
【００２６】図４に電源電圧ＶCCと、信号ＰＯＮの電位
の相関を示す。ＶＣＣ≦３Ｖでは、ＰＯＮの電位はＶＣ
Ｃと等しく、高レベルであり、ＶＣＣ≧３Ｖでは、ＰＯ
Ｎの電位はＯＶで低レベルとなる。いわゆるパワーオン
信号と呼ばれる信号である。よって、一度テストモード
活性化信号が活性化すると、その状態はＶＣＣが３Ｖ以
下に下がるまで保持される。そのため、容易に複数のテ
ストモード活性化信号を活性化することができ、かつ、
テストモードリセット信号はパワーオン信号であるた
め、複雑なリセット信号の論理が必要ない。
の相関を示す。ＶＣＣ≦３Ｖでは、ＰＯＮの電位はＶＣ
Ｃと等しく、高レベルであり、ＶＣＣ≧３Ｖでは、ＰＯ
Ｎの電位はＯＶで低レベルとなる。いわゆるパワーオン
信号と呼ばれる信号である。よって、一度テストモード
活性化信号が活性化すると、その状態はＶＣＣが３Ｖ以
下に下がるまで保持される。そのため、容易に複数のテ
ストモード活性化信号を活性化することができ、かつ、
テストモードリセット信号はパワーオン信号であるた
め、複雑なリセット信号の論理が必要ない。
【００２７】
【発明の効果】以上説明したように本発明は、テストモ
ード活性化信号を、セット，リセット型フリップフロッ
プによってラッチできるようにしたので、最小のアドレ
ス信号で複数の任意のテストモードにエントリーするこ
とができるという効果を有する。
ード活性化信号を、セット，リセット型フリップフロッ
プによってラッチできるようにしたので、最小のアドレ
ス信号で複数の任意のテストモードにエントリーするこ
とができるという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例の動作を示す波形図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】第２実施例で用いる信号の電位と電源電位との
相関を示すグラフである。
相関を示すグラフである。
【図５】従来例を示す回路図である。
【図６】テストモードエントリー方式を示す波形図であ
る。
る。
１ スーパーボルテージ判定回路 ２ ＷＣＢＲ判定回路 ３ アドレスデコード回路 ４ フリップフロップ ５ 動作制御部 ６ パワーオン信号発生回路 ７ データラッチ部 ８ 出力制御部 ＩＶ１〜ＩＶ１８ インバータ ＮＡ ＮＡＮＤゲート ＮＯ１〜ＮＯ１７ ＮＯＲゲート ＴＧ１ 〜ＴＧ８ トランスファーゲート
Claims (5)
- 【請求項１】 第１の所定ピンに印加される電圧が通常
使用状態と異なるときストローブ信号を出力する動作制
御部と、ストローブ信号の発生中に第２の所定ピンに供
給されるテスト信号に応答して複数のテスト回路に選択
的に活性化信号を供給するテスト信号発生回路とを備え
たダイナミック型ランダムアクセスメモリ装置におい
て、上記テスト信号発生回路はストローブ信号の発生時
に上記テスト信号をデコードするデコーダ回路と、デコ
ーダ回路の複数の出力ノード毎に設けられ、出力ノード
に現れる上記活性化信号を保持するラッチ回路とを有
し、上記動作制御部は上記第１の所定ピンおよび第２の
所定ピン以外の信号源から供給される終了信号に応答し
て上記ラッチ回路をリセットすることを特徴とするダイ
ナミック型ランダムアクセスメモリ装置。 - 【請求項２】 上記動作制御部は第１の所定ピンの内の
特定ピンに通常電圧範囲以外の電圧が印加されたとき判
定信号を発生する第１判定回路と、第１の所定ピンの内
の他の特定ピンに供給される外部制御信号が所定の順序
で変化したとき検出信号を出力する第２判定回路と、判
定信号の発生期間中に検出信号が発生する度に上記スト
ローブ信号を発生する第１論理回路と、上記判定信号不
在時に終了信号が供給されるとリセット信号をラッチ回
路に供給する第２論理回路を有する請求項１記載のダイ
ナミック型ランダムアクセスメモリ装置。 - 【請求項３】 上記信号源はパワーオン信号発生回路で
ある請求項２記載のダイナミック型ランダムアクセスメ
モリ装置。 - 【請求項４】 上記第２判定回路はコラムアドレススト
ローブ信号とライトイネーブル信号が活性レベルに移行
した後にロウアドレスストローブ信号が活性レベルに移
行すると検出信号を発生する請求項２記載のダイナミッ
ク型ランダムアクセスメモリ装置。 - 【請求項５】 上記ラッチ回路はセット、リセット機能
付のフリップフロップ回路である請求項２記載のダイナ
ミック型ランダムアクセスメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076104A JP2762833B2 (ja) | 1992-02-27 | 1992-02-27 | ダイナミック型ランダムアクセスメモリ装置 |
| US08/022,622 US5467468A (en) | 1992-02-27 | 1993-02-25 | Semiconductor memory device having built-in test circuits selectively activated by decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076104A JP2762833B2 (ja) | 1992-02-27 | 1992-02-27 | ダイナミック型ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242698A JPH05242698A (ja) | 1993-09-21 |
| JP2762833B2 true JP2762833B2 (ja) | 1998-06-04 |
Family
ID=13595582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076104A Expired - Lifetime JP2762833B2 (ja) | 1992-02-27 | 1992-02-27 | ダイナミック型ランダムアクセスメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5467468A (ja) |
| JP (1) | JP2762833B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417297D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Method and apparatus for testing an integrated circuit device |
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