JP3282188B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

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  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に半導体メモリ装置をテストモードにするための
テストモード選択回路に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は、例
えば、図４に示すような構成となっている。図４におい
て４１は外部アドレス信号Ａ1〜Ａxの供給される行アド
レスバッファ、４２は行アドレスデコーダ、４３はメモ
リセルアレイ部、４４は列選択スイッチ部、４５は列ア
ドレスデコーダ、４６は外部アドレス信号Ａ1〜ＡYの供
給される列アドレスバッファ、４７はセンスアンプ回
路、４８は出力回路、４９は外部信号ＣＳ(オーハ゛ーライン)，
ＷＥ(オーハ゛ーライン)によって制御されるコントロール回路、
４１０は入力回路をそれぞれ示している。
【０００３】メモリセル部４３内の所定のメモリセルへ
のアクセスでは、半導体メモリ装置が外部信号ＣＳ(オーハ
゛ーライン)で活性化され、外部信号ＷＥ(オーハ゛ーライン)でデータ
の書き込みまたは読み出しが選択される。その後、外部
アドレス信号Ａ1〜Ａx，Ａ1〜ＡYが行アドレスバッファ
４１と列アドレスバッファ４６に取り込まれ、行アドレ
スで指定された行のメモリセルのデータが列選択スイッ
チに送られる。列アドレスデコーダ４５が列アドレスに
該当するデータを指定し、該データが列選択スイッチ４
４からセンスアンプ回路４７に送られ、差動増幅後、出
力回路４８から外部に供給される。
【０００４】データの書き込み時は、入力回路４１０に
供給されたデータが列選択スイッチ４４からメモリセル
アレイ４３に供給され、行アドレスで指定されたメモリ
セルに書き込まれる。
【０００５】かかる構成の半導体メモリ装置は、出荷前
にメモリセルの検査がなされ、良品のみ出荷されること
になる。
【０００６】上記出荷前の検査では、電源レベルまたは
接地レベルのテスト信号を特定のピンに与えテストモー
ドにし、上記データの書き込みと読み出しがメモリセル
毎に実行され、書き込みデータの論理レベルが読み出し
時に反転していないか否かを判断する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ装置では、電源レベルまたは接地レベルの
テストモード信号を供給するので、検査終了後の通常動
作モード時に誤ってテストモードになる恐れがあるとい
う問題点があった。
【０００８】
【課題を解決するための手段】請求項１で規定される本
願発明の要旨はメモリセルアレイと、該メモリセルアレ
イにデータを書き込み及びデータを読み出すための周辺
回路と、前記メモリセルアレイ中に不良メモリセルが含
まれているか否かを検査するテストモードに設定するテ
ストモード選択回路と、外部から供給される信号を前記
周辺回路及び前記テストモード選択回路に供給する複数
のピンを備え、前記テストモード選択回路は所定のピン
に電源電圧を超える電圧を印加されたとき前記テストモ
ードに設定する半導体メモリ装置において、前記テスト
モード選択回路は電源電圧供給線と前記所定のピンとの
間に直列に接続され前記所定のピンがゲートに接続され
た第１の電界効果型トランジスタ、第１節点及び抵抗素
子の直列回路と、前記第１節点と接地線との間に接続さ
れ前記電源供給線がゲートに接続された第１の相補型電
界効果トランジスタと、前記電源供給線と前記接地線と
の間に接続され前記第１の相補型電界効果トランジスタ
の共通ドレインがゲートに接続された第２の相補型電界
効果トランジスタとを有し、前記第２の相補型電界効果
トランジスタの共通ドレインを出力としたことである。
【０００９】請求項２で規定される本願発明の要旨はメ
モリセルアレイと、該メモリセルアレイにデータを書き
込み及びデータを読み出すための周辺回路と、前記メモ
リセルアレイ中に不良メモリセルが含まれているか否か
を検査するテストモードに設定するテストモード選択回
路と、外部から供給される信号を前記周辺回路及び前記
テストモード選択回路に供給する複数のピンを備え、前
記テストモード選択回路は所定のピンに接地電圧より低
い負電圧を印加されたとき前記テストモードに設定する
半導体メモリ装置において、前記テストモード選択回路
は接地線と前記所定のピンとの間に直列に接続された第
１の抵抗素子、第１節点及び第２の抵抗素子の直列回路
と、前記第１節点と電源電圧供給線との間に接続され前
記接地線がゲートに接続された第１の相補型電界効果ト
ランジスタと、前記電源供給線と前記接地線との間に接
続され前記第１の相補型電界効果トランジスタの共通ド
レインがゲートに接続された第２の相補型電界効果トラ
ンジスタを含むカスケード接続された複数の相補型電界
効果トランジスタを有し、前記複数の相補型電界効果ト
ランジスタの最終段として機能する相補型電界効果トラ
ンジスタの共通ドレインを出力としたことである。
【００１０】
【発明の作用】上記構成にかかる半導体メモリ装置で
は、通常動作モード時に所定のピンは電源レベル、接地
レベルまたはフローティング状態にされ、テストモード
時には電源電圧と接地電圧で規定される電圧範囲外の電
圧が印加される。それで、この所定のピンは通常動作モ
ードとテストモードで共用できる。テストモードを識別
するテストモード回路は少数の素子で構成されている。
【００１１】一方、テストモード時には、所定のピンは
高電圧または負電圧となる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る半導体メモ
リ装置の構成を示すブロック図である。図１において１
１は外部アドレス信号Ａ1〜Ａxを入力とする行アドレス
バッファ、１２は行アドレスデコーダ、１３はメモリセ
ルアレイ部、１４は列選択スイッチ、１５は列アドレス
デコーダ、１６は外部アドレス信号Ａ1〜ＡYを入力とす
る列アドレスバッファ、１７はセンスアンプ回路、１８
は出力回路、１９は外部信号ＣＳ(オーハ゛ーライン)，ＷＥ(オーハ
゛ーライン)によって制御されるコントロール回路、１１０は
入力回路、１１１はテストモード選択回路である。
【００１３】図２はテストモード選択回路１１１の詳細
構成を示す回路図であり、抵抗Ｒ21とＰチャンネルＭＯ
ＳトランジスタＱ22，Ｑ24とＮチャンネルＭＯＳトラン
ジスタＱ21，Ｑ23，Ｑ25で構成される。
【００１４】次にテストモード選択回路１１１の動作に
ついて説明する。まず、ピンＮＣがフローティング状
態、接地レベルあるいは電源電圧ＶCCレベルになってい
る場合（ユーザーが半導体メモリ装置を使用するとき、
ピンＮＣは前記のいずれかのレベルになる）について考
える。
【００１５】まずフローティング時について考えると、
ピンＮＣがフローティングなので、節点Ｎ21のレベルは
電源レベルＶCCより低いレベルとなる。これによりゲー
トが電源レベルＶCCに固定されたＰチャンネルＭＯＳト
ランジスタＱ22は非導通状態、ゲートが電源レベルＶCC
に固定されたＮチャンネルＭＯＳトランジスタＱ23は導
通状態となり、節点Ｎ22は接地レベルになる。これによ
り、ＰチャンネルＭＯＳトランジスタＱ24は導通状態、
ＮチャンネルＭＯＳトランジスタＱ25は非導通状態とな
り、節点ＥＮＢＬは電源レベルＶCCとなる。節点ＥＮＢ
Ｌが電源レベルＶCCの時、半導体メモリ装置はテストモ
ード状態にはならない。
【００１６】次に、ピンＮＣが接地レベルに固定された
場合について考えると、ゲートがピンＮＣに接続された
ＮチャンネルＭＯＳトランジスタＱ21は非導通状態とな
り、節点Ｎ21は接地レベルとなる。これによりＰチャン
ネルＭＯＳトランジスタＱ22は非導通状態、Ｎチャンネ
ルＭＯＳトランジスタＱ23は導通状態となるので、節点
Ｎ22は接地レベルとなる。これによりＰチャンネルＭＯ
ＳトランジスタＱ24は導通状態、ＮチャンネルＭＯＳト
ランジスタＱ25は非導通状態となり、節点ＥＮＢＬは電
源レベルＶCCとなり、半導体メモリ装置はテストモード
にはならない。
【００１７】次にピンＮＣが電源レベルＶCCに固定され
た場合について考えるとピンＮＣが電源レベルＶCCなの
でＮチャンネルＭＯＳトランジスタＱ21は導通状態、さ
らに節点Ｎ21は抵抗Ｒ21を介してピンＮＣと接続されて
いるので、節点Ｎ21は電源レベルＶCCとなる。これによ
りＰチャンネルＭＯＳトランジスタＱ22は非導通状態、
ＮチャンネルＭＯＳトランジスタは導通状態となり、節
点Ｎ22は接地レベルとなる。これによりＰチャンネルＭ
ＯＳトランジスタＱ24は導通状態、ＮチャンネルＭＯＳ
トランジスタＱ25は非導通状態となり、節点ＥＮＢＬは
電源レベルＶCCとなり、半導体メモリ装置はテストモー
ドにはならない。
【００１８】以上説明したように、実使用時は通常動作
を保証する。
【００１９】次にメモリテストシステム等で半導体メモ
リ装置をテストモードにして測定する場合について説明
する。まずピンＮＣを電源レベル＋３〜４Ｖにする。Ｎ
チャンネルＭＯＳトランジスタＱ21はオン抵抗が抵抗Ｒ
21に比べて十分大きくなるように設定されている。これ
により節点Ｎ21のレベルはＰチャンネルＭＯＳトランジ
スタＱ22のゲート（ＶCC）−ソース間電圧がしきい値電
圧より高いレベルになる。したがって、ＰチャンネルＭ
ＯＳトランジスタＱ22が導通状態となる。ここで、Ｐチ
ャンネルＭＯＳトランジスタＱ22のオン抵抗はＮチャン
ネルＭＯＳトランジスタＱ23のオン抵抗に比べて十分小
さくなるように、各トランジスタサイズが設定されてい
る。これによりＰチャンネルＭＯＳトランジスタＱ22と
ＮチャンネルＭＯＳトランジスタＱ23がともに導通状態
となるが、ＰチャンネルＭＯＳトランジスタＱ22のオン
抵抗がＮチャンネルＭＯＳトランジスタＱ23のオン抵抗
に比べて十分小さいので、節点Ｎ22のレベルは電源レベ
ルになる。これによりＰチャンネルＭＯＳトランジスタ
Ｑ24は非導通状態、ＮチャンネルＭＯＳトランジスタＱ
25は導通状態となり、節点ＥＮＢＬは接地レベルにな
る。
【００２０】節点ＥＮＢＬの電圧信号ＥＮＢＬは図１に
示すように各ブロック１８，１１０に供給されており、
電圧信号ＥＮＢＬが接地レベルになることにより半導体
メモリ装置はテストモード動作が可能となる。
【００２１】上述のようにピンＮＣは通常動作モード時
に電源レベル、接地レベルまたはフローティングレベル
にされるので、誤ってテストモードとはならない。
【００２２】図３は本発明の第２実施例に係るテストモ
ード選択回路を示す回路図であり、抵抗Ｒ31，Ｒ32とＰ
チャンネルＭＯＳトランジスタＱ31，Ｑ33，Ｑ35とＮチ
ャンネルＭＯＳトランジスタＱ32，Ｑ34，Ｑ36から構成
されている。
【００２３】第１実施例と異なる点は、ピンＮＣに接地
レベル３〜４Ｖ低い電圧を与えたときにテストモードが
設定されるように、接地ピンＮＣ間に抵抗Ｒ31，Ｒ32を
直列に接続し、節点Ｎ31をＮチャンネルＭＯＳトランジ
スタＱ32のソースに接続した点である。抵抗Ｒ31は抵抗
Ｒ32に比べて十分大きな値に設定されており、また、Ｎ
チャンネルＭＯＳトランジスタＱ32はＰチャンネルＭＯ
ＳトランジスタＱ31と比べて十分オン抵抗が小さくなる
ようにトランジスタサイズが設定されている。
【００２４】動作原理については前述した第１実施例と
同様であり、ピンＮＣがフローティングあるいは接地レ
ベルあるいは電源レベルＶCCになっている場合は、テス
トモードにはならない。
【００２５】
【発明の効果】以上説明したように本発明の半導体メモ
リ装置は、所定のピンを電源レベルより高い電圧あるい
は接地レベルより低い電圧に設定することにより、容易
にテストモードを設定することが可能であり、通常動作
モード時には使用されない電圧でのみテストモードとな
る。したがって、本発明に係る半導体メモリ装置は安定
した通常動作を実現できる。
【図面の簡単な説明】
【図１】本願発明の第１実施例を示すブロック図であ
る。
【図２】第１実施例のテストモード選択回路を示す回路
図である。
【図３】第２実施例のテストモード選択回路を示す回路
図である。
【図４】従来例のブロック図である。
【符号の説明】
１１，４１ Ｘアドレスバッファ １２，４２ 行アドレスデコーダ １３，４３ メモリセルアレイ部 １４，４４ 列選択スイッチ １５，４５ 列アドレスデコーダ １６，４６ 列アドレスバッファ １７，４７ センスアンプ １８，４８ 出力回路 １９，４９ コントロール回路 １１０，４１０ 入力回路 １１１ テストモード選択回路 Ｒ21，Ｒ31，Ｒ32 抵抗 Ｎ21，Ｎ22，Ｎ31，Ｎ32，Ｎ33 節点 Ｑ21，Ｑ23，Ｑ25，Ｑ32，Ｑ34，Ｑ36 ＮチャンネルＭ
ＯＳトランジスタ Ｑ22，Ｑ24，Ｑ31，Ｑ33，Ｑ35 ＰチャンネルＭＯＳ
トランジスタ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、該メモリセルアレ
    イにデータを書き込み及びデータを読み出すための周辺
    回路と、前記メモリセルアレイ中に不良メモリセルが含
    まれているか否かを検査するテストモードに設定するテ
    ストモード選択回路と、外部から供給される信号を前記
    周辺回路及び前記テストモード選択回路に供給する複数
    のピンを備え、前記テストモード選択回路は所定のピン
    に電源電圧を超える電圧を印加されたとき前記テストモ
    ードに設定する半導体メモリ装置において、前記テスト
    モード選択回路は電源電圧供給線と前記所定のピンとの
    間に直列に接続され前記所定のピンがゲートに接続され
    た第１の電界効果型トランジスタ、第１節点及び抵抗素
    子の直列回路と、前記第１節点と接地線との間に接続さ
    れ前記電源供給線がゲートに接続された第１の相補型電
    界効果トランジスタと、前記電源供給線と前記接地線と
    の間に接続され前記第１の相補型電界効果トランジスタ
    の共通ドレインがゲートに接続された第２の相補型電界
    効果トランジスタとを有し、前記第２の相補型電界効果
    トランジスタの共通ドレインを出力としたことを特徴と
    する半導体メモリ装置。
  2. 【請求項２】 メモリセルアレイと、該メモリセルアレ
    イにデータを書き込み及びデータを読み出すための周辺
    回路と、前記メモリセルアレイ中に不良メモリセルが含
    まれているか否かを検査するテストモードに設定するテ
    ストモード選択回路と、外部から供給される信号を前記
    周辺回路及び前記テストモード選択回路に供給する複数
    のピンを備え、前記テストモード選択回路は所定のピン
    に接地電圧より低い負電圧を印加されたとき前記テスト
    モードに設定する半導体メモリ装置において、前記テス
    トモード選択回路は接地線と前記所定のピンとの間に直
    列に接続された第１の抵抗素子、第１節点及び第２の抵
    抗素子の直列回路と、前記第１節点と電源電圧供給線と
    の間に接続され前記接地線がゲートに接続された第１の
    相補型電界効果トランジスタと、前記電源供給線と前記
    接地線との間に接続され前記第１の相補型電界効果トラ
    ンジスタの共通ドレインがゲートに接続された第２の相
    補型電界効果トランジスタを含むカスケード接続された
    複数の相補型電界効果トランジスタを有し、前記複数の
    相補型電界効果トランジスタの最終段として機能する相
    補型電界効果トランジスタの共通ドレインを出力とした
    ことを特徴とする半導体メモリ装置。
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