JPH0359899A - 半導体メモリ - Google Patents
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- JPH0359899A JPH0359899A JP1195458A JP19545889A JPH0359899A JP H0359899 A JPH0359899 A JP H0359899A JP 1195458 A JP1195458 A JP 1195458A JP 19545889 A JP19545889 A JP 19545889A JP H0359899 A JPH0359899 A JP H0359899A
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- 230000005856 abnormality Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 5
- 101100235508 Arabidopsis thaliana LHP1 gene Proteins 0.000 description 4
- 101000653360 Homo sapiens Methylcytosine dioxygenase TET1 Proteins 0.000 description 4
- 101000653374 Homo sapiens Methylcytosine dioxygenase TET2 Proteins 0.000 description 4
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- 102100030803 Methylcytosine dioxygenase TET2 Human genes 0.000 description 4
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にテスト機能を備えた
半導体メモリに関する。
半導体メモリに関する。
半導体メモリは、製品として欠陥がないことを機能試験
を行ない確かめてから出荷している。
を行ない確かめてから出荷している。
しかし、半導体装置の高集積化に伴ない、この機能試験
に必要な時間は増加している。
に必要な時間は増加している。
この試験時間の増加に対してコストを押えるために、テ
ストモード回路がある。
ストモード回路がある。
４メ力ピツトＤＲＡＭに適用されているナス１〜モード
回路を第６図に示す。
回路を第６図に示す。
テストモード判定回路ＩＢには、ローアドレスストロー
ブ信号ｍ、コラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥの３つの外部信号が入力される。
ブ信号ｍ、コラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥの３つの外部信号が入力される。
第７図に示すように、これら外部信号により、ＣＡＳビ
フォーＲＡＳリフレッシュのタイミングとなり、かつラ
イトイネーブル信号ＷＥがロードアドレスストローブ信
号ＲＡＳの高レベルから低レベルへのエツジで低しベル
の場合、テストモードに入る。
フォーＲＡＳリフレッシュのタイミングとなり、かつラ
イトイネーブル信号ＷＥがロードアドレスストローブ信
号ＲＡＳの高レベルから低レベルへのエツジで低しベル
の場合、テストモードに入る。
テストモードに入ると、テスト制御信号ＴＥＴ１がアク
ティブとなり、８ビツトパラレルテスト回路２を活性化
する。これと同時にテスト制御信号ＴＥＴ１はメモリ主
要部４Ｂにも入力され、１サイクルにメモリ主要部４Ｂ
の８ビツトのデータが８本のリードライトバスＲＷＢを
介して８ビツトパラレルテスト回路２に入力される。
ティブとなり、８ビツトパラレルテスト回路２を活性化
する。これと同時にテスト制御信号ＴＥＴ１はメモリ主
要部４Ｂにも入力され、１サイクルにメモリ主要部４Ｂ
の８ビツトのデータが８本のリードライトバスＲＷＢを
介して８ビツトパラレルテスト回路２に入力される。
テストモード中は上記８ビツトには同じデータが書き込
まれるので、テストモード時のリードサイクル時に８ビ
ツトパラレルテストモード回路２はこれら８ビツトのデ
ータが同一であるかどうか調べ、同じでないときにはテ
ストモードフェイル信号ＴＦＬＩをアクティブにする。
まれるので、テストモード時のリードサイクル時に８ビ
ツトパラレルテストモード回路２はこれら８ビツトのデ
ータが同一であるかどうか調べ、同じでないときにはテ
ストモードフェイル信号ＴＦＬＩをアクティブにする。
このテストモードフェイル信号ＴＦＬＩは、外部出力信
号ＤＯＵＴをハイインピーダンス状態とする。このハイ
インピーダンス状態により、半導体メモリが不良品であ
ることが外部より測定可能となる。
号ＤＯＵＴをハイインピーダンス状態とする。このハイ
インピーダンス状態により、半導体メモリが不良品であ
ることが外部より測定可能となる。
この従来例の機能テストに要する時間は、１ビツトごと
テストする場合に比較し１／８となる。
テストする場合に比較し１／８となる。
機能テストでは、記憶容量の２乗に比例するテスト項目
が必要であるため、高集積化に対する対策としてテスト
時間を１／８にしたとしてもこのテスト方法ではあまり
有効でない。
が必要であるため、高集積化に対する対策としてテスト
時間を１／８にしたとしてもこのテスト方法ではあまり
有効でない。
一方、半導体メモリの機能テストで時間がかがるのは「
最大サイクル時間」の項目である。４メガビットＤＲＡ
Ｍではこの規格を１０μｓとして保証している。これは
「最少サイクル時間」の約５０倍である。
最大サイクル時間」の項目である。４メガビットＤＲＡ
Ｍではこの規格を１０μｓとして保証している。これは
「最少サイクル時間」の約５０倍である。
この「最大サイクル時間」での不良の原因はメモリセル
自体ではなく周辺回路にある。
自体ではなく周辺回路にある。
例えば、第８図において、デジット線プリチャージ電源
線（電圧ＨＦＶ）が他の節点と短絡していた場合、最少
サイクルで動作させるとデジット線Ｄｏ、Ｄｏがバラン
スされる時放出される電荷により次のセンス動作まで中
間電位に保たれるが、最大サイクル時間では、デジット
線プリチャージ電源４３の電流供給能力より大きい電流
を流す短絡箇所があると、プリチャージ電位が上昇又は
下降してセンス動作が失敗して不良動作となる。
線（電圧ＨＦＶ）が他の節点と短絡していた場合、最少
サイクルで動作させるとデジット線Ｄｏ、Ｄｏがバラン
スされる時放出される電荷により次のセンス動作まで中
間電位に保たれるが、最大サイクル時間では、デジット
線プリチャージ電源４３の電流供給能力より大きい電流
を流す短絡箇所があると、プリチャージ電位が上昇又は
下降してセンス動作が失敗して不良動作となる。
半導体メモリは、４メガビットＤＲＡＭで約４１９万個
のメモリセルが存在するが、その４１９万個のメモリセ
ルにはばらつきがある。このようなプリチャージ電位の
変化による不良は、４１９万個のうちの１個にしが現わ
れない場合もあるので、全ビットを調べる必要があり、
機能テストの時間を長くしていた。又、最大サイクル時
間を１２μｓまで伸ばすと不良検出できるが、１０μＳ
ではぎりぎりパスしてしまうものも存在し、この場合使
用中に劣化して不良になる可能性があり信頼性上の問題
となっていた。
のメモリセルが存在するが、その４１９万個のメモリセ
ルにはばらつきがある。このようなプリチャージ電位の
変化による不良は、４１９万個のうちの１個にしが現わ
れない場合もあるので、全ビットを調べる必要があり、
機能テストの時間を長くしていた。又、最大サイクル時
間を１２μｓまで伸ばすと不良検出できるが、１０μＳ
ではぎりぎりパスしてしまうものも存在し、この場合使
用中に劣化して不良になる可能性があり信頼性上の問題
となっていた。
また、第８図に示すように、ワード線電源４１を別に設
けるタイプのＤＲＡＭでは、ワード線電源４１は大きな
容量でブートストラップして所定の電位を作るため、最
少サイクルでは電位の低下はないが最大サイクルでは短
絡箇所により電位が低下し不良となることがあり、デジ
ット線プリチャージ電位によって不良となる場合と同様
の問題をかかえていた。
けるタイプのＤＲＡＭでは、ワード線電源４１は大きな
容量でブートストラップして所定の電位を作るため、最
少サイクルでは電位の低下はないが最大サイクルでは短
絡箇所により電位が低下し不良となることがあり、デジ
ット線プリチャージ電位によって不良となる場合と同様
の問題をかかえていた。
上述した従来の半導体メモリは、高集積化にともない増
加している機能テスト時間に対して８ビツトパラレル等
のテストモードによって削減をはかっているが、テスト
時間が、これでは１／８程度になるだけで、あまり効果
的でないという欠点がある。又、最大サイクル時間での
機能テスト項目においては、原因であるメモリ主要部４
Ａ内部の信号線の電位を検査せずにメモリセルのデータ
の不良で判定しているので、テスト時間がかかりかつ信
頼性が低いという欠点がある。
加している機能テスト時間に対して８ビツトパラレル等
のテストモードによって削減をはかっているが、テスト
時間が、これでは１／８程度になるだけで、あまり効果
的でないという欠点がある。又、最大サイクル時間での
機能テスト項目においては、原因であるメモリ主要部４
Ａ内部の信号線の電位を検査せずにメモリセルのデータ
の不良で判定しているので、テスト時間がかかりかつ信
頼性が低いという欠点がある。
本発明の目的は、テスト時間を効果的に短縮することが
でき、かつ信頼性の向上をはかることができる半導体メ
モリを提供することにある。
でき、かつ信頼性の向上をはかることができる半導体メ
モリを提供することにある。
本発明の半導体メモリは、複数のメモリセルを備えこれ
らメモリセルに対しデータの書込み、読出しを行うメモ
リ主要部と、このメモリ主要部の各メモリセルに対する
データの書込み、読出しを行なうメモリセルテストを含
む通常のテストを行なう第１のテスト回路と、前記メモ
リ主要部の所定の節点の電位を予め設定された規定値と
比較し前記節点の異常の有無を判定する第２のテスト回
路と、外部からの信号により前記第１及び第２のテスト
回路を選択しこれらテスト回路の動作、非動作の制御を
行うテストモード判定回路とを有している。
らメモリセルに対しデータの書込み、読出しを行うメモ
リ主要部と、このメモリ主要部の各メモリセルに対する
データの書込み、読出しを行なうメモリセルテストを含
む通常のテストを行なう第１のテスト回路と、前記メモ
リ主要部の所定の節点の電位を予め設定された規定値と
比較し前記節点の異常の有無を判定する第２のテスト回
路と、外部からの信号により前記第１及び第２のテスト
回路を選択しこれらテスト回路の動作、非動作の制御を
行うテストモード判定回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
メモリ主要部４は、第６図に示された従来の半導体メモ
リと同様、各メモリセルに対するデータの書込み、読出
しや８ビツトパラレルテスト回路２からのテストモード
フェイル信号ＴＦＬＩがアクティブレベルのとき外部出
力信号ＤＯＵＴをハイインピーダンス状態とするほか、
ディジット線プリチャージ電位テスト回路３からのテス
トモードフェイル信号ＴＦＬ２がアクデイプレベルのと
きも外部出力信号ＤＯＵＴをハイインピーダンス状態と
する。
リと同様、各メモリセルに対するデータの書込み、読出
しや８ビツトパラレルテスト回路２からのテストモード
フェイル信号ＴＦＬＩがアクティブレベルのとき外部出
力信号ＤＯＵＴをハイインピーダンス状態とするほか、
ディジット線プリチャージ電位テスト回路３からのテス
トモードフェイル信号ＴＦＬ２がアクデイプレベルのと
きも外部出力信号ＤＯＵＴをハイインピーダンス状態と
する。
８ビツトパラレルテス）〜回路２も、第６図に示された
従来の半導体メモリと同様、メモリ主要部４の各メモリ
セルに対するデータの書込み、読出しを行なうメモリテ
ストを含む通常のテストを行なう。
従来の半導体メモリと同様、メモリ主要部４の各メモリ
セルに対するデータの書込み、読出しを行なうメモリテ
ストを含む通常のテストを行なう。
ディジット線プリチャージ電位テスト回路３は、本発明
の特徴とする構成要素の１つであり、メモリ主要部４の
デイジット線Ｄｏ、Ｄｏ等の電位を、例えば、第８図に
示されたディジット線プリチャージ電源４３の出力線（
電位ＨＦＶ）から導き出し、この電位ＨＦＶを予め設定
された規格値と比較してデイジット線Ｄｏ、Ｄｏ等の異
常の有無を判定し、異常の場合はテストモードフェイル
信号ＴＦＬ２をアクティブレベルとして出力する。
の特徴とする構成要素の１つであり、メモリ主要部４の
デイジット線Ｄｏ、Ｄｏ等の電位を、例えば、第８図に
示されたディジット線プリチャージ電源４３の出力線（
電位ＨＦＶ）から導き出し、この電位ＨＦＶを予め設定
された規格値と比較してデイジット線Ｄｏ、Ｄｏ等の異
常の有無を判定し、異常の場合はテストモードフェイル
信号ＴＦＬ２をアクティブレベルとして出力する。
テストモード判定回路１も本発明の特徴とする構成要素
の１つであり、ローアドレスストローブ信号ＲＡ Ｓ’
、コラムアドレスストローブ信号ＣＡ Ｊｉが、ＣＡ
ＳビフォーＲＡＭリフレッシュのタイミングとなり、か
つライトイネーブル信号ＷＥがローアドレスストローブ
信号ＲＡＳの高レベルから低レベルへのエツジで低レベ
ルのときテストモードに入り、アドレス信号ＡＯ，ＡＩ
に対応してテスト制御信号ＴＥＴＩ、ＴＥＴ２をアクテ
ィブレベルとして８ビツトパラレルテスト回路２及びデ
ィジット線プリチャージ電位テスト回路３の動作、非動
作の制御を行う。このテストモード判定回路１によりテ
ストモードに入るときの各入力信号のタイミング図を第
２図に示す。
の１つであり、ローアドレスストローブ信号ＲＡ Ｓ’
、コラムアドレスストローブ信号ＣＡ Ｊｉが、ＣＡ
ＳビフォーＲＡＭリフレッシュのタイミングとなり、か
つライトイネーブル信号ＷＥがローアドレスストローブ
信号ＲＡＳの高レベルから低レベルへのエツジで低レベ
ルのときテストモードに入り、アドレス信号ＡＯ，ＡＩ
に対応してテスト制御信号ＴＥＴＩ、ＴＥＴ２をアクテ
ィブレベルとして８ビツトパラレルテスト回路２及びデ
ィジット線プリチャージ電位テスト回路３の動作、非動
作の制御を行う。このテストモード判定回路１によりテ
ストモードに入るときの各入力信号のタイミング図を第
２図に示す。
例えば、アドレス信号ＡＯが低レベルでアドレス信号Ａ
１が高レベルの場合、テスト制御信号ＴＥＴ２のみアク
ティブレベルとなり、ディジット線プリチャージ電位テ
スト回路３が活性化し動作状態となる。また、アドレス
信号ＡＯ，Ａｌが共に高レベルの場合は、テスト制御信
号ＴＥＴ１、ＴＥＴ２が共にアクティブレベルとなり、
８ビツトパラレルテスト回路２及びディジット線プリチ
ャージ電位テスト回路３の両方が活性化し動作状態とな
る。
１が高レベルの場合、テスト制御信号ＴＥＴ２のみアク
ティブレベルとなり、ディジット線プリチャージ電位テ
スト回路３が活性化し動作状態となる。また、アドレス
信号ＡＯ，Ａｌが共に高レベルの場合は、テスト制御信
号ＴＥＴ１、ＴＥＴ２が共にアクティブレベルとなり、
８ビツトパラレルテスト回路２及びディジット線プリチ
ャージ電位テスト回路３の両方が活性化し動作状態とな
る。
ディジット線プリチャージ電位テスト回路３の具体例を
第３図に示す。
第３図に示す。
テスト制御信号ＴＥＴ２はコンパレータ３３゜３４を活
性化し、上限値設定回路３１と下限値設定回路３２で設
定された電位とディジット線プリチャージ電位と対応す
るディジット線プリチャージ電源４３の出力線の電位Ｈ
ＦＶとを比較する。
性化し、上限値設定回路３１と下限値設定回路３２で設
定された電位とディジット線プリチャージ電位と対応す
るディジット線プリチャージ電源４３の出力線の電位Ｈ
ＦＶとを比較する。
この２つの結果を判定出力回路３５で論理和をとり増幅
してテストフィルタ信号ＴＦＬ２として出力する。
してテストフィルタ信号ＴＦＬ２として出力する。
尚、第４図に上限値設定回路３１．下限値設定回路３２
の具体例を示す。
の具体例を示す。
この回路は、抵抗Ｒ１，Ｒ２の抵抗値の比によって決ま
る節点Ｎ３の電位を、トランジスタＱ３．Ｑ４を用いて
電流能力を強化している。
る節点Ｎ３の電位を、トランジスタＱ３．Ｑ４を用いて
電流能力を強化している。
上限値回路３１．下限値回路３２は抵抗Ｒ１゜Ｒ２の抵
抗値を少し変えることにより構成できる。
抗値を少し変えることにより構成できる。
また、ディジット線プリチャージ電源４３も第４図の回
路と同様の構成となっている。
路と同様の構成となっている。
このディジット線プリチャージ電位テスト回路３による
テストモードを用いると、最大サイクル時間による不良
品も、またこの最大サイクル時間によりぎりぎりパスし
てしまうものも１サイクルのテストで検出されてテスト
モードフェール信号ＴＦＬ２がアクティブレベルとなる
ので、信頼性の向上をはかることができる。
テストモードを用いると、最大サイクル時間による不良
品も、またこの最大サイクル時間によりぎりぎりパスし
てしまうものも１サイクルのテストで検出されてテスト
モードフェール信号ＴＦＬ２がアクティブレベルとなる
ので、信頼性の向上をはかることができる。
従来は８ビツトパラレルで全ビットの最大サイクル時間
のテストを行う必要があったが、本発明によると１サイ
クルで済むので、４メガビットＤＲＡＭの場合にはテス
ト時間は５０万分の１に短縮される。
のテストを行う必要があったが、本発明によると１サイ
クルで済むので、４メガビットＤＲＡＭの場合にはテス
ト時間は５０万分の１に短縮される。
最少サイクル時間等のテスト項目は８ビツトパラレルテ
スト回路２により従来と同様にテストできる。
スト回路２により従来と同様にテストできる。
第５図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、第１の実施例に更にワード線電位テスト
回路を追加したものである。
回路を追加したものである。
この実施例は、ワード線の電位を、外部電源電位をブー
トストラップして使用する半導体メモリに対して有効で
ある。
トストラップして使用する半導体メモリに対して有効で
ある。
以上説明したように本発明は、通常の８ビツトパラレル
テスト回路のほかに、メモリ主要部の所定の節点の電位
をテストする回路を設け、これら回路の動作を外部信号
により制御しテストする構成とすることにより、従来、
最大サイクル時間のテストを全ビットに対して行う必要
があったものが、１サイクルのテストで済むので、大幅
にテスト時間を短縮することができ、しかも従来の最大
サイクル時間のテストできりぎりバスしてしまうような
ものも検出することができるので、信頼性の向上をはか
ることができる効果がある。
テスト回路のほかに、メモリ主要部の所定の節点の電位
をテストする回路を設け、これら回路の動作を外部信号
により制御しテストする構成とすることにより、従来、
最大サイクル時間のテストを全ビットに対して行う必要
があったものが、１サイクルのテストで済むので、大幅
にテスト時間を短縮することができ、しかも従来の最大
サイクル時間のテストできりぎりバスしてしまうような
ものも検出することができるので、信頼性の向上をはか
ることができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例のテストモード判定回路の
動作を説明するための各入力信号のタイミング図、第３
図は第１図に示された実施例のディジット線プリチャー
ジ電位テスト回路の具体例を示すブロック図、第４図は
第３図に示されたディジット線プリチャージ電位テスト
回路の上限値設定回路、下限値設定回路の具体例を示す
回路図、第５図は本発明の第２の実施例を示すブロック
図、第６図は従来の半導体メモリの一例を示すブロック
図、第７図は第６図に示された半導体メモリのテストモ
ード判定回路の動作を説明するための各入力信号のタイ
ミング図、第８図は第６図に示された半導体メモリのメ
モリ主要部の具体例を示すブロック図である。 １、ＩＡ、ＩＢ・・・テストモード判定回路、２・・・
８ビツトパラレルテスト回路、３・・・ディジット線プ
リチャージ電位テスト回路、４．４Ａ 、４Ｂ・・・メ
モリ主要部、５・・・ワード線電位テスト回路、３１・
・・上限値設定回路、３２・・・下限値設定回路、３３
．３４・・・コンパレータ、３５・・・判定出力回路、
４１・・・ワード線電源、４２・・・Ｘデコーダ、４３
・・・ディジット線プリチャージ電源、４４・・・プリ
チャージスイッチ・バランサ、４５・・・センス増幅器
、４６・・・メモリセル、Ｄｏ、Ｄｏ・・・デイジット
線、Ｑ１〜Ｑ４・・・トランジスタ、Ｒ１，Ｒ２・・・
抵抗、ＷＯ・・・ワード線。
図は第１図に示された実施例のテストモード判定回路の
動作を説明するための各入力信号のタイミング図、第３
図は第１図に示された実施例のディジット線プリチャー
ジ電位テスト回路の具体例を示すブロック図、第４図は
第３図に示されたディジット線プリチャージ電位テスト
回路の上限値設定回路、下限値設定回路の具体例を示す
回路図、第５図は本発明の第２の実施例を示すブロック
図、第６図は従来の半導体メモリの一例を示すブロック
図、第７図は第６図に示された半導体メモリのテストモ
ード判定回路の動作を説明するための各入力信号のタイ
ミング図、第８図は第６図に示された半導体メモリのメ
モリ主要部の具体例を示すブロック図である。 １、ＩＡ、ＩＢ・・・テストモード判定回路、２・・・
８ビツトパラレルテスト回路、３・・・ディジット線プ
リチャージ電位テスト回路、４．４Ａ 、４Ｂ・・・メ
モリ主要部、５・・・ワード線電位テスト回路、３１・
・・上限値設定回路、３２・・・下限値設定回路、３３
．３４・・・コンパレータ、３５・・・判定出力回路、
４１・・・ワード線電源、４２・・・Ｘデコーダ、４３
・・・ディジット線プリチャージ電源、４４・・・プリ
チャージスイッチ・バランサ、４５・・・センス増幅器
、４６・・・メモリセル、Ｄｏ、Ｄｏ・・・デイジット
線、Ｑ１〜Ｑ４・・・トランジスタ、Ｒ１，Ｒ２・・・
抵抗、ＷＯ・・・ワード線。
Claims (1)
- 複数のメモリセルを備えこれらメモリセルに対しデー
タの書込み、読出しを行うメモリ主要部と、このメモリ
主要部の各メモリセルに対するデータの書込み、読出し
を行なうメモリセルテストを含む通常のテストを行なう
第１のテスト回路と、前記メモリ主要部の所定の節点の
電位を予め設定された規定値と比較し前記節点の異常の
有無を判定する第２のテスト回路と、外部からの信号に
より前記第１及び第２のテスト回路を選択しこれらテス
ト回路の動作、非動作の制御を行うテストモード判定回
路とを有することを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195458A JPH0359899A (ja) | 1989-07-27 | 1989-07-27 | 半導体メモリ |
| DE1990612913 DE69012913T2 (de) | 1989-07-27 | 1990-07-26 | Halbleiterspeichergerät mit Diagnoseschaltung für Speicherzellen. |
| EP19900114389 EP0410464B1 (en) | 1989-07-27 | 1990-07-26 | Semiconductor memory device having diagnostic circuit for memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195458A JPH0359899A (ja) | 1989-07-27 | 1989-07-27 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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