KR0168988B1 - 반도체기억장치 - Google Patents

Abstract

본 발명은 시험시간의 단축에 적합한 비트압축 테스트모드 기능을 갖춘 반도체기억장치에 관한 것이며, 시험시간의 단축화를 도모하는 한편, 메모리 동작이 정상인가 아닌가를 인식하는 논리판정을 정확히 하는 것을 목적으로 한다.

테스트모드시에 메모리셀 어레이(10)로부터의 판독데이터의 각 비트를 비교하며, 그 비교결과를 비트압축하여 출력하는 회로(17)와, 디코더회로(12)에서 어드레스신호(ADD)의 디코드에 의거해서 생성된 워드선 활성화신호(WAS₁∼WAS_m)를 적어도 테스트모드 활성화신호(TME)에 응답하여 데이터압축회로(17)에 대해 상기 비교결과에 의거한 논리판정결과의 출력제어를 하는 회로(18)를 갖추고, 상기 워드선 활성화 신호가 출력되지 않았을 경우에 상기 논리판정 결과가 일치를 지시하였을 때, 이 논리 판정결과를 불일치로 하도록 제어하게 구성한다.

Description

반도체기억장치

제1도는 본 발명의 각 실시예에 관한 반도기억장치의 구성을 개략적으로 나타낸 블록도.

제2도는 제1도의 레벨검출회로 및 그 관련부분의 회로 구성을 나타낸 도면.

제3도는 제1실시예의 출력제어회로의 구성을 나타낸 회로도.

제4도는 제2실시예의 출력제어회로의 구성을 나타낸 회로도.

제5도는 제3실시예의 출력제어회로의 구성을 나타낸 회로도.

제6도는 제4실시예의 출력 제어회로의 구성을 나타낸 회로도.

본 발명은 반도체기억장치에 관한 것이며, 특히 시험시간의 단축에 적합한 비트압축테스트모드 기능을 갖춘 스타틱형 란담액세스메모리(SRAM) 또는 다이나믹형 란담 엑세스메모리(DRAM)에 관한 것이다.

종래, SRAM이나 DRAM 등을 시험하는 경우에 그 시험시간을 단축하기 위하여 테스트모드시에 메모리셀로부터의 판독데이터의 각 비트를 비교하고, 그 비교결과를 비트압축하여 출력하는 것이 실시되고 있다. 즉 이와 같은 SRAM이나 DRAM등은 데이터압축회로를 내장하고 있다.

이 경우에 테스트모드시에 데이터압축회로에 공급되는 데이터로서는 어드레스신호의 디코드에 의거해서 생성되는 워드선 구동용의 워드선 활성화 신호에 의거하여 그 워드선에 연결되는 복수의 메모리 셀에 기입된 같은 논리레벨의 데이터가 판독된다.

예를 들어 제 3도(단 제3도에 나타낸 회로구성전체로는 종래 기술이 아니다)를 참조하면 데이터압축회로(17)의 출력단인 노드N에 테스트모드시에 메모리 셀로부터 판독한 각 비트 데이터 D₁, D₂, D₃, …를 비교하고 압축한 논리 판정 결과를 지시하는 신호가 출력된다. 이 경우에 노드 N에 나타나는 신호는 각 비트데이터 D₁, D₂, D₃, …가 일치하고 있을 경우(즉 같은 논리레벨에 있는 경우)와 불일치의 경우(즉 1비트라도 다를 경우)에 서로 다른 논리 레벨(H레벨 또는 N레벨)을 나타낸다.

메모리가 정상적으로 기능하고 있는 경우(단 워드선 활성화신호는 출력된다)에는 테스트모드시에 데이터압축회로에 공급되는 데이터, 즉 동일 워드선에 연결되는 메모리 셀로부터 판독되는 각 비트데이터는 상술한 바와 같이 같은 데이터이므로 데이터압축회로의 논리판정 결과는 일치를 지시한다. 이경우에 일치를 지시하는 논리판정결과를 외부에 출력함으로써 메모리가 정상동작을 하고 있는 것을 인식할 수가 있다.

한편, 동일 워드선에 연결되는 메모리셀에 결함이 있는 경우(단 워드선 활성화 신호는 출력된다)에는 테스트모드시에 동일 워드선상의 메모리셀로부터 판독되는 각 비트데이터는 같은 데이터로는 되지 않기 때문에 데이터 압축회로의 논리판정결과는 불일치를 지시한다. 이 경우에는 이 불일치를 지시하는 논리 판정 결과에 의거해서 메모리가 정상동작을 하고 있지 않다는 것을 인식할 수가 있다.

그러나 종래 기술은 주변 회로의 어떤 결합에 의해 테스트모드시에 워드선 활성화 신호가 출력되지 않은 경우에 메모리는 정상동작을 하고 있지 않음에도 불구하고 동일 워드선상의 메모리셀로부터의 판독 데이터의 각 비트가 일치하고, 그에 따라 데이터 압축회로의 논리판정결과가 일치를 지시하게 되는 불합리성이 있었다.

이 때문에 메모리의 외부에서는 이 일치를 지시하는 논리판정결과에 의거해서 메모리가 정상동작하고 있는 것으로 잘못 인식해버려서 올바른 논리판단을 할 수 없다는 과제가 있었다.

본 발명은 이와 같은 종래 기술의 과제를 감안하여 창작된 것으로서 시험시간의 단축화를 도모하는 한편, 메모리 동작이 정상인가 아닌가를 인식하는 논리판정을 정확히 할수 있는 반도체기억장치를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여 본 발명에 의한 반도체기억장치는 복수의 워드선 및 복수의 비트선을 갖는 메모리셀 어레이와, 어드레스 신호를 디코드하여 얻어지는 워드선 선택신호에 의거해서 상기 복수의 워드선의 어느 한 개를 구동하는 워드선 활성화 신호를 생성하는 디코드회로와, 테스트모드시에 상기 메모리셀 어레이로부터 판독된 동일 워드선에 연결되는 복수의 메모리셀의 각 비트 데이터를 비교하고, 그 비교결과를 비트 압축하여 출력하는 데이터압축회로와, 적어도 외부로부터의 테스트모드 활성화 신호와 상기 데이터 회로로부터의 워드선 활성화 신호에 응답하여 상기 데이터 압축회로에 대해 상기 비교결과에 의거한 논리판정 결과의 출력을 제어하는 출력 제어회로를 구비하며, 상기 디코더회로로부터 워드활성화 신호가 출력되지 않았을 경우에 상기 데이터 압축회로의 논리 판정 결과가 일치를 지시하였을대, 이 논리 판정 결과를 불일치하도록 제어하는 것을 특징으로 한다.

상술한 본 발명의 구성에 의하면 테스트모드시에 워드선 활성화 신호가 출력되지 않았을 경우에 데이터 압축회로의 논리판정 결과가 일치를 지시한때에 출력제어회로에 의하여 데이터 압축회로에 대하여 그 논리 판정 결과를 불일치하도록 출력제어된다. 따라서 종래형에서 볼수 있는 바와 같은 워드선 활성화 신호가 출력되지 않은 경우에는 데이터 압축회로의 논리판정 결과가 일치를 지시하는 것과 같은 불합리성을 해소할 수가 없으며, 이에따라 메모리 동작이 정상인가 아닌가를 인식하는 논리 판정을 정확히 할 수가 있다. 또 비트압축 네스트모드 기능에 의해 시험시간의 단축화를 도모할 수가 있다.

그리고 본 발명의 다른 구성상의 특징 및 작용에 대리판정결과의 출력을 제어하는 출력제어회로를 구비하며, 상기 디코더회로로부터 워드활성화 신호가 출력되지 않았을 경우에 상기 데이터 압축회로의 논리 판정결과가 일치를 지시하였을 때, 이 논리 판정결과를 불일치로 하도록 제어하는 것을 특징으로 한다.

상술한 본 발명의 구성에 의하면 테스트모드시에 워드선 활성화 신호가 출력되지 않았을 경우에 데이터 압축회로의 논리판정 결과가 일치를 지시한 때에 출력제어회로에 의하여 데이터 압축회로에 대하여 그 논리판정 결과를 불일치하도록 출력제어된다. 따라서 종래형에서 볼수 있는 바와 같은 워드선 활성화 신호가 출력되지 않는 경우에는 데이터 압축회로의 논리 판정결과가 일치를 지시하는 것과 같은 불합리성을 해소할 수가 있으며, 이에 따라 메모리 동작이 정상인가 아닌가를 인식하는 논리판정을 정확히 할 수가 있다. 또 비트압축 테스트모드 기능에 의해 시험시간의 단축화를 도모할 수가 있다.

그리고 본 발명의 다른 구성상의 특징 및 작용에 대해서는 첨부도면을 참조하면서 아래에 기술하는 실시예를 사용하여 설명한다.

[실시예]

제1도는 본 발명의 각 실시예에 관한 반도체기억장치의 구성을 나타낸다.

도시한 장치는 시험시간의 단축에 적합한 비트압축 테스트모드 기능을 갖춘 메모리의 구성을 나타낸 것으로서, SRAM 또는 DRAM의 어느 메모리에도 적용 가능하다. 또 도시의 예서는 설명을 간단하게 하기 위하여 데이터 판독계의 구성만을 나타내고 있다.

도면중에서 10은 복수의 워드선 WL₁∼WL_m과 복수의 비트선 BL₁∼BL_n의 교차부에 메모리샐(도시하지 않음)이 배설되어 있는 메모리셀어레이, 11은 외부로부터의 어드레스신호 ADD를 버퍼링하는 어드레스 버퍼, 12는 어드레스 버퍼로부터의 로 어드레스신호에 의거해서 복수의 워드선 WL₁∼WL_m중의 어느 것인가를 선택하는(즉 워드선 활성화 신호 WAS₁∼WAS_m을 생성하는) 로 데코더(row decoder), 13은 어드레스 버퍼(11)로부터의 칼럼 어드레스 신호에 의거해서 복수의 비트선 BL1-BLn중의 어느 것인가를 선택하는 칼럼 디코더, 14는 선택된 비트선에 대응하는 칼럼의 데이터선에 접속하는 칼럼 게이트회로, 15는 데이터선상에 판독된 데이터를 감지하여 증폭하는 센스 앰프(S/A)회로, 16은 로 디코더(12)에서 생성된 워드선 활성화 신호 WAS₁∼WAS_m의 각 논리레벨을 검출하여 워드선 검출신호 WDS를 생성하는 레벨검출회로를 나타낸다.

또 17은 데이터 압축회로를 나타내며, 테스트모드시에 메모리셀 어레이(10)로부터 판독된 동일 워드선에 연결되는 n개의 메모리의 각 비트데이터를 비교하여, 그 비교 결과를 비트압축하여 출력한다. 18은 출력제어회로를 나타내며, 레벨검출회로(16)로부터의 워드선검출신호 WDS와 외부로부터 공급되는 각종 제어신호(본 실시예에서는 테스트모드 활성화신호 TME, 각각 엑티브 로의 로 어드레스 스트로브신호 RASX, 컬럼 어드레스 스트로브신호 CASX, 출력 이네이블신호 OEX 및 라이트 이네이블신호 WEX)에 의거해서 데이터 압축회로(17)에 대해 상기 비교 결과에 의거한 논리 판정결과의 출력제어를 한다. 이 출력제어회로(18)의 구성예에 대해서는 후에 상술한다. 또 19는 출력 버퍼회로를 나타내며, 통상모드시에는 메모리셀 어레이(10)으로부터의 판독 데이터를 버퍼링하여 외부에 출력하고, 테스트모드시에는 데이터 압축회로(17)의 비트압축된 논리 판정 결과를 외부에 출력한다.

제2도는 레벨 검출회로(16) 및 그 관련 부분의 회로구성을 나타낸다.

제2도에 나타낸 바와 같이 레벨 검출회로는 각 워드선 WL₁∼WL_m에 대응하여 로 디코더(12)에서 생성된 워드선 활성화 신호 WAS₁∼WAS_m의 각 논리레벨에 응답하여 워드 검출신호 WDS를 생성하는 NOR게이트(16)를 가지고 있다. 또 각 워드선 활성화 신호 WAS₁∼WAS_m은 각 워드선 WL₁∼WL_m에 대응하여 로 디코더(12)내에 설치된 드라이버(20₁∼20_m)에 의해 각각 생성된다. 각 드라이버(20₁∼20_m)는 드라이버 이네이블신호 DE에 의해 활성화되어, 어드레스 신호를 디코드로서 얻은 각 워드선 선택신호 WS₁∼WS_m를 각각 워드선 활성화 신호 WS₁∼WS_m로서 출력한다.

이 구성에서 로 디코더(12)로부터 워드선 활성화 신호 WAS₁∼WAS_m이 출력되지 않았을 경우, 즉 워드선 활성화 신호 WAS₁∼WAS_m이 전부 L레벨에 있는 경우에는 NOR게이트(16)의 출력 즉 워드선 검출신호 WDS는 활성화 된다(즉 H레벨이 된다).

제3도는 본 발명의 제1실시예의 출력 제어회로(18)의 구성을 나타낸다.

본 실시예에 관한 출력 제어회로(18)는 상술한 워드선 검출신호 WDS와 테스트모드 활성화 신호 TME에 응답하는 AND게이트(30)와, 데이터 압축회로(17)의 출력단(노드N)과 저전위의 전원라인 V_SS사이에 접속되고 또한 AND게이트(30)의 검출출력 Z에 응답하는 n채널 트랜지스터(31)를 가지고 있다. 또 데이터 압축회로(17)는 테스트모드시에 메모리셀 어레이(10)로부터 판독된 각 비트 데이터 D₁, D₂, D₃, …를 비교하고, 그 비교결과를 비트압축하여 논리판정 결과를 지시하는 신호를 노드N에 출력한다. 이 논리 판정 결과를 지시하는 신호는 각 비트 데이터 D₁, D₂, D₃, … 가 일치하고 있는 경우(즉 같은 레벨에 있는 경우)에는 H레벨을 나타내고, 불일치의 경우(즉 1 비트라도 다를 경우)에는 L레벨을 나타낸다.

본 실시예의 구성에서 워드선 검출신호 WDS 와 테스트모드 활성화 신호 TME가 다같이 활성화 되었을때(즉 H 레벨일 때), AND게이트(30)의 검출출력 Z는 활성화된다.(즉, H레벨이 된다). 이 활성화된 검출출력 Z에 응답하여 트랜지스터(31)는 ON하고, 이에 따라 데이터압축회로(17)의 출력단(노드N)의 전위는 V_SS의 레벨(L레벨)로 끌어 내려진다.

이와 같이 로 디코더(12)로부터 워드선 활성화 신호 WAS₁∼WAS_m이 출력되지 않았을 경우, 다시 말해서 워드선 검출신호 WDS가 활성되었을 때, 데이터압축회로(17)의 출력(논리판정결과)은 판독 데이터 D₁, D₂, D₃, …의 일치의 지시(H레벨)대신에 불일치의 지시(L레벨)를 하도록 출력제어가 이루어진다. 그리고 이 출력제어가 이루어진 논리판정 결과, 즉 L레벨의 신호는 출력 버퍼회로(19)를 거쳐서 외부에 출력된다. 이에 따라 메모리가 정상동작을 하지 않고 있다는 것을 인식하는 정확한 논리판정을 할 수가 있다.

제4도는 본 발명의 제2실시예의 출력제어회로(18)의 구성을 나타낸다.

본 실시예에 관한 출력제어회로(18)는 워드선 검출신호 WDS와 테스트모드 활성화 신호 TME와 칼럼 어드레스스트로브신호 CASX(반전입력)와 출력 이네이블신호 OEX(반전입력)에 응답하는 AND게이트(40)와, 신호 OHE의 라인과 저전위의 전원라인 V_SS사이에 접속되고 또한 AND게이트(40)의 검출출력 Z에 응답하는 n채널 트랜지스터(41)와 고전위의 전원라인 V_CC와 신호 OLE의 라인 사이에 접속되고, 또한 AND게이트(40)의 검출출력 Z에 응답하는 n채널 트랜지스터(42)를 가지고 있다. 여기에서 신호OHE 및 OLE는 상술한 데이터 압축회로(17)의 논리 판정 결과(제 3 도의 노드 N의 신호)에 대응한 논리 레벨을 가지고 있으며, 본 실시예에서는 논리판정 결과가 H레벨일 때 각각 H레벨 및 L레벨을 나타낸다.

또 19(a) 및 19(b)는 출력 버퍼회로(19)에 포함되는 출력 게이트가 되는 n채널 트랜지스터를 나타내고, 양 트랜지스터는 전원라인 V_CC와 전원라인 V_SS사이에 직렬로 접속되어, 각각 논리판정 결과에 대응한 신호 OHE 및 OLE에 응답해서 ON, OFF한다. 따라서 논리 판정 결과가 H레벨의 경우에는 출력게이트 트랜지스터(19a)만이 ON하고, 출력 OUT는 Vcc의 레벨(H 레벨)을 나타낸다.

본 실시예의 구성에서 워드선 검출신호 WDS와 테스트모드 활성화 신호 TME와 칼럼 어드레스 스트로브신호 CASX와 출력 이네이블 신호 OEX가 전부 활성화 되었을때(즉 WDS와 TME가 H레벨이고, CASX와 OEX가 L레벨일 때), AND게이트(40)의 검출출력 Z는 활성화된다(즉 H레벨이 된다). 이 활성화된 검출출력 Z에 응답하여 트랜지스터(41, 42)는 각각 ON하고, 이에 따라 신호 OHE의 레벨(L레벨)로 끌어 내려지고, 한편 신호 OLE을 레벨은 V_CC의 레벨(H레벨)로 끌어 올려진다. 이 결과, 출력게이트 트랜지스터(19b)만이 ON하여, 출력 OUT는 V_SS의 레벨(L레벨)이 된다.

이와 같이 워드선 검출신호 WDS가 활성화 되었을 때(즉 로 디코더(12)로부터 워드선 활성화 신호 WAS₁∼WAS_m이 출력되지 않았을 경우), 데이터압축회로(17)의 논리판정 결과에 응답한 신호 OHE (또는 OLE)는 판독 데이터의 일치의 지시 즉 H레벨(또는L레벨) 대신에 불일치의 지시 즉 L레벨(또는 H레벨)로 하도록 출력제어가 이루어진다. 이 출력제어가 이루어진 논리파정 결과는 각각 출력게이트 트랜지스터(19a, 19b)의 ON/OFF에 의거해서 외부에 출력된다. 이에 따라 정확한 논리판정을 할 수가 있다.

제5도는 본 발명의 제3실시예의 출력 제어회로(18)의 구성을 나타낸다.

도시한 회로구성은 제2실시예의 회로구성(제4도 참조)와 비교하여, (1) 워드선 검출신호 WDS와 테스트모드 활성화 신호 TME와 칼럼 어드레스 스트로브신호 CASX(반전입력)의 3입력에 응답하는 AND게이트(50)를 설치한 점, (2) 출력 이네이블신호 OEX에 응답하여 각각 논리판정결과에 대응한 신호 OHE, OLE의 출력을 제어하는 p채널 트랜지스터(51, 52)를 설치한 점에서 상이하다. 다른 회로구성 및 그 작용에 대해서는 제2실시예의 경우와 마찬가지이므로 그 설명은 생략한다. 상술한 제2실시예에서는 AND게이트(40)의 검출출력 Z를 활성화하기 위하여 출력 이네이블신호 OEX를 사용하였으나, 본 실시예에서는 논리판정 결과에 대응한 신호 OHE, OLE의 출력제어를 하기 위하여 출력 이네이블신호 OEX를 사용하고 있다. 즉, 출력 이네이블신호 OEX의 사용 형태에서만 상이하고 있으며, 중요한 부분(워드선 검출 신호 WDS의 활성화에 의거해서 데이터압축회로(17)의 논리판정 결과를 불일치로 하도록 출력제어하는 것)에 대해서는 제2실시예와 마찬가지이다. 따라서 제2실시예와 마찬가지 효과를 얻을 수가 있다.

제6도는 본 발명의 제4실시예의 출력제어회로(18)의 구성을 나타낸다.

본 실시예에 관한 출력제어회로(18)는 워드선 검출신호 WDS와 테스트모드 활성화신호 TME에 응답하는 AND게이트(30)와, 테스트모드 활성화신호 TME에 응답하는 인버터(60)와, 테스트모드 활성화 신호 TME 및 그 반전 신호에 응답하여 각각 비교 압축될 판독 데이터 D₁, D₂, D₃, D₄, …의 출력제어를 하는 트랜스미션 게이트(61, 62, 63, 64, …)와 고전위의, 전원라인 V_CC와 트랜스미션 게이트(61, 63)의 출력측 라인 사이에 각각 접속되고 또한 AND게이트(30)의 검출출력 Z에 응답하는 압축 데이터 제어용의 n채널 트랜지스터(71, 73)와, 트랜스미션 게이트(62, 64)의 출력측 라인과 저전위의 전원라인 V_SS사이에 각각 접속되고 또한 AND게이트(30)의 검출출력 Z에 응답하는 압축데이터 제어용의 n채널 트랜지스터(72, 74)와, 각 트랜스미션 게이트(61, 62, 63, 64, …)를 통하여 출력된 판독데이터 D₁, D₂, D₃, D₄, …에 응답하는 AND게이트(70)(이것은 데이터압축회로(17)에 상당한다)를 가지고 있다. 또한 각 트랜스미션 게이트는 n채널 트랜지스터와 p채널 트랜지스터가 서로 병렬접속된 구성을 가지며, 본 실시예에서는 n채널 트랜지스터는 테스트모드 활성화 신호 TME에 응답하고, p채널 트랜지스터는 인버터(60)의 출력에 응답한다.

상술한 제1-제3실시예(제3도∼제5도 참조)에서는 각 비트 데이터를 판독한 후, 비교 압축된 데이터를 변화시키도록 하였으나, 본 실시예에서는 AND게이트(30)의 검출출력 Z가 활성화되었을 때, 각 비트 데이터의 판독후의 데이터를 변화시켜, 비교 압축하도록 하고 있다.

즉 본 실시예의 구성에서 워드선 검출신호 WDS와 테스트모드 활성화신호 TME가 다같이 활성화 되었을 때(즉 H레벨일 때), AND게이트(30)의 검출출력 Z는 활성화된다(즉 H레벨이 된다). 이 활성화된 검출출력 Z에 응답하여 트랜지스터(71, 74)는 전부 ON하고, 이에 따라 판독 데이터 D₁, D₂, D₃, D₄의 논리레벨에도 불구하고, 각 트랜스미션 게이트(61, 62, 63, 64)의 출력측 라인의 전위는 각각 H레벨, L레벨, H레벨, L레벨이된다. 이것을 받아서 AND게이트(70)(데이터압축회로)는 입력 데이터의 불일치를 검출한다.

이와 같이 워드선 검출신호 WDS가 활성화되었을 때(즉 로 디코더(12)로부터 워드선 활성화 신호 D₁, D₂, D₃, D₄이 출력되지 않았을 경우), AND게이트(70)는 판독 데이터 WAS₁∼WAS_m의 불일치를 지시하는 뜻의 출력제어를 한다(L레벨의 출력). 그리고 이 출력제어가 이루어진 논리판정결과는 출력 버퍼회로(19)를 거쳐서 외부에 출력된다. 이에따라 메모리가 정상동작을 하고 있지 않다는 것을 인식하는 정확한 논리판정을 할 수가 있다.

또한 제4실시예의 회로구성에서는 압축데이터 제어용 트랜지스터로서 4개의 트랜지스터(71∼74)를 설치한 경우에 대해 설명하였으나, 설치하는 트랜지스터의 개수는 이것에 한정되지 않는다. 적어도 1개의 트랜지스터가 설치되어 있으며 충분하다. 요는 워드선 검출신호 WDS가 활성화된 경우에 판독 데이터 D₁, D₂, D₃, D₄…가 일치하였을 때, AND게이트(70)가 판독 데이터D₁, D₂, D₃, D₄…의 불일치를 지시하도록 하는 출력제어를 할 수 있으면 된다.

이상 설명한 바와 같이 본 발명에 의하면 워드선 활성화 신호가 출력되지 않았을 경우에 데이터압축회로의 논리판정결과가 일치를 지시하였을 때, 그 논리판정결과를 불일치로 하도록 출력제어를 함으로써 메모리 동작이 정상인가 아닌가를 인식하는 논리판정을 정확히 할 수가 있다. 또 비트압축 테스트모드 기능에 의해 시험시간을 단축할 수가 있다.

Claims (7)

1. 복수의 워드선(WL₁∼WL_m) 및 복수의 비트선(BL₁∼BL_n)을 갖는 메모리 어레이(10)와, 어드레스신호(ADD)를 디코드하여 얻어지는 워드선 선택신호에 의거해서 상기 복수의 워드선의 어느것인가를 구동하는 워드선 활성화신호(WAS₁∼WAS_m)를 생성하는 디코더회로(12)와, 테스트모드시에 상기 메모리 어레이로부터 판독된 동일 워드선에 연결되는 복수의 메모리셀의 각 비트 데이터를 비교하여, 그 비교결과를 비트압축하여 출력하는 데이터 압축회로(17)와, 적어도 외부로부터의 테스트모드 활성화신호(TME)와 상기 디코더회로로부터의 워드선 활성화 신호에 응답하여, 상기 데이터 압축회로에 대해 상기 비교결과에 의거한 논리판정결과의 출력제어를 하는 출력제어회로(18)를 구비하고,상기 디코더 회로로부터의 워드선 활성화신호가 출력되지 않았을 경우에 상기 데이터압축회로의 논리 판정결과가 일치를 지시하였을 때, 그 논리판정결과를 불일치로 하도록 제어하는 것을 특징으로 하는 반도체기억장치.
2. 제1항에 있어서, 상기 복수의 워드선에 대응하여 상기 디코더회로에서 생성된 복수의 워드선 활성화신호의 각 논리레벨을 검출하여 워드선 검출신호(WDS)를 생성하는 회로(16)를 구비하고, 상기 디코더회로로부터 워드선 활성화 신호가 출력되지 않았을 때 상기 워드선 검출신호를 활성화하는 것을 특징으로 하는 반도체기억장치.
3. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화 신호(TME)에 응답하는 논리게이트(30)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 데이터압축회로의 논리판정결과의 논리레벨을 소정레벨(V_SS)로 고정하는 회로(31)를 가지며, 이 소정 레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
4. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)와 칼럼 어드레스 스트로브신호(CASX)와 출력 이네이블신호(OEX)에 응답하는 논리 게이트(40)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 데이터 압축회로의 논리 판정 결과에 대응한 신호(OHE, OLE)의 논리레벨을 소정 레벨(V_SS, V_CC)로 고정하는 회로(41, 42)를 가지며, 이 소정 레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
5. 제5항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)와 칼럼 어드레스 스트로브신호(CASX)에 응답하는 논리게이트(50)와, 출력 이네이블신호(OEX)에 응답하여 상기 데이터 압축회로의 논리파정결과에 대응한 신호(OHE, OLE)의 출력제어를 하는 제1의 회로(51, 52)와 상기 논리게이트의 검출출력(Z)에 응답하여 상기 제1의 회로를 통하여 출력된 상기 논리판정결과에 대응한 신호의 논리레벨을 소정 레벨(VSS, V_CC)로 고정하는 제 2의 회로(41, 42)를 가지며, 이 소정레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
6. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)에 응답하는 논리게이트(30)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 메모리셀 어레이로부터의 비교압축될 판독 데이터의 논리레벨을 소정 레벨(V_CC, V_SS)로 고정하는 회로(71-74)를 가지며, 이 소정 레벨은 상기 비교결과에 의거한 논리 판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
7. 제6항에 있어서, 상기 판독데이터의 논리레벨을 소정레벨로 고정하는 회로는 상기 논리게이트의 검출출력에 응답하는 적어도 1개의 트랜지스터(71∼74)를 갖는 것을 특징으로 하는 반도체기억장치.