JP2002093192A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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Abstract
(57)【要約】
【課題】 ｍ×ｎビットワイドデータバスを有する半導
体記憶装置の試験工数を大幅に短縮する。 【解決手段】 半導体記憶装置の全アドレスが正常か異
常かの判定をｍ×ｎビット単位で判定し（ステップＳＴ
１３）、全アドレスについて正常と判定した場合は試験
を終了し（ステップＳＴ２０）、異常アドレスが存在し
た場合は、異常アドレスに対するｍ×ｎビット中のｍビ
ットデータとこれの期待値とを比較し、比較結果が異常
の場合は半導体記憶装置の救済可否の判定を行う（ステ
ップＳＴ２５，ＳＴ２７）。
体記憶装置の試験工数を大幅に短縮する。 【解決手段】 半導体記憶装置の全アドレスが正常か異
常かの判定をｍ×ｎビット単位で判定し（ステップＳＴ
１３）、全アドレスについて正常と判定した場合は試験
を終了し（ステップＳＴ２０）、異常アドレスが存在し
た場合は、異常アドレスに対するｍ×ｎビット中のｍビ
ットデータとこれの期待値とを比較し、比較結果が異常
の場合は半導体記憶装置の救済可否の判定を行う（ステ
ップＳＴ２５，ＳＴ２７）。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の試験方法に関し、たとえば、被試験用としての半導体
記憶装置と論理回路を搭載した試験回路を用いた半導体
記憶装置の試験方法に関するものである。
の試験方法に関し、たとえば、被試験用としての半導体
記憶装置と論理回路を搭載した試験回路を用いた半導体
記憶装置の試験方法に関するものである。
【０００２】
【従来の技術】図１０は、従来における半導体記憶装置
の試験方法を実施する場合の試験回路の構成を示す回路
図である。図において、５は１６ＭビットのＤＲＡＭ５
２を試験するための試験回路であり、図示しない試験装
置（以下、テスタと呼ぶ）と接続される。５１はテスタ
から送出された８ビットの入力データＴＤＩを入力Ｄ
（７：０）に入力して書き込みクロック信号ＴＷＣＫの
立ち上がりにより保持し、出力制御信号ＴＯＥ−に基づ
いて出力Ｑ（７：０）が制御される８ビットのＤ型フリ
ップフロップである。
の試験方法を実施する場合の試験回路の構成を示す回路
図である。図において、５は１６ＭビットのＤＲＡＭ５
２を試験するための試験回路であり、図示しない試験装
置（以下、テスタと呼ぶ）と接続される。５１はテスタ
から送出された８ビットの入力データＴＤＩを入力Ｄ
（７：０）に入力して書き込みクロック信号ＴＷＣＫの
立ち上がりにより保持し、出力制御信号ＴＯＥ−に基づ
いて出力Ｑ（７：０）が制御される８ビットのＤ型フリ
ップフロップである。
【０００３】５２は被試験用の半導体記憶装置としての
１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、たとえばｍ
×ｎビット幅のワイドデータバス（この図１０の例で
は、ｍ＝８ビット、ｎ＝１６段の１２８ビット）を有
し、行アドレスが４０９６，すなわち行アドレス線が１
２ビットであり、列アドレスが３２，すなわち列アドレ
ス線が５ビットであり、アドレス線が総計１７ビットの
ＤＲＡＭである。５３は１６ＭビットのＤＲＡＭ５２か
ら読み出した８×１６ビットデータから、テスタにより
送出された出力データ選択信号ＴＳＥＬに基づいて、１
組の８ビットデータを選択し８ビットの出力データＴＤ
Ｏとして出力する１２８ｔｏ８のマルチプレクサであ
る。各配線に付与されている数字（４，８，１７）は、
各データのビット数を示し、＜０＞〜＜１５＞は８ビッ
ト単位のデータに付与された番号である。
１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、たとえばｍ
×ｎビット幅のワイドデータバス（この図１０の例で
は、ｍ＝８ビット、ｎ＝１６段の１２８ビット）を有
し、行アドレスが４０９６，すなわち行アドレス線が１
２ビットであり、列アドレスが３２，すなわち列アドレ
ス線が５ビットであり、アドレス線が総計１７ビットの
ＤＲＡＭである。５３は１６ＭビットのＤＲＡＭ５２か
ら読み出した８×１６ビットデータから、テスタにより
送出された出力データ選択信号ＴＳＥＬに基づいて、１
組の８ビットデータを選択し８ビットの出力データＴＤ
Ｏとして出力する１２８ｔｏ８のマルチプレクサであ
る。各配線に付与されている数字（４，８，１７）は、
各データのビット数を示し、＜０＞〜＜１５＞は８ビッ
ト単位のデータに付与された番号である。
【０００４】次に動作について説明する。まず、１６Ｍ
ビットのＤＲＡＭ５２への書き込み動作について説明す
る。テスタから送出された入力データＴＤＩは、Ｄ型フ
リップフロップ５１の入力Ｄ（７：０）に入力され、書
き込みクロック信号ＴＷＣＫの立ち上がりにより保持さ
れる。この場合、テスタがハイレベル（以下、Ｈレベル
と呼ぶ）の出力制御信号ＴＯＥ−を送出すると、Ｄ型フ
リップフロップ５１の「ＯＥ」端子にはＨレベルが入力
されＤ型フリップフロップ５１の出力Ｑ（７：０）から
８ビットのデータが出力される。
ビットのＤＲＡＭ５２への書き込み動作について説明す
る。テスタから送出された入力データＴＤＩは、Ｄ型フ
リップフロップ５１の入力Ｄ（７：０）に入力され、書
き込みクロック信号ＴＷＣＫの立ち上がりにより保持さ
れる。この場合、テスタがハイレベル（以下、Ｈレベル
と呼ぶ）の出力制御信号ＴＯＥ−を送出すると、Ｄ型フ
リップフロップ５１の「ＯＥ」端子にはＨレベルが入力
されＤ型フリップフロップ５１の出力Ｑ（７：０）から
８ビットのデータが出力される。
【０００５】Ｄ型フリップフロップ５１の出力Ｑ（７：
０）に出力されたデータは、８ビット単位で１６組に分
岐される。そして、テスタは該当する行アドレスおよび
列アドレスを表わすアドレス信号ＴＡＤＩとともにロウ
レベル（以下、Ｌレベルと呼ぶ）のアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に
入力する。このアドレスストローブ信号ＴＡＳ−により
その時点のアドレス信号ＴＡＤＩが取り込まれる。そし
て、その取り込みのタイミングにあわせて、テスタはＬ
レベルの書き込み制御信号ＴＷ−を送出し、その８ビッ
ト単位で１６組に分岐されたデータが、そのアドレス信
号ＴＡＤＩで指定された１６ＭビットのＤＲＡＭ５２の
格納領域に端子Ｄ（１２７：０）から書き込まれる。こ
こで、Ｈレベルの出力制御信号ＴＯＥ−が入力されてい
るので、１６ＭビットのＤＲＡＭ５２からの出力は禁止
される。
０）に出力されたデータは、８ビット単位で１６組に分
岐される。そして、テスタは該当する行アドレスおよび
列アドレスを表わすアドレス信号ＴＡＤＩとともにロウ
レベル（以下、Ｌレベルと呼ぶ）のアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に
入力する。このアドレスストローブ信号ＴＡＳ−により
その時点のアドレス信号ＴＡＤＩが取り込まれる。そし
て、その取り込みのタイミングにあわせて、テスタはＬ
レベルの書き込み制御信号ＴＷ−を送出し、その８ビッ
ト単位で１６組に分岐されたデータが、そのアドレス信
号ＴＡＤＩで指定された１６ＭビットのＤＲＡＭ５２の
格納領域に端子Ｄ（１２７：０）から書き込まれる。こ
こで、Ｈレベルの出力制御信号ＴＯＥ−が入力されてい
るので、１６ＭビットのＤＲＡＭ５２からの出力は禁止
される。
【０００６】次に１６ＭビットのＤＲＡＭ５２からの読
み出し動作について説明する。テスタは該当する行アド
レスおよび列アドレスを表わすアドレス信号ＴＡＤＩと
ともにＬレベルのアドレスストローブ信号ＴＡＳ−を１
６ＭビットのＤＲＡＭ５２の各端子に入力する。そし
て、このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。その取り込
みのタイミングにあわせて、テスタはＬレベルの出力制
御信号ＴＯＥ−を送出し、取り込まれたアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ５２の格納
領域に書き込まれた８×１６ビットデータが同時に読み
出される。テスタはＨレベルの書き込み制御信号ＴＷ−
を送出し、またＬレベルの出力制御信号ＴＯＥ−を送出
しているので、１６ＭビットのＤＲＡＭ５２への書き込
みおよびＤ型フリップフロップ５１の出力Ｑ（７：０）
からの出力がそれぞれ禁止される。
み出し動作について説明する。テスタは該当する行アド
レスおよび列アドレスを表わすアドレス信号ＴＡＤＩと
ともにＬレベルのアドレスストローブ信号ＴＡＳ−を１
６ＭビットのＤＲＡＭ５２の各端子に入力する。そし
て、このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。その取り込
みのタイミングにあわせて、テスタはＬレベルの出力制
御信号ＴＯＥ−を送出し、取り込まれたアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ５２の格納
領域に書き込まれた８×１６ビットデータが同時に読み
出される。テスタはＨレベルの書き込み制御信号ＴＷ−
を送出し、またＬレベルの出力制御信号ＴＯＥ−を送出
しているので、１６ＭビットのＤＲＡＭ５２への書き込
みおよびＤ型フリップフロップ５１の出力Ｑ（７：０）
からの出力がそれぞれ禁止される。
【０００７】マルチプレクサ５３は、テスタから送出さ
れた出力データ選択信号ＴＳＥＬにより、１６Ｍビット
のＤＲＡＭ５２の出力Ｑ（１２７：０）から出力された
８×１６ビットデータのうち１組の８ビットデータを選
択し、出力データＴＤＯとして出力する。
れた出力データ選択信号ＴＳＥＬにより、１６Ｍビット
のＤＲＡＭ５２の出力Ｑ（１２７：０）から出力された
８×１６ビットデータのうち１組の８ビットデータを選
択し、出力データＴＤＯとして出力する。
【０００８】さらに、上記の試験回路を用いて、従来に
おける半導体記憶装置の試験方法の手順について説明す
る。図１１は、従来における半導体記憶装置の試験方法
の手順を示すフローチャートである。ここで、ｍ×ｎビ
ット幅のワイドデータバスを有する１６ＭビットのＤＲ
ＡＭ５２は、行アドレスサイズがｘ，列アドレスサイズ
がｙの大きさを持つＤＲＡＭとする。
おける半導体記憶装置の試験方法の手順について説明す
る。図１１は、従来における半導体記憶装置の試験方法
の手順を示すフローチャートである。ここで、ｍ×ｎビ
ット幅のワイドデータバスを有する１６ＭビットのＤＲ
ＡＭ５２は、行アドレスサイズがｘ，列アドレスサイズ
がｙの大きさを持つＤＲＡＭとする。
【０００９】試験が開始されると、テスタから送出され
たｍ×ｎビットデータがＤ型フリップフロップ５１の入
力Ｄ（７：０）にｍビット単位で順番に入力データＴＤ
Ｉとして入力され、出力制御信号ＴＯＥ−がＨレベルの
とき出力Ｑ（７：０）から出力される。そして、テスタ
は行アドレスがＸ＝０，列アドレスがＹ＝０を設定する
（ステップＳＴ１００）。１６ＭビットのＤＲＡＭ５２
にデータを書き込むために、テスタは上記した行アドレ
スＸ＝０および列アドレスＹ＝０を表わすアドレス信号
ＴＡＤＩとともにＬレベルのアドレスストローブ信号Ｔ
ＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に入力す
る。このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。そして、そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の書き込み制御信号ＴＷ−を送出し、そのｍ×ｎビット
データが、そのアドレス信号ＴＡＤＩで指定された１６
ＭビットのＤＲＡＭ５２の格納領域（Ｘ＝０，Ｙ＝０）
に書き込まれる（ステップＳＴ１０１）。
たｍ×ｎビットデータがＤ型フリップフロップ５１の入
力Ｄ（７：０）にｍビット単位で順番に入力データＴＤ
Ｉとして入力され、出力制御信号ＴＯＥ−がＨレベルの
とき出力Ｑ（７：０）から出力される。そして、テスタ
は行アドレスがＸ＝０，列アドレスがＹ＝０を設定する
（ステップＳＴ１００）。１６ＭビットのＤＲＡＭ５２
にデータを書き込むために、テスタは上記した行アドレ
スＸ＝０および列アドレスＹ＝０を表わすアドレス信号
ＴＡＤＩとともにＬレベルのアドレスストローブ信号Ｔ
ＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に入力す
る。このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。そして、そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の書き込み制御信号ＴＷ−を送出し、そのｍ×ｎビット
データが、そのアドレス信号ＴＡＤＩで指定された１６
ＭビットのＤＲＡＭ５２の格納領域（Ｘ＝０，Ｙ＝０）
に書き込まれる（ステップＳＴ１０１）。
【００１０】また、１６ＭビットのＤＲＡＭ５２に書き
込まれたデータを読み出すために、テスタは設定した行
アドレスＸ＝０および列アドレスＹ＝０を表わすアドレ
ス信号ＴＡＤＩとともにＬレベルのアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に
入力する。そして、このアドレスストローブ信号ＴＡＳ
−によりその時点のアドレス信号ＴＡＤＩが取り込まれ
る。その取り込みのタイミングにあわせて、テスタはＬ
レベルの出力制御信号ＴＯＥ−を送出し、そのアドレス
信号ＴＡＤＩ，すなわち行アドレスＸ＝０および列アド
レスＹ＝０で指定された１６ＭビットのＤＲＡＭ５２の
格納領域（Ｘ＝０ Ｙ＝０）に書き込まれたｍ×ｎビッ
トデータが同時に読み出される（ステップＳＴ１０
２）。そして、テスタから送出された出力データ選択信
号ＴＳＥＬにより、マルチプレクサ５３は読み出された
そのｎ組のｍビットデータから付された番号がＮ＝０の
ｍビットデータを選択し、出力データＴＤＯとして出力
する（ステップＳＴ１０３）。テスタはこの出力データ
ＴＤＯを入力し、この出力データＴＤＯとこれに対する
ｍビットの期待値とを比較し正常か異常かの判定を行な
う（ステップＳＴ１０４）。
込まれたデータを読み出すために、テスタは設定した行
アドレスＸ＝０および列アドレスＹ＝０を表わすアドレ
ス信号ＴＡＤＩとともにＬレベルのアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ５２の各端子に
入力する。そして、このアドレスストローブ信号ＴＡＳ
−によりその時点のアドレス信号ＴＡＤＩが取り込まれ
る。その取り込みのタイミングにあわせて、テスタはＬ
レベルの出力制御信号ＴＯＥ−を送出し、そのアドレス
信号ＴＡＤＩ，すなわち行アドレスＸ＝０および列アド
レスＹ＝０で指定された１６ＭビットのＤＲＡＭ５２の
格納領域（Ｘ＝０ Ｙ＝０）に書き込まれたｍ×ｎビッ
トデータが同時に読み出される（ステップＳＴ１０
２）。そして、テスタから送出された出力データ選択信
号ＴＳＥＬにより、マルチプレクサ５３は読み出された
そのｎ組のｍビットデータから付された番号がＮ＝０の
ｍビットデータを選択し、出力データＴＤＯとして出力
する（ステップＳＴ１０３）。テスタはこの出力データ
ＴＤＯを入力し、この出力データＴＤＯとこれに対する
ｍビットの期待値とを比較し正常か異常かの判定を行な
う（ステップＳＴ１０４）。
【００１１】判定の結果、異常と判定した場合、テスタ
は該当する不良ビットの情報（アドレスＸ＝０，Ｙ＝０
とｍビットに付された番号Ｎ＝０）を取得する（ステッ
プＳＴ１０５）。そして、ｍビットの出力データＴＤＯ
を試験するため、テスタはｍビットに付された番号Ｎを
＋１更新し（ステップＳＴ１０６）、この番号Ｎがｎ以
上となったかどうかを判定する（ステップＳＴ１０
７）。ステップＳＴ１０４で正常と判定した場合は、同
様に次のｍビットの出力データＴＤＯを試験するため、
テスタはｍビットに付された番号Ｎを＋１更新し（ステ
ップＳＴ１０６）、この番号Ｎがｎ以上となったかどう
かを判定する（ステップＳＴ１０７）。
は該当する不良ビットの情報（アドレスＸ＝０，Ｙ＝０
とｍビットに付された番号Ｎ＝０）を取得する（ステッ
プＳＴ１０５）。そして、ｍビットの出力データＴＤＯ
を試験するため、テスタはｍビットに付された番号Ｎを
＋１更新し（ステップＳＴ１０６）、この番号Ｎがｎ以
上となったかどうかを判定する（ステップＳＴ１０
７）。ステップＳＴ１０４で正常と判定した場合は、同
様に次のｍビットの出力データＴＤＯを試験するため、
テスタはｍビットに付された番号Ｎを＋１更新し（ステ
ップＳＴ１０６）、この番号Ｎがｎ以上となったかどう
かを判定する（ステップＳＴ１０７）。
【００１２】付された番号Ｎがｎより小さい場合は、テ
スタから送出された出力データ選択信号ＴＳＥＬによ
り、マルチプレクサ５３は更新した番号Ｎに該当するｍ
ビットデータを選択して出力データＴＤＯとして出力し
（ステップＳＴ１０８）、テスタがこれとｍビットの期
待値とを比較し正常・異常の判定を行うという手順が繰
り返される（ステップＳＴ１０４〜ステップＳＴ１０
８）。ステップＳＴ１０７で付された番号Ｎがｎ以上と
判定された場合、テスタは列アドレスＹを＋１だけ更新
し（ステップＳＴ１０９）、この列アドレスＹが列アド
レスサイズｙより大きいかどうかの判定を行う（ステッ
プＳＴ１１０）。列アドレスＹが列アドレスサイズｙよ
り小さい場合は、テスタは更新した列アドレスＹを表わ
すアドレス信号ＴＡＤＩをＬレベルのアドレスストロー
ブ信号ＴＡＳ−により取り込み、この列アドレスＹにお
けるｍ×ｎビットデータの書き込み・読み出しを行っ
て、ｍビットの正常・異常の判定を行う（ステップＳＴ
１０１〜ステップＳＴ１１０）。
スタから送出された出力データ選択信号ＴＳＥＬによ
り、マルチプレクサ５３は更新した番号Ｎに該当するｍ
ビットデータを選択して出力データＴＤＯとして出力し
（ステップＳＴ１０８）、テスタがこれとｍビットの期
待値とを比較し正常・異常の判定を行うという手順が繰
り返される（ステップＳＴ１０４〜ステップＳＴ１０
８）。ステップＳＴ１０７で付された番号Ｎがｎ以上と
判定された場合、テスタは列アドレスＹを＋１だけ更新
し（ステップＳＴ１０９）、この列アドレスＹが列アド
レスサイズｙより大きいかどうかの判定を行う（ステッ
プＳＴ１１０）。列アドレスＹが列アドレスサイズｙよ
り小さい場合は、テスタは更新した列アドレスＹを表わ
すアドレス信号ＴＡＤＩをＬレベルのアドレスストロー
ブ信号ＴＡＳ−により取り込み、この列アドレスＹにお
けるｍ×ｎビットデータの書き込み・読み出しを行っ
て、ｍビットの正常・異常の判定を行う（ステップＳＴ
１０１〜ステップＳＴ１１０）。
【００１３】ステップＳＴ１１０で列アドレスＹが列ア
ドレスサイズｙより大きくなったと判定した場合は、テ
スタは行アドレスＸを＋１だけ更新しかつ列アドレスＹ
を０に設定し（ステップＳＴ１１１）、行アドレスＸが
行アドレスサイズｘより大きいかどうかを判定する（ス
テップＳＴ１１２）。行アドレスＸが行アドレスサイズ
ｘより小さい場合は、テスタは更新した行アドレスＸと
列アドレスＹを示すアドレス信号ＴＡＤＩをＬレベルの
アドレスストローブ信号ＴＡＳ−により取り込み、ｍ×
ｎビットデータの書き込み・読み出しを行って上記した
と同様に正常・異常の判定が繰り返される（ステップＳ
Ｔ１０１〜ステップＳＴ１１２）。また、ステップＳＴ
１１２で行アドレスＸが行アドレスサイズｘより大きく
なったと判定した場合は、この１６ＭビットのＤＲＡＭ
５２の試験を終了する。
ドレスサイズｙより大きくなったと判定した場合は、テ
スタは行アドレスＸを＋１だけ更新しかつ列アドレスＹ
を０に設定し（ステップＳＴ１１１）、行アドレスＸが
行アドレスサイズｘより大きいかどうかを判定する（ス
テップＳＴ１１２）。行アドレスＸが行アドレスサイズ
ｘより小さい場合は、テスタは更新した行アドレスＸと
列アドレスＹを示すアドレス信号ＴＡＤＩをＬレベルの
アドレスストローブ信号ＴＡＳ−により取り込み、ｍ×
ｎビットデータの書き込み・読み出しを行って上記した
と同様に正常・異常の判定が繰り返される（ステップＳ
Ｔ１０１〜ステップＳＴ１１２）。また、ステップＳＴ
１１２で行アドレスＸが行アドレスサイズｘより大きく
なったと判定した場合は、この１６ＭビットのＤＲＡＭ
５２の試験を終了する。
【００１４】
【発明が解決しようとする課題】近年における半導体集
積回路の微細化・高集積化技術の進歩によりＤＲＡＭ等
の大容量化・多ビット化が急速に進行し、これに伴って
これらＤＲＡＭ等の試験工数の短縮化が要求されてい
る。しかし、従来の半導体記憶装置の試験方法は、１ア
ドレス当たりのｍ×ｎビットデータにおいてｍビット単
位でｎ回の試験を繰り返し、上記の試験を行アドレスサ
イズｘおよび列アドレスサイズｙについて行っているの
で、半導体記憶装置の全ビットを判定し終了するまで、
（ｘ×ｙ×ｎ）回の試験を行わなければならず、試験工
数が多くなりコスト高になるという課題があった。
積回路の微細化・高集積化技術の進歩によりＤＲＡＭ等
の大容量化・多ビット化が急速に進行し、これに伴って
これらＤＲＡＭ等の試験工数の短縮化が要求されてい
る。しかし、従来の半導体記憶装置の試験方法は、１ア
ドレス当たりのｍ×ｎビットデータにおいてｍビット単
位でｎ回の試験を繰り返し、上記の試験を行アドレスサ
イズｘおよび列アドレスサイズｙについて行っているの
で、半導体記憶装置の全ビットを判定し終了するまで、
（ｘ×ｙ×ｎ）回の試験を行わなければならず、試験工
数が多くなりコスト高になるという課題があった。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、ｍ×ｎビットのデータ読み出し
時に、ｍ×ｎビットデータの正常・異常判定を同時に行
い、全アドレスに対して半導体記憶装置が正常なときは
試験を終了し、異常があった場合はｍビット単位の試験
を行うことで試験工数の削減を図ることのできる半導体
記憶装置の試験方法を得ることを目的とする。
ためになされたもので、ｍ×ｎビットのデータ読み出し
時に、ｍ×ｎビットデータの正常・異常判定を同時に行
い、全アドレスに対して半導体記憶装置が正常なときは
試験を終了し、異常があった場合はｍビット単位の試験
を行うことで試験工数の削減を図ることのできる半導体
記憶装置の試験方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体記
憶装置の試験方法は、ｍ×ｎビット幅のワイドデータバ
スを有する半導体記憶装置を試験するものにおいて、半
導体記憶装置の各アドレスに書き込まれたｍ×ｎビット
データを読み出し、読み出した該ｍ×ｎビットデータと
該半導体記憶装置に書き込む以前の該ｍ×ｎビットデー
タとを比較して正常か異常かを判定し、異常と判定した
場合は異常アドレスを取得し、全アドレスについて正常
と判定した場合は半導体記憶装置の試験を終了する第１
の工程と、取得した異常アドレスにｍ×ｎビットデータ
を書き込んで読み出し、読み出した該ｍ×ｎビットデー
タについて、ｍビット単位で所定のｍビットデータの期
待値と比較して正常か異常かを判定する第２の工程とを
備えるものである。
憶装置の試験方法は、ｍ×ｎビット幅のワイドデータバ
スを有する半導体記憶装置を試験するものにおいて、半
導体記憶装置の各アドレスに書き込まれたｍ×ｎビット
データを読み出し、読み出した該ｍ×ｎビットデータと
該半導体記憶装置に書き込む以前の該ｍ×ｎビットデー
タとを比較して正常か異常かを判定し、異常と判定した
場合は異常アドレスを取得し、全アドレスについて正常
と判定した場合は半導体記憶装置の試験を終了する第１
の工程と、取得した異常アドレスにｍ×ｎビットデータ
を書き込んで読み出し、読み出した該ｍ×ｎビットデー
タについて、ｍビット単位で所定のｍビットデータの期
待値と比較して正常か異常かを判定する第２の工程とを
備えるものである。
【００１７】この発明に係る半導体記憶装置の試験方法
は、ｍ×ｎビット幅のワイドデータバスを有する半導体
記憶装置を試験するものにおいて、半導体記憶装置の各
アドレスに書き込まれたｍ×ｎビットデータを読み出
し、読み出した該ｍ×ｎビットデータと該半導体記憶装
置に書き込む以前の該ｍ×ｎビットデータとを比較して
正常か異常かを判定し、異常と判定した場合は異常アド
レスを取得し、全アドレスについて正常と判定した場合
は半導体記憶装置の試験を終了する第１の工程と、取得
した異常アドレスにｍ×ｎビットデータを書き込んで読
み出し、読み出した該ｍ×ｎビットデータについて、該
ｍ×ｎビットより小さくｍビットより大きなビット数単
位に分割し、該分割したビット数に対応するデータと、
これに該当する半導体記憶装置に書き込む以前のｍ×ｎ
ビットデータを分割したビット数に対応するデータとを
比較して正常か異常かを判定し、該分割したビット数に
対応し異常のあったデータについて、ｍビット単位で所
定のｍビットデータの期待値と比較して正常か異常かを
判定する第２の工程とを備えるものである。
は、ｍ×ｎビット幅のワイドデータバスを有する半導体
記憶装置を試験するものにおいて、半導体記憶装置の各
アドレスに書き込まれたｍ×ｎビットデータを読み出
し、読み出した該ｍ×ｎビットデータと該半導体記憶装
置に書き込む以前の該ｍ×ｎビットデータとを比較して
正常か異常かを判定し、異常と判定した場合は異常アド
レスを取得し、全アドレスについて正常と判定した場合
は半導体記憶装置の試験を終了する第１の工程と、取得
した異常アドレスにｍ×ｎビットデータを書き込んで読
み出し、読み出した該ｍ×ｎビットデータについて、該
ｍ×ｎビットより小さくｍビットより大きなビット数単
位に分割し、該分割したビット数に対応するデータと、
これに該当する半導体記憶装置に書き込む以前のｍ×ｎ
ビットデータを分割したビット数に対応するデータとを
比較して正常か異常かを判定し、該分割したビット数に
対応し異常のあったデータについて、ｍビット単位で所
定のｍビットデータの期待値と比較して正常か異常かを
判定する第２の工程とを備えるものである。
【００１８】この発明に係る半導体記憶装置の試験方法
は、第１の工程において、半導体記憶装置の行アドレス
を１行毎に１アドレス単位ずつ増加もしくは減少させ
て、または、列アドレスを１列毎に１アドレス単位ずつ
増加もしくは減少させて各アドレスを指定して試験を行
うものである。
は、第１の工程において、半導体記憶装置の行アドレス
を１行毎に１アドレス単位ずつ増加もしくは減少させ
て、または、列アドレスを１列毎に１アドレス単位ずつ
増加もしくは減少させて各アドレスを指定して試験を行
うものである。
【００１９】この発明に係る半導体記憶装置の試験方法
は、第１の工程の前に、半導体記憶装置の行アドレスお
よび列アドレスを、それぞれ１アドレス単位で同時に増
加または減小させて各アドレスを指定し、上記半導体記
憶装置の各アドレスに書き込まれたｍ×ｎビットデータ
を読み出し、読み出した該ｍ×ｎビットデータと該半導
体記憶装置に書き込む以前の該ｍ×ｎビットデータとを
比較して正常か異常かを判定し、異常と判定した場合は
異常アドレスを取得し、異常のあった所定のアドレスに
対応する不良のメモリセルが半導体記憶装置が保有する
冗長のメモリセルによる置き換えにより救済可能かどう
かを判定し、救済不可能と判定した場合は上記半導体記
憶装置の試験を終了する第３の工程を備えるものであ
る。
は、第１の工程の前に、半導体記憶装置の行アドレスお
よび列アドレスを、それぞれ１アドレス単位で同時に増
加または減小させて各アドレスを指定し、上記半導体記
憶装置の各アドレスに書き込まれたｍ×ｎビットデータ
を読み出し、読み出した該ｍ×ｎビットデータと該半導
体記憶装置に書き込む以前の該ｍ×ｎビットデータとを
比較して正常か異常かを判定し、異常と判定した場合は
異常アドレスを取得し、異常のあった所定のアドレスに
対応する不良のメモリセルが半導体記憶装置が保有する
冗長のメモリセルによる置き換えにより救済可能かどう
かを判定し、救済不可能と判定した場合は上記半導体記
憶装置の試験を終了する第３の工程を備えるものであ
る。
【００２０】この発明に係る半導体記憶装置の試験方法
は、第１の工程において、所定のアドレスに格納したｍ
×ｎビットデータを異常と判定した場合、異常のあった
所定のアドレスに対応する不良のメモリセルが半導体記
憶装置が保有する冗長のメモリセルによる置き換えによ
り救済可能かどうかを判定するものである。
は、第１の工程において、所定のアドレスに格納したｍ
×ｎビットデータを異常と判定した場合、異常のあった
所定のアドレスに対応する不良のメモリセルが半導体記
憶装置が保有する冗長のメモリセルによる置き換えによ
り救済可能かどうかを判定するものである。
【００２１】この発明に係る半導体記憶装置の試験方法
は、第２の工程において、所定のｍビットデータの期待
値と比較し異常と判定した場合、異常のｍビットに対応
する不良のメモリセルが半導体記憶装置が保有する冗長
のメモリセルによる置き換えにより救済可能かどうかを
判定するものである。
は、第２の工程において、所定のｍビットデータの期待
値と比較し異常と判定した場合、異常のｍビットに対応
する不良のメモリセルが半導体記憶装置が保有する冗長
のメモリセルによる置き換えにより救済可能かどうかを
判定するものである。
【００２２】この発明に係る半導体記憶装置の試験方法
は、第１の工程、第２の工程または第３の工程におい
て、半導体記憶装置が保有する冗長のメモリセルによる
置き換えにより救済可能かどうかを判定する際に、異常
アドレスもしくは異常のｍビットに対応する不良のメモ
リセル数が冗長のメモリセル数より少ない場合は、該半
導体記憶装置の救済が可能と判定するものである。
は、第１の工程、第２の工程または第３の工程におい
て、半導体記憶装置が保有する冗長のメモリセルによる
置き換えにより救済可能かどうかを判定する際に、異常
アドレスもしくは異常のｍビットに対応する不良のメモ
リセル数が冗長のメモリセル数より少ない場合は、該半
導体記憶装置の救済が可能と判定するものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の試験方法を実施する際に使用する試験
回路の構成を示す回路図である。なお、試験回路は半導
体記憶装置の試験を行うため図示しない試験装置（以
下、テスタと呼ぶ）と接続される。ここで試験の対象と
する半導体記憶装置は、たとえばｍ×ｎビット幅のワイ
ドデータバス（この図１の例では、ｍ＝８ビット、ｎ＝
１６段の１２８ビット）を有する１６ＭビットのＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）を例として説明する。
ついて説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の試験方法を実施する際に使用する試験
回路の構成を示す回路図である。なお、試験回路は半導
体記憶装置の試験を行うため図示しない試験装置（以
下、テスタと呼ぶ）と接続される。ここで試験の対象と
する半導体記憶装置は、たとえばｍ×ｎビット幅のワイ
ドデータバス（この図１の例では、ｍ＝８ビット、ｎ＝
１６段の１２８ビット）を有する１６ＭビットのＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）を例として説明する。
【００２４】図１において、１Ａは１６ＭビットのＤＲ
ＡＭを試験するための試験回路、１１は被試験用の１６
ＭビットのＤＲＡＭで、この例では、行アドレスが４０
９６，すなわち行アドレス線が１２ビットであり、列ア
ドレスが３２，すなわち列アドレス線が５ビットであ
り、アドレス線が総計１７ビットのＤＲＡＭである。１
２は入力データＴＤＩを入力Ｄ（７：０）から入力し書
き込みクロック信号ＴＷＣＫの立ち上がりで保持し、テ
スタから送出された出力制御信号ＴＯＥ−に基づいて出
力Ｑ（７：０）が制御される８ビットのＤ型フリップフ
ロップ、１３はテスタから送出された出力データ選択信
号ＴＳＥＬにより、１６ＭビットのＤＲＡＭ１１から読
み出された８×１６ビットデータ中の１組の８ビットを
選択し、出力データＴＤＯとして出力する１２８ｔｏ８
のマルチプレクサである。１４は書き込み前のＤ型フリ
ップフロップ１２から出力された８ビット単位のデータ
１６個と１６ＭビットのＤＲＡＭ１１から読み出された
８ビット単位のデータ１６個とを比較し、その比較結果
を判定信号ＴＤＥＣとして出力する判定回路である。こ
の判定回路１４を設けているのは、ＤＲＡＭ１１から読
み出した１アドレス当たりの８×１６ビットが正常か異
常かをこの判定回路１４で判定し、テスタが異常のある
アドレスを予め取得しておくためである。
ＡＭを試験するための試験回路、１１は被試験用の１６
ＭビットのＤＲＡＭで、この例では、行アドレスが４０
９６，すなわち行アドレス線が１２ビットであり、列ア
ドレスが３２，すなわち列アドレス線が５ビットであ
り、アドレス線が総計１７ビットのＤＲＡＭである。１
２は入力データＴＤＩを入力Ｄ（７：０）から入力し書
き込みクロック信号ＴＷＣＫの立ち上がりで保持し、テ
スタから送出された出力制御信号ＴＯＥ−に基づいて出
力Ｑ（７：０）が制御される８ビットのＤ型フリップフ
ロップ、１３はテスタから送出された出力データ選択信
号ＴＳＥＬにより、１６ＭビットのＤＲＡＭ１１から読
み出された８×１６ビットデータ中の１組の８ビットを
選択し、出力データＴＤＯとして出力する１２８ｔｏ８
のマルチプレクサである。１４は書き込み前のＤ型フリ
ップフロップ１２から出力された８ビット単位のデータ
１６個と１６ＭビットのＤＲＡＭ１１から読み出された
８ビット単位のデータ１６個とを比較し、その比較結果
を判定信号ＴＤＥＣとして出力する判定回路である。こ
の判定回路１４を設けているのは、ＤＲＡＭ１１から読
み出した１アドレス当たりの８×１６ビットが正常か異
常かをこの判定回路１４で判定し、テスタが異常のある
アドレスを予め取得しておくためである。
【００２５】１５は８×１６ビット幅のワイドデータバ
ス、１６はＤ型フリップフロップ１２からの８ビットデ
ータを１６本に分岐し１６個の８ビットデータをワイド
データバス１５へ送る８ビットのデータ線、１７はワイ
ドデータバス１５から１６個の８ビット単位のデータを
判定回路１４に送るデータ線である。
ス、１６はＤ型フリップフロップ１２からの８ビットデ
ータを１６本に分岐し１６個の８ビットデータをワイド
データバス１５へ送る８ビットのデータ線、１７はワイ
ドデータバス１５から１６個の８ビット単位のデータを
判定回路１４に送るデータ線である。
【００２６】次に動作について説明する。まず書き込み
動作について説明する。Ｄ型フリップフロップ１２の入
力Ｄ(７：０）に入力された８ビット単位の入力データ
ＴＤＩは、書き込みクロック信号ＴＷＣＫの立ち上がり
に応じて保持され、テスタから送出され出力制御端子Ｏ
Ｅに入力された出力制御信号ＴＯＥ−（この場合Ｈレベ
ル）により出力Ｑ（７：０）から出力される。Ｄ型フリ
ップフロップ１２の出力Ｑ（７：０）から出力されたデ
ータは、８ビット単位で１６組に分岐されたデータ線１
６を経由して８×１６のワイドデータバス１５に渡され
る。そして、１６ＭビットのＤＲＡＭ１１にデータを書
き込むために、テスタは該当する行アドレスおよび列ア
ドレスを表わすアドレス信号ＴＡＤＩとともにＬレベル
のアドレスストローブ信号ＴＡＳ−を１６ＭビットのＤ
ＲＡＭ１１の各端子に入力する。このアドレスストロー
ブ信号ＴＡＳ−によりその時点のアドレス信号ＴＡＤＩ
が取り込まれる。そして、その取り込みのタイミングに
あわせて、テスタはＬレベルの書き込み制御信号ＴＷ−
を送出し、その８ビット単位で１６組に分岐されたデー
タが、そのアドレス信号ＴＡＤＩで指定された１６Ｍビ
ットのＤＲＡＭ１１の格納領域に端子ＤＱ（１２７：
０）から書き込まれる。ここで、Ｈレベルの出力制御信
号ＴＯＥ−が入力されているので、１６ＭビットのＤＲ
ＡＭ１１からの出力は禁止される。
動作について説明する。Ｄ型フリップフロップ１２の入
力Ｄ(７：０）に入力された８ビット単位の入力データ
ＴＤＩは、書き込みクロック信号ＴＷＣＫの立ち上がり
に応じて保持され、テスタから送出され出力制御端子Ｏ
Ｅに入力された出力制御信号ＴＯＥ−（この場合Ｈレベ
ル）により出力Ｑ（７：０）から出力される。Ｄ型フリ
ップフロップ１２の出力Ｑ（７：０）から出力されたデ
ータは、８ビット単位で１６組に分岐されたデータ線１
６を経由して８×１６のワイドデータバス１５に渡され
る。そして、１６ＭビットのＤＲＡＭ１１にデータを書
き込むために、テスタは該当する行アドレスおよび列ア
ドレスを表わすアドレス信号ＴＡＤＩとともにＬレベル
のアドレスストローブ信号ＴＡＳ−を１６ＭビットのＤ
ＲＡＭ１１の各端子に入力する。このアドレスストロー
ブ信号ＴＡＳ−によりその時点のアドレス信号ＴＡＤＩ
が取り込まれる。そして、その取り込みのタイミングに
あわせて、テスタはＬレベルの書き込み制御信号ＴＷ−
を送出し、その８ビット単位で１６組に分岐されたデー
タが、そのアドレス信号ＴＡＤＩで指定された１６Ｍビ
ットのＤＲＡＭ１１の格納領域に端子ＤＱ（１２７：
０）から書き込まれる。ここで、Ｈレベルの出力制御信
号ＴＯＥ−が入力されているので、１６ＭビットのＤＲ
ＡＭ１１からの出力は禁止される。
【００２７】次に、読み出し動作およびその後の動作に
ついて説明する。１６ＭビットのＤＲＡＭ１１に書き込
まれたデータを読み出すために、テスタは該当する行ア
ドレスおよび列アドレスを表わすアドレス信号ＴＡＤＩ
とともにＬレベルのアドレスストローブ信号ＴＡＳ−を
１６ＭビットのＤＲＡＭ１１の各端子に入力する。そし
て、このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。その取り込
みのタイミングにあわせて、テスタはＬレベルの出力制
御信号ＴＯＥ−を送出し、取り込まれたアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域に書き込まれた８×１６ビットデータが同時に読み
出される。この場合、書き込み制御信号ＴＷ−はＨレベ
ルであるため１６ＭビットのＤＲＡＭ１１への書き込み
は禁止される。
ついて説明する。１６ＭビットのＤＲＡＭ１１に書き込
まれたデータを読み出すために、テスタは該当する行ア
ドレスおよび列アドレスを表わすアドレス信号ＴＡＤＩ
とともにＬレベルのアドレスストローブ信号ＴＡＳ−を
１６ＭビットのＤＲＡＭ１１の各端子に入力する。そし
て、このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。その取り込
みのタイミングにあわせて、テスタはＬレベルの出力制
御信号ＴＯＥ−を送出し、取り込まれたアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域に書き込まれた８×１６ビットデータが同時に読み
出される。この場合、書き込み制御信号ＴＷ−はＨレベ
ルであるため１６ＭビットのＤＲＡＭ１１への書き込み
は禁止される。
【００２８】また、ワイドデータバス１５上に読み出さ
れた８×１６ビットデータとこれらのデータに該当する
書き込み前のＤ型フリップフロップ１２の出力Ｑ（７：
０）から出力された８×１６ビットのデータとがデータ
線１７に転送される。そして、判定回路１４はこれらの
データを入力し比較した後、その比較結果を示す判定信
号ＴＤＥＣをテスタに出力する。さらに、テスタから送
出された出力データ選択信号ＴＳＥＬにより、マルチプ
レクサ１３はＤＲＡＭ１１よりワイドデータバス１５上
に読み出された８×１６ビットデータから１組の８ビッ
トデータを選択し、出力データＴＤＯとして出力する。
れた８×１６ビットデータとこれらのデータに該当する
書き込み前のＤ型フリップフロップ１２の出力Ｑ（７：
０）から出力された８×１６ビットのデータとがデータ
線１７に転送される。そして、判定回路１４はこれらの
データを入力し比較した後、その比較結果を示す判定信
号ＴＤＥＣをテスタに出力する。さらに、テスタから送
出された出力データ選択信号ＴＳＥＬにより、マルチプ
レクサ１３はＤＲＡＭ１１よりワイドデータバス１５上
に読み出された８×１６ビットデータから１組の８ビッ
トデータを選択し、出力データＴＤＯとして出力する。
【００２９】次に、この実施の形態１における半導体記
憶装置の試験方法について説明する。図２は、この発明
の実施の形態１による半導体記憶装置の試験方法の手順
を示すフローチャートである。ここで、１６Ｍビットの
ＤＲＡＭ１１は、行アドレスサイズがｘ、列アドレスサ
イズがｙの大きさを持つＤＲＡＭとする。また、この１
６ＭビットのＤＲＡＭ１１は、定格の記憶容量以外に不
良のメモリセルの置き換え用として冗長のメモリセルを
有しているものとする。
憶装置の試験方法について説明する。図２は、この発明
の実施の形態１による半導体記憶装置の試験方法の手順
を示すフローチャートである。ここで、１６Ｍビットの
ＤＲＡＭ１１は、行アドレスサイズがｘ、列アドレスサ
イズがｙの大きさを持つＤＲＡＭとする。また、この１
６ＭビットのＤＲＡＭ１１は、定格の記憶容量以外に不
良のメモリセルの置き換え用として冗長のメモリセルを
有しているものとする。
【００３０】まず、１６ＭビットのＤＲＡＭ１１の機能
試験を実施する際に判定回路１４を用いてｍ×ｎビット
単位で同時に正常・異常を判定し、異常と判定されたｍ
×ｎビットに対応する異常アドレスを取得する工程（第
１の工程）について説明する。なお、ｍ×ｎビットは上
述したものと同様に８×１６ビットの場合を想定する。
図３は、１６ＭビットのＤＲＡＭ１１の格納領域を模式
的に示した図である。この図において、横軸Ｘは行アド
レス，縦軸Ｙは列アドレスを表わし、行アドレスサイズ
ｘ＝２，列アドレスサイズｙ＝３（ｘ＜ｙの場合）の大
きさの格納領域を持った半導体記憶装置の例である。な
お、各アドレスサイズはそれぞれ０が含まれる。図の番
号は、本工程により行った場合の半導体記憶装置の格納
領域の試験順序を示している。これは、１列毎に列アド
レスＹを１アドレスずつ更新し、Ｙ＞ｙとなった場合は
行を替えて列アドレスＹを１アドレスずつ更新し、Ｘ＝
ｘとなるまで同様の手順で試験を行うというものであ
る。
試験を実施する際に判定回路１４を用いてｍ×ｎビット
単位で同時に正常・異常を判定し、異常と判定されたｍ
×ｎビットに対応する異常アドレスを取得する工程（第
１の工程）について説明する。なお、ｍ×ｎビットは上
述したものと同様に８×１６ビットの場合を想定する。
図３は、１６ＭビットのＤＲＡＭ１１の格納領域を模式
的に示した図である。この図において、横軸Ｘは行アド
レス，縦軸Ｙは列アドレスを表わし、行アドレスサイズ
ｘ＝２，列アドレスサイズｙ＝３（ｘ＜ｙの場合）の大
きさの格納領域を持った半導体記憶装置の例である。な
お、各アドレスサイズはそれぞれ０が含まれる。図の番
号は、本工程により行った場合の半導体記憶装置の格納
領域の試験順序を示している。これは、１列毎に列アド
レスＹを１アドレスずつ更新し、Ｙ＞ｙとなった場合は
行を替えて列アドレスＹを１アドレスずつ更新し、Ｘ＝
ｘとなるまで同様の手順で試験を行うというものであ
る。
【００３１】試験が開始されると、テスタが送出したｍ
ビットデータをＤ型フリップフロップ１２の入力Ｄ
（７：０）に入力データＴＤＩとして入力する。このｍ
ビットの入力データＴＤＩは書き込みクロック信号ＴＷ
ＣＫの立ち上がりにより保持され、出力制御信号ＴＯＥ
−がＨレベルのとき出力される。テスタは行アドレスＸ
＝０，列アドレスＹ＝０を設定する（ステップＳＴ１
０）。そして、データを１６ＭビットのＤＲＡＭ１１に
書き込むために、テスタは上記の行アドレスＸ＝０およ
び列アドレスＹ＝０を表わすアドレス信号ＴＡＤＩとと
もにＬレベルのアドレスストローブ信号ＴＡＳ−を１６
ＭビットのＤＲＡＭ１１の各端子に入力する。このアド
レスストローブ信号ＴＡＳ−によりその時点のアドレス
信号ＴＡＤＩが取り込まれる。そして、その取り込みの
タイミングにあわせて、テスタはＬレベルの書き込み制
御信号ＴＷ−を送出し、Ｄ型フリップフロップ１２の出
力Ｑ（７：０）から出力されたワイドデータバス１５上
のｍ×ｎビットデータが、そのアドレス信号ＴＡＤＩで
指定された１６ＭビットのＤＲＡＭ１１の格納領域（Ｘ
＝０，Ｙ＝０）に端子ＤＱ（１２７：０）から書き込ま
れる（ステップＳＴ１１）。
ビットデータをＤ型フリップフロップ１２の入力Ｄ
（７：０）に入力データＴＤＩとして入力する。このｍ
ビットの入力データＴＤＩは書き込みクロック信号ＴＷ
ＣＫの立ち上がりにより保持され、出力制御信号ＴＯＥ
−がＨレベルのとき出力される。テスタは行アドレスＸ
＝０，列アドレスＹ＝０を設定する（ステップＳＴ１
０）。そして、データを１６ＭビットのＤＲＡＭ１１に
書き込むために、テスタは上記の行アドレスＸ＝０およ
び列アドレスＹ＝０を表わすアドレス信号ＴＡＤＩとと
もにＬレベルのアドレスストローブ信号ＴＡＳ−を１６
ＭビットのＤＲＡＭ１１の各端子に入力する。このアド
レスストローブ信号ＴＡＳ−によりその時点のアドレス
信号ＴＡＤＩが取り込まれる。そして、その取り込みの
タイミングにあわせて、テスタはＬレベルの書き込み制
御信号ＴＷ−を送出し、Ｄ型フリップフロップ１２の出
力Ｑ（７：０）から出力されたワイドデータバス１５上
のｍ×ｎビットデータが、そのアドレス信号ＴＡＤＩで
指定された１６ＭビットのＤＲＡＭ１１の格納領域（Ｘ
＝０，Ｙ＝０）に端子ＤＱ（１２７：０）から書き込ま
れる（ステップＳＴ１１）。
【００３２】また、１６ＭビットのＤＲＡＭ１１に書き
込まれたデータを読み出すために、テスタは該当する行
アドレスＸ＝０および列アドレスＹ＝０を表わすアドレ
ス信号ＴＡＤＩとともにＬレベルのアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端子に
入力する。そして、このアドレスストローブ信号ＴＡＳ
−によりその時点のアドレス信号ＴＡＤＩが取り込まれ
る。その取り込みのタイミングにあわせて、テスタはＬ
レベルの出力制御信号ＴＯＥ−を送出し、そのアドレス
信号ＴＡＤＩで指定された１６ＭビットのＤＲＡＭ１１
の格納領域（Ｘ＝０，Ｙ＝０）に書き込まれたこのｍ×
ｎビットデータが端子ＤＱ（１２７：０）からワイドデ
ータバス１５に同時に読み出される（ステップＳＴ１
２）。
込まれたデータを読み出すために、テスタは該当する行
アドレスＸ＝０および列アドレスＹ＝０を表わすアドレ
ス信号ＴＡＤＩとともにＬレベルのアドレスストローブ
信号ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端子に
入力する。そして、このアドレスストローブ信号ＴＡＳ
−によりその時点のアドレス信号ＴＡＤＩが取り込まれ
る。その取り込みのタイミングにあわせて、テスタはＬ
レベルの出力制御信号ＴＯＥ−を送出し、そのアドレス
信号ＴＡＤＩで指定された１６ＭビットのＤＲＡＭ１１
の格納領域（Ｘ＝０，Ｙ＝０）に書き込まれたこのｍ×
ｎビットデータが端子ＤＱ（１２７：０）からワイドデ
ータバス１５に同時に読み出される（ステップＳＴ１
２）。
【００３３】行アドレスがＸ＝０，列アドレスがＹ＝０
に該当する格納領域から読み出されたｍ×ｎビットデー
タは、書き込み前のＤ型フリップフロップ１２の出力Ｑ
（７：０）から出力されたｍ×ｎビットデータと判定回
路１４で比較されて、正常か異常かの判定が行われる
（ステップＳＴ１３）。この判定回路１４を用いてｍ×
ｎビットの正常・異常を同時に判定する工程を設けてい
るのは、全アドレスについてｍ×ｎビット単位でその良
否を予め判定し、異常のアドレスがなく全アドレスが正
常であればその１６ＭビットのＤＲＡＭ１１の試験を終
了し、異常があった場合はその異常のあったアドレスの
みｍビット単位の試験を行うことにより試験工数の削減
が図られるからである。
に該当する格納領域から読み出されたｍ×ｎビットデー
タは、書き込み前のＤ型フリップフロップ１２の出力Ｑ
（７：０）から出力されたｍ×ｎビットデータと判定回
路１４で比較されて、正常か異常かの判定が行われる
（ステップＳＴ１３）。この判定回路１４を用いてｍ×
ｎビットの正常・異常を同時に判定する工程を設けてい
るのは、全アドレスについてｍ×ｎビット単位でその良
否を予め判定し、異常のアドレスがなく全アドレスが正
常であればその１６ＭビットのＤＲＡＭ１１の試験を終
了し、異常があった場合はその異常のあったアドレスの
みｍビット単位の試験を行うことにより試験工数の削減
が図られるからである。
【００３４】比較の結果、異常と判定した場合は、テス
タは該当する異常アドレス情報Ｘ，Ｙ，この場合はＸ＝
０，Ｙ＝０のアドレス情報を取得し（ステップＳＴ１
４）、不良ビットの救済可否の判定を行う（ステップＳ
Ｔ１５）。ここで、不良ビットの救済可否の判定は、該
当の異常アドレスのメモリセルが上記した冗長なメモリ
セルの数を超えて存在した場合に救済不可能と判定する
ものである。また、１６ＭビットのＤＲＡＭ１１の一部
に不良ビットがあっても、冗長のメモリセルを使用して
救済すれば、１６ＭビットのＤＲＡＭ１１の歩留まりが
改善される。
タは該当する異常アドレス情報Ｘ，Ｙ，この場合はＸ＝
０，Ｙ＝０のアドレス情報を取得し（ステップＳＴ１
４）、不良ビットの救済可否の判定を行う（ステップＳ
Ｔ１５）。ここで、不良ビットの救済可否の判定は、該
当の異常アドレスのメモリセルが上記した冗長なメモリ
セルの数を超えて存在した場合に救済不可能と判定する
ものである。また、１６ＭビットのＤＲＡＭ１１の一部
に不良ビットがあっても、冗長のメモリセルを使用して
救済すれば、１６ＭビットのＤＲＡＭ１１の歩留まりが
改善される。
【００３５】救済可能と判定した場合は、テスタは次の
アドレスのｍ×ｎビットデータの試験を行うため列アド
レスＹを＋１更新する（ステップＳＴ１６）。なお、一
つの列アドレスＹの方向で順番に正常か異常かの判定が
行うので、１６ＭビットのＤＲＡＭ１１の不良モードと
してたとえばライン不良モード、すなわち１つのアドレ
スで異常が検出されるとそのアドレスを基点として１つ
のアドレス方向に連続して異常が検出されるという不良
モードを発見できる。そして、テスタは列アドレスＹが
列アドレスサイズｙを超えているかどうかの判定を行う
（ステップＳＴ１７）。ステップＳＴ１５で救済が不可
能と判定した場合は、テスタはこの１６ＭビットのＤＲ
ＡＭ１１の試験を終了する。この救済可能か否かを判定
する工程を設けると、救済不可能と判定できた時点で、
テスタが行う後述するｍビット単位の試験（ステップＳ
Ｔ２１〜ステップＳＴ３１）を省略することができる。
アドレスのｍ×ｎビットデータの試験を行うため列アド
レスＹを＋１更新する（ステップＳＴ１６）。なお、一
つの列アドレスＹの方向で順番に正常か異常かの判定が
行うので、１６ＭビットのＤＲＡＭ１１の不良モードと
してたとえばライン不良モード、すなわち１つのアドレ
スで異常が検出されるとそのアドレスを基点として１つ
のアドレス方向に連続して異常が検出されるという不良
モードを発見できる。そして、テスタは列アドレスＹが
列アドレスサイズｙを超えているかどうかの判定を行う
（ステップＳＴ１７）。ステップＳＴ１５で救済が不可
能と判定した場合は、テスタはこの１６ＭビットのＤＲ
ＡＭ１１の試験を終了する。この救済可能か否かを判定
する工程を設けると、救済不可能と判定できた時点で、
テスタが行う後述するｍビット単位の試験（ステップＳ
Ｔ２１〜ステップＳＴ３１）を省略することができる。
【００３６】ステップＳＴ１７で列アドレスＹが列アド
レスサイズｙより小さいと判定した場合は、テスタは更
新した列アドレスＹを表わすアドレス信号ＴＡＤＩをア
ドレスストローブ信号ＴＡＳ−により取り込み、ｍ×ｎ
ビットデータの書き込み・読み出しを行って、上記と同
様に判定回路１４による正常・異常の判定、テスタによ
る異常アドレス情報の取得、救済可否の判定が繰り返し
て行われる（ステップＳＴ１１〜ステップＳＴ１７）。
ステップＳＴ１７で列アドレスＹが列アドレスサイズｙ
より大きくなったと判定した場合は、テスタは行アドレ
スＸを＋１更新しかつ列アドレスＹを０に設定し（ステ
ップＳＴ１８）、行アドレスＸが行アドレスサイズｘよ
り大きいかどうかの判定を行う（ステップＳＴ１９）。
レスサイズｙより小さいと判定した場合は、テスタは更
新した列アドレスＹを表わすアドレス信号ＴＡＤＩをア
ドレスストローブ信号ＴＡＳ−により取り込み、ｍ×ｎ
ビットデータの書き込み・読み出しを行って、上記と同
様に判定回路１４による正常・異常の判定、テスタによ
る異常アドレス情報の取得、救済可否の判定が繰り返し
て行われる（ステップＳＴ１１〜ステップＳＴ１７）。
ステップＳＴ１７で列アドレスＹが列アドレスサイズｙ
より大きくなったと判定した場合は、テスタは行アドレ
スＸを＋１更新しかつ列アドレスＹを０に設定し（ステ
ップＳＴ１８）、行アドレスＸが行アドレスサイズｘよ
り大きいかどうかの判定を行う（ステップＳＴ１９）。
【００３７】そして、行アドレスＸが行アドレスサイズ
ｘより小さい場合は、テスタは更新した行アドレスＸお
よび列アドレスＹを表わすアドレス信号ＴＡＤＩをアド
レスストローブ信号ＴＡＳ−により取り込み、ｍ×ｎビ
ットデータの書き込み・読み出しを行って、判定回路１
４によるｍ×ｎビットの正常・異常判定、テスタによる
異常アドレス情報の取得、救済可否の判定が繰り返して
行なわれる（ステップＳＴ１１〜ステップＳＴ１９）。
また、ステップＳＴ１９で行アドレスＸが行アドレスサ
イズｘより大きくなったと判定した場合は、テスタは全
アドレスについての正常性、すなわち、ステップＳＴ１
３の判定回路１４による正常か異常かを判定する試験
で、異常アドレスがなく全アドレスが正常であったかど
うかを判定する（ステップＳＴ２０）。ステップＳＴ２
０で全アドレスにおいてすべて正常であると判定した場
合は、テスタはこの１６ＭビットのＤＲＡＭ１１の試験
を終了する。この全アドレスにおいて正常か否かを判定
する工程を設けると、全アドレスが正常であればテスタ
が行う後述するｍビット単位の試験（ステップＳＴ２１
〜ステップＳＴ３１）を省略することができる。
ｘより小さい場合は、テスタは更新した行アドレスＸお
よび列アドレスＹを表わすアドレス信号ＴＡＤＩをアド
レスストローブ信号ＴＡＳ−により取り込み、ｍ×ｎビ
ットデータの書き込み・読み出しを行って、判定回路１
４によるｍ×ｎビットの正常・異常判定、テスタによる
異常アドレス情報の取得、救済可否の判定が繰り返して
行なわれる（ステップＳＴ１１〜ステップＳＴ１９）。
また、ステップＳＴ１９で行アドレスＸが行アドレスサ
イズｘより大きくなったと判定した場合は、テスタは全
アドレスについての正常性、すなわち、ステップＳＴ１
３の判定回路１４による正常か異常かを判定する試験
で、異常アドレスがなく全アドレスが正常であったかど
うかを判定する（ステップＳＴ２０）。ステップＳＴ２
０で全アドレスにおいてすべて正常であると判定した場
合は、テスタはこの１６ＭビットのＤＲＡＭ１１の試験
を終了する。この全アドレスにおいて正常か否かを判定
する工程を設けると、全アドレスが正常であればテスタ
が行う後述するｍビット単位の試験（ステップＳＴ２１
〜ステップＳＴ３１）を省略することができる。
【００３８】次に、異常と判定したアドレスが存在した
場合、１６ＭビットのＤＲＡＭ１１の異常アドレスに該
当するｍビットとこれの期待値との比較並びに救済可否
を判定する工程（第２の工程）について説明する。ステ
ップＳＴ２０で異常と判定したアドレスが存在すると判
定した場合、テスタはステップＳＴ１４で取得した異常
アドレスに該当する行アドレスＸと列アドレスＹを設定
する（ステップＳＴ２１）。そして、１６ＭビットのＤ
ＲＡＭ１１にデータを書き込むために、テスタは該当す
る行アドレスＸおよび列アドレスＹを表わすアドレス信
号ＴＡＤＩとともにＬレベルのアドレスストローブ信号
ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端子に入力
する。このアドレスストローブ信号ＴＡＳ−によりその
時点のアドレス信号ＴＡＤＩが取り込まれる。そして、
その取り込みのタイミングにあわせて、テスタはＬレベ
ルの書き込み制御信号ＴＷ−を送出し、Ｄ型フリップフ
ロップの出力Ｑ（７：０）から出力されたワイドデータ
バス１５のｍ×ｎビットデータが、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に端子ＤＱ（１２７：０）から書き込ま
れる（ステップＳＴ２２）。
場合、１６ＭビットのＤＲＡＭ１１の異常アドレスに該
当するｍビットとこれの期待値との比較並びに救済可否
を判定する工程（第２の工程）について説明する。ステ
ップＳＴ２０で異常と判定したアドレスが存在すると判
定した場合、テスタはステップＳＴ１４で取得した異常
アドレスに該当する行アドレスＸと列アドレスＹを設定
する（ステップＳＴ２１）。そして、１６ＭビットのＤ
ＲＡＭ１１にデータを書き込むために、テスタは該当す
る行アドレスＸおよび列アドレスＹを表わすアドレス信
号ＴＡＤＩとともにＬレベルのアドレスストローブ信号
ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端子に入力
する。このアドレスストローブ信号ＴＡＳ−によりその
時点のアドレス信号ＴＡＤＩが取り込まれる。そして、
その取り込みのタイミングにあわせて、テスタはＬレベ
ルの書き込み制御信号ＴＷ−を送出し、Ｄ型フリップフ
ロップの出力Ｑ（７：０）から出力されたワイドデータ
バス１５のｍ×ｎビットデータが、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に端子ＤＱ（１２７：０）から書き込ま
れる（ステップＳＴ２２）。
【００３９】また、１６ＭビットのＤＲＡＭ１１に書き
込まれたデータを読み出すために、テスタは該当する行
アドレスＸおよび列アドレスＹを表わすアドレス信号Ｔ
ＡＤＩとともにＬレベルのアドレスストローブ信号ＴＡ
Ｓ−を１６ＭビットのＤＲＡＭ１１の各端子に入力す
る。このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。そして、そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の出力制御信号ＴＯＥ−を送出し、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に書き込まれたそのｍ×ｎビットデータ
が同時に端子ＤＱ（１２７：０）からワイドデータバス
１５に読み出される（ステップＳＴ２３）。テスタから
送出された出力データ選択信号ＴＳＥＬにより、マルチ
プレクサ１３は読み出されたｎ組のｍビットデータから
これらに付された番号Ｎ＝０のｍビットデータを選択
し、出力データＴＤＯとして出力する（ステップＳＴ２
４）。テスタはこの出力データＴＤＯを入力しこの出力
データＴＤＯとこれに対応するｍビットの期待値とを比
較し正常か異常かの判定を行う（ステップＳＴ２５）。
込まれたデータを読み出すために、テスタは該当する行
アドレスＸおよび列アドレスＹを表わすアドレス信号Ｔ
ＡＤＩとともにＬレベルのアドレスストローブ信号ＴＡ
Ｓ−を１６ＭビットのＤＲＡＭ１１の各端子に入力す
る。このアドレスストローブ信号ＴＡＳ−によりその時
点のアドレス信号ＴＡＤＩが取り込まれる。そして、そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の出力制御信号ＴＯＥ−を送出し、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に書き込まれたそのｍ×ｎビットデータ
が同時に端子ＤＱ（１２７：０）からワイドデータバス
１５に読み出される（ステップＳＴ２３）。テスタから
送出された出力データ選択信号ＴＳＥＬにより、マルチ
プレクサ１３は読み出されたｎ組のｍビットデータから
これらに付された番号Ｎ＝０のｍビットデータを選択
し、出力データＴＤＯとして出力する（ステップＳＴ２
４）。テスタはこの出力データＴＤＯを入力しこの出力
データＴＤＯとこれに対応するｍビットの期待値とを比
較し正常か異常かの判定を行う（ステップＳＴ２５）。
【００４０】この比較結果から異常と判定した場合は、
テスタはそのｍビットデータを不良ビットと判定し、不
良ビット情報、この場合は行アドレスＸ，列アドレス
Ｙ，またこのｍビットに付された番号Ｎを取得して保有
する（ステップＳＴ２６）。そして、この不良ビットの
救済可否の判定を行う（ステップＳＴ２７）。なお、不
良ビットの救済可否の判定は、上記したステップＳＴ１
５の救済可否の判定の場合と同様である。救済不可能と
判定した場合は、テスタはこの１６Ｍビットデータの試
験を終了する。また、ステップＳＴ２５でその期待値と
の比較結果から正常と判定した場合、またステップＳＴ
２７で救済可能と判定した場合は、テスタは、次のｍビ
ットデータを試験するためこれに付された番号Ｎを＋１
更新し（ステップＳＴ２８）、この番号Ｎをｍビットの
個数ｎと比較する（ステップＳＴ２９）。この番号Ｎが
ｎより小さい場合は、マルチプレクサ１４はＮ番目のｍ
ビットデータを選択し（ステップＳＴ３０）出力データ
ＴＤＯとして出力し、テスタはこの出力データＴＤＯを
入力しこの出力データＴＤＯとこれに対応するｍビット
の期待値との比較、救済可否の判定、不良ビット情報の
取得を繰り返して行う（ステップＳＴ２５〜ステップＳ
Ｔ３０）。
テスタはそのｍビットデータを不良ビットと判定し、不
良ビット情報、この場合は行アドレスＸ，列アドレス
Ｙ，またこのｍビットに付された番号Ｎを取得して保有
する（ステップＳＴ２６）。そして、この不良ビットの
救済可否の判定を行う（ステップＳＴ２７）。なお、不
良ビットの救済可否の判定は、上記したステップＳＴ１
５の救済可否の判定の場合と同様である。救済不可能と
判定した場合は、テスタはこの１６Ｍビットデータの試
験を終了する。また、ステップＳＴ２５でその期待値と
の比較結果から正常と判定した場合、またステップＳＴ
２７で救済可能と判定した場合は、テスタは、次のｍビ
ットデータを試験するためこれに付された番号Ｎを＋１
更新し（ステップＳＴ２８）、この番号Ｎをｍビットの
個数ｎと比較する（ステップＳＴ２９）。この番号Ｎが
ｎより小さい場合は、マルチプレクサ１４はＮ番目のｍ
ビットデータを選択し（ステップＳＴ３０）出力データ
ＴＤＯとして出力し、テスタはこの出力データＴＤＯを
入力しこの出力データＴＤＯとこれに対応するｍビット
の期待値との比較、救済可否の判定、不良ビット情報の
取得を繰り返して行う（ステップＳＴ２５〜ステップＳ
Ｔ３０）。
【００４１】ステップＳＴ２９でｍビットデータに付さ
れた番号Ｎがｎ以上と判定した場合は、テスタはデータ
の正常・異常判定がステップＳＴ１４で取得したすべて
の異常アドレスについて行われたどうかを判定する（ス
テップＳＴ３１）。正常・異常判定がすべての異常アド
レスについて行なわれたと判定した場合は、テスタは１
６ＭビットのＤＲＡＭ１１の試験を終了する。また、ス
テップＳＴ３１で終了していないと判定した場合は、テ
スタは異常が発見されたアドレスに該当するｍビットデ
ータとこれの期待値との比較、不良ビット情報の取得、
救済可否の判定を繰り返して行う（ステップＳＴ２１〜
ステップＳＴ３１）。
れた番号Ｎがｎ以上と判定した場合は、テスタはデータ
の正常・異常判定がステップＳＴ１４で取得したすべて
の異常アドレスについて行われたどうかを判定する（ス
テップＳＴ３１）。正常・異常判定がすべての異常アド
レスについて行なわれたと判定した場合は、テスタは１
６ＭビットのＤＲＡＭ１１の試験を終了する。また、ス
テップＳＴ３１で終了していないと判定した場合は、テ
スタは異常が発見されたアドレスに該当するｍビットデ
ータとこれの期待値との比較、不良ビット情報の取得、
救済可否の判定を繰り返して行う（ステップＳＴ２１〜
ステップＳＴ３１）。
【００４２】なお、１列毎に列アドレスＹを１アドレス
ずつ増加させて１６ＭビットのＤＲＡＭ１１の試験方法
を説明したが、１列毎に列アドレスＹを１アドレスずつ
減少させて試験を行っても同様の効果を奏する。また、
１行毎に行アドレスＸを１アドレス毎に増加または減少
させて１６ＭビットのＤＲＡＭ１１の試験方法を行って
もよく、それらの開始アドレスが（０，０），（ｘ，
ｙ），（ｘ，０），（０，ｙ）のいずれかから開始して
も同様の効果を奏する。
ずつ増加させて１６ＭビットのＤＲＡＭ１１の試験方法
を説明したが、１列毎に列アドレスＹを１アドレスずつ
減少させて試験を行っても同様の効果を奏する。また、
１行毎に行アドレスＸを１アドレス毎に増加または減少
させて１６ＭビットのＤＲＡＭ１１の試験方法を行って
もよく、それらの開始アドレスが（０，０），（ｘ，
ｙ），（ｘ，０），（０，ｙ）のいずれかから開始して
も同様の効果を奏する。
【００４３】また、半導体記憶装置として１６Ｍビット
のＤＲＡＭで説明したが、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導
体記憶装置でも同様の効果を奏する。
のＤＲＡＭで説明したが、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導
体記憶装置でも同様の効果を奏する。
【００４４】以上のように、この実施の形態１によれ
ば、１６ＭビットのＤＲＡＭ１１の全アドレスについて
ｍ×ｎビットデータ単位で正常か異常かの判定を判定回
路１４で行い、全アドレスですべて正常と判定した場合
は試験を終了し、異常と判定したアドレスが存在した場
合は、該アドレスから読み出したワイドデータバス１５
上のｍ×ｎビットデータについてｍビット単位でこれら
のｍビットデータと予め用意されたｍビットの期待値と
を比較し、異常となった場合に救済可否の判定を行うよ
うにしたことにより、全アドレスがすべて正常と判定し
た１６ＭビットのＤＲＡＭ１１については、ｍビット単
位で実施する期待値と比較する試験や救済可否の試験を
行う必要がなくなり、また異常アドレスが発見されたと
きに該当の異常アドレスについてのみ、ｍビット単位で
実施する期待値と比較する試験や救済可否の試験を行え
ばよく、１６ＭビットのＤＲＡＭ１１の試験工数を大幅
に短縮できるという効果が得られる。
ば、１６ＭビットのＤＲＡＭ１１の全アドレスについて
ｍ×ｎビットデータ単位で正常か異常かの判定を判定回
路１４で行い、全アドレスですべて正常と判定した場合
は試験を終了し、異常と判定したアドレスが存在した場
合は、該アドレスから読み出したワイドデータバス１５
上のｍ×ｎビットデータについてｍビット単位でこれら
のｍビットデータと予め用意されたｍビットの期待値と
を比較し、異常となった場合に救済可否の判定を行うよ
うにしたことにより、全アドレスがすべて正常と判定し
た１６ＭビットのＤＲＡＭ１１については、ｍビット単
位で実施する期待値と比較する試験や救済可否の試験を
行う必要がなくなり、また異常アドレスが発見されたと
きに該当の異常アドレスについてのみ、ｍビット単位で
実施する期待値と比較する試験や救済可否の試験を行え
ばよく、１６ＭビットのＤＲＡＭ１１の試験工数を大幅
に短縮できるという効果が得られる。
【００４５】また、この実施の形態１によれば、１６Ｍ
ビットのＤＲＡＭ１１が正常か異常かの判定を全アドレ
スについてｍ×ｎビット単位で判定回路１４において行
うとき、１行毎に行アドレスＸ（または１列毎に列アド
レスＹ）を１アドレス単位で増加または減小させて試験
を行うことにより、一つのアドレスの方向で順次に正常
・異常の判定を行うので、１６ＭビットのＤＲＡＭ１１
の不良モードとして、たとえばライン不良モードを発見
できるという効果が得られる。
ビットのＤＲＡＭ１１が正常か異常かの判定を全アドレ
スについてｍ×ｎビット単位で判定回路１４において行
うとき、１行毎に行アドレスＸ（または１列毎に列アド
レスＹ）を１アドレス単位で増加または減小させて試験
を行うことにより、一つのアドレスの方向で順次に正常
・異常の判定を行うので、１６ＭビットのＤＲＡＭ１１
の不良モードとして、たとえばライン不良モードを発見
できるという効果が得られる。
【００４６】さらに、この実施の形態１によれば、判定
回路１４で異常があると判定した場合（ステップＳＴ１
３ Ｆａｉｌ）、または異常アドレスにおけるｍビット
データとこれの期待値とを比較しその比較結果を異常と
判定した場合（ステップＳＴ２５ Ｆａｉｌ）に、１６
ＭビットのＤＲＡＭ１１の救済可否の判定（ステップＳ
Ｔ１５，ステップＳＴ２７）を行うようにしたことによ
り、１６ＭビットのＤＲＡＭ１１の一部に異常があって
も救済用の冗長のメモリセルを使用することで定格の容
量で使用が可能となり、１６ＭビットのＤＲＡＭ１１の
歩留まりが改善できるという効果も得られる。
回路１４で異常があると判定した場合（ステップＳＴ１
３ Ｆａｉｌ）、または異常アドレスにおけるｍビット
データとこれの期待値とを比較しその比較結果を異常と
判定した場合（ステップＳＴ２５ Ｆａｉｌ）に、１６
ＭビットのＤＲＡＭ１１の救済可否の判定（ステップＳ
Ｔ１５，ステップＳＴ２７）を行うようにしたことによ
り、１６ＭビットのＤＲＡＭ１１の一部に異常があって
も救済用の冗長のメモリセルを使用することで定格の容
量で使用が可能となり、１６ＭビットのＤＲＡＭ１１の
歩留まりが改善できるという効果も得られる。
【００４７】実施の形態２．この実施の形態２における
試験回路の構成は、実施の形態１における図１と同じで
ある。図４および図５は、この発明の実施の形態２によ
る半導体記憶装置の試験方法の手順を示すフローチャー
トである。この半導体記憶装置の試験方法は、行アドレ
スおよび列アドレスをそれぞれ１アドレス単位で同時に
増加または減少させて試験を行うというものである。ｚ
個の半導体記憶装置を試験する場合、行アドレスＸまた
は列アドレスＹのいずれかを＋１ずつ更新して行う試験
の試験回数が、ｘ×ｙ×ｚであるのに比較して、この試
験方法の場合は、それよりも少ない試験回数で１６Ｍビ
ットのＤＲＡＭ１１の試験を行える。
試験回路の構成は、実施の形態１における図１と同じで
ある。図４および図５は、この発明の実施の形態２によ
る半導体記憶装置の試験方法の手順を示すフローチャー
トである。この半導体記憶装置の試験方法は、行アドレ
スおよび列アドレスをそれぞれ１アドレス単位で同時に
増加または減少させて試験を行うというものである。ｚ
個の半導体記憶装置を試験する場合、行アドレスＸまた
は列アドレスＹのいずれかを＋１ずつ更新して行う試験
の試験回数が、ｘ×ｙ×ｚであるのに比較して、この試
験方法の場合は、それよりも少ない試験回数で１６Ｍビ
ットのＤＲＡＭ１１の試験を行える。
【００４８】図６は、１６ＭビットのＤＲＡＭ１１の格
納領域を模式的に示した図である。この図において、横
軸Ｘは行アドレス、縦軸Ｙは列アドレスを表わし、
（ｉ）は行アドレスサイズｘ＝６，列アドレスサイズｙ
＝２（ｘ＞ｙの場合），（ｉｉ）は行アドレスサイズｘ
＝２，列アドレスサイズｙ＝６（ｘ＜ｙの場合）,（ｉ
ｉｉ）は行アドレスサイズｘ＝２，列アドレスサイズｙ
＝２（ｘ＝ｙの場合）のそれぞれの大きさの格納領域を
持った半導体記憶装置の例である。なお、各アドレスサ
イズはそれぞれ０が含まれることは実施の形態１の場合
と同様である。図中の〜，〜の番号は、行アド
レスＸおよび列アドレスＹをそれぞれ＋１ずつ更新して
いくという実施の形態２の試験方法により行った場合の
半導体記憶装置の格納領域の試験順序を示している。
納領域を模式的に示した図である。この図において、横
軸Ｘは行アドレス、縦軸Ｙは列アドレスを表わし、
（ｉ）は行アドレスサイズｘ＝６，列アドレスサイズｙ
＝２（ｘ＞ｙの場合），（ｉｉ）は行アドレスサイズｘ
＝２，列アドレスサイズｙ＝６（ｘ＜ｙの場合）,（ｉ
ｉｉ）は行アドレスサイズｘ＝２，列アドレスサイズｙ
＝２（ｘ＝ｙの場合）のそれぞれの大きさの格納領域を
持った半導体記憶装置の例である。なお、各アドレスサ
イズはそれぞれ０が含まれることは実施の形態１の場合
と同様である。図中の〜，〜の番号は、行アド
レスＸおよび列アドレスＹをそれぞれ＋１ずつ更新して
いくという実施の形態２の試験方法により行った場合の
半導体記憶装置の格納領域の試験順序を示している。
【００４９】図４のステップＳＴ４０〜ステップＳＴ４
５までの手順は、図２のステップＳＴ１０〜ステップＳ
Ｔ１５と同じであり、ここではその説明は省略する。ス
テップＳＴ４６〜ステップＳＴ５３までのステップは、
行アドレスＸおよび列アドレスＹをそれぞれ＋１ずつ更
新していった場合、そのときの行アドレスＸおよび列ア
ドレスＹが１６ＭビットのＤＲＡＭ１１の行アドレスサ
イズｘ、列アドレスサイズｙ以内であるかどうか、すな
わち存在する格納領域内であるかどうかを判定するため
の工程である。
５までの手順は、図２のステップＳＴ１０〜ステップＳ
Ｔ１５と同じであり、ここではその説明は省略する。ス
テップＳＴ４６〜ステップＳＴ５３までのステップは、
行アドレスＸおよび列アドレスＹをそれぞれ＋１ずつ更
新していった場合、そのときの行アドレスＸおよび列ア
ドレスＹが１６ＭビットのＤＲＡＭ１１の行アドレスサ
イズｘ、列アドレスサイズｙ以内であるかどうか、すな
わち存在する格納領域内であるかどうかを判定するため
の工程である。
【００５０】図４において、ステップＳＴ４３で正常と
判定した場合、およびステップＳＴ４５で救済可能と判
定した場合は、次のｍ×ｎビットデータを試験するた
め、テスタは行アドレスＸおよび列アドレスＹをそれぞ
れ＋１ずつ更新し（ステップＳＴ４６）、列アドレスＹ
が列アドレスサイズｙより大きいかどうかの判定を行う
（ステップＳＴ４７）。列アドレスＹが列アドレスサイ
ズｙより小さい場合は、テスタは行アドレスＸが行アド
レスサイズｘより大きいかどうかの判定を行う（ステッ
プＳＴ４８）。
判定した場合、およびステップＳＴ４５で救済可能と判
定した場合は、次のｍ×ｎビットデータを試験するた
め、テスタは行アドレスＸおよび列アドレスＹをそれぞ
れ＋１ずつ更新し（ステップＳＴ４６）、列アドレスＹ
が列アドレスサイズｙより大きいかどうかの判定を行う
（ステップＳＴ４７）。列アドレスＹが列アドレスサイ
ズｙより小さい場合は、テスタは行アドレスＸが行アド
レスサイズｘより大きいかどうかの判定を行う（ステッ
プＳＴ４８）。
【００５１】ステップＳＴ４７で、列アドレスＹが列ア
ドレスサイズｙより大きいと判定した場合は、テスタは
列アドレスサイズｙが行アドレスサイズｘより大きいか
どうかを判定する（ステップＳＴ４９）。図６（ｉ）の
ように、列アドレスサイズｙが行アドレスサイズｘ以下
の場合は、テスタは列アドレスＹをＹ＝０に設定し（ス
テップＳＴ５０）、行アドレスＸが行アドレスサイズｘ
より大きいかどうかを判定する（ステップＳＴ４８）。
行アドレスＸが行アドレスサイズｘ以下の場合は、テス
タは更新した行アドレスＸ及び列アドレスＹを表わすア
ドレス信号ＴＡＤＩをアドレスストローブ信号ＴＡＳ−
により取り込んでｍ×ｎビットデータの書き込み・読み
出しを行い、判定回路１４によるｍ×ｎビットの正常・
異常判定、テスタによる異常アドレス情報の取得、救済
可否の判定が繰り返して行なわれる（ステップＳＴ４１
〜ステップＳＴ４８）。ステップＳＴ４８で、行アドレ
スＸが行アドレスサイズｘより大きい場合は、テスタは
行アドレスサイズｘが列アドレスサイズｙより大きいか
どうかを判定する（ステップＳＴ５１）。図６（ｉｉ）
に示すように、行アドレスサイズｘが列アドレスサイズ
ｙ以下の場合は、テスタは行アドレスＸをＸ＝０に設定
し（ステップＳＴ５２）、行アドレスＸがＸ＝０で列ア
ドレスＹがＹ＝０でともに０となっているかどうかを判
定する（ステップＳＴ５３）。
ドレスサイズｙより大きいと判定した場合は、テスタは
列アドレスサイズｙが行アドレスサイズｘより大きいか
どうかを判定する（ステップＳＴ４９）。図６（ｉ）の
ように、列アドレスサイズｙが行アドレスサイズｘ以下
の場合は、テスタは列アドレスＹをＹ＝０に設定し（ス
テップＳＴ５０）、行アドレスＸが行アドレスサイズｘ
より大きいかどうかを判定する（ステップＳＴ４８）。
行アドレスＸが行アドレスサイズｘ以下の場合は、テス
タは更新した行アドレスＸ及び列アドレスＹを表わすア
ドレス信号ＴＡＤＩをアドレスストローブ信号ＴＡＳ−
により取り込んでｍ×ｎビットデータの書き込み・読み
出しを行い、判定回路１４によるｍ×ｎビットの正常・
異常判定、テスタによる異常アドレス情報の取得、救済
可否の判定が繰り返して行なわれる（ステップＳＴ４１
〜ステップＳＴ４８）。ステップＳＴ４８で、行アドレ
スＸが行アドレスサイズｘより大きい場合は、テスタは
行アドレスサイズｘが列アドレスサイズｙより大きいか
どうかを判定する（ステップＳＴ５１）。図６（ｉｉ）
に示すように、行アドレスサイズｘが列アドレスサイズ
ｙ以下の場合は、テスタは行アドレスＸをＸ＝０に設定
し（ステップＳＴ５２）、行アドレスＸがＸ＝０で列ア
ドレスＹがＹ＝０でともに０となっているかどうかを判
定する（ステップＳＴ５３）。
【００５２】行アドレスＸがＸ＝０でなくまたは列アド
レスＹがＹ＝０となっていない場合は、テスタは更新し
た行アドレスＸ及び列アドレスＹを表わすアドレス信号
ＴＡＤＩをアドレスストローブ信号ＴＡＳ−により取り
込んでｍ×ｎビットデータの書き込み・読み出しを行
い、判定回路１４によるｍ×ｎビットの正常・異常判
定、テスタによる異常アドレス情報の取得、救済可否の
判定、更新した行アドレスＸ，列アドレスＹが各定格の
サイズ以下であるかどうかの判断が繰り返して行なわれ
る（ステップＳＴ４１〜ステップＳＴ５３）。
レスＹがＹ＝０となっていない場合は、テスタは更新し
た行アドレスＸ及び列アドレスＹを表わすアドレス信号
ＴＡＤＩをアドレスストローブ信号ＴＡＳ−により取り
込んでｍ×ｎビットデータの書き込み・読み出しを行
い、判定回路１４によるｍ×ｎビットの正常・異常判
定、テスタによる異常アドレス情報の取得、救済可否の
判定、更新した行アドレスＸ，列アドレスＹが各定格の
サイズ以下であるかどうかの判断が繰り返して行なわれ
る（ステップＳＴ４１〜ステップＳＴ５３）。
【００５３】ステップＳＴ４９で列アドレスサイズｙが
行アドレスサイズｘより大きいと判定した場合、また
は、ステップＳＴ５１で行アドレスサイズｘが列アドレ
スサイズｙより大きいと判定した場合、または、ステッ
プＳＴ５３において、図６（ｉｉｉ）に示すように、行
アドレスＸがＸ＝０で列アドレスＹがＹ＝０となってい
ると判定した場合は、テスタはステップＳＴ５４までに
試験したすべてのアドレスが正常であるかどうかの判
定，すなわち、判定回路１４による正常か異常かを判定
する試験（ステップＳＴ４３）において全アドレスが正
常であったかどうか、または救済が可能であったかどう
かを判定する（ステップＳＴ５４）。全アドレスが正常
であった場合、または救済が可能であった場合には、図
５のステップＳＴ１０に移行し、そうでない場合（ステ
ップＳＴ５４でＮＯ）には、この１６ＭビットのＤＲＡ
Ｍ１１の試験を終了する。
行アドレスサイズｘより大きいと判定した場合、また
は、ステップＳＴ５１で行アドレスサイズｘが列アドレ
スサイズｙより大きいと判定した場合、または、ステッ
プＳＴ５３において、図６（ｉｉｉ）に示すように、行
アドレスＸがＸ＝０で列アドレスＹがＹ＝０となってい
ると判定した場合は、テスタはステップＳＴ５４までに
試験したすべてのアドレスが正常であるかどうかの判
定，すなわち、判定回路１４による正常か異常かを判定
する試験（ステップＳＴ４３）において全アドレスが正
常であったかどうか、または救済が可能であったかどう
かを判定する（ステップＳＴ５４）。全アドレスが正常
であった場合、または救済が可能であった場合には、図
５のステップＳＴ１０に移行し、そうでない場合（ステ
ップＳＴ５４でＮＯ）には、この１６ＭビットのＤＲＡ
Ｍ１１の試験を終了する。
【００５４】ここで、図６（ｉ）〜（ｉｉｉ）に基づい
て、ステップＳＴ４７からステップＳＴ５４までのステ
ップについて具体例で説明する。この図６（ｉ）の例
は、行アドレスサイズｘ＝６，列アドレスサイズｙ＝２
でｘ＞ｙの場合である。行アドレスＸおよび列アドレス
サイズＹを同時に１アドレスずつ更新していく（〜
）。そして、図６（ｉ）の’（Ｘ＝３，Ｙ＝３でス
テップＳＴ４７ ＹＥＳ）は格納領域外となった場合
で、このとき、試験を終了するか、これ以後の試験で試
験を行える格納領域があるかどうかを判断する必要があ
る。この段階で試験を終了するためには、ステップＳＴ
４９においてｙ＞ｘであることが必要である。図６
（ｉ）に示すように、列アドレスサイズｙが行アドレス
サイズｘより小さいのでまだ試験をする領域が存在して
いると判断される（ステップＳＴ４９ ＮＯ）。そし
て、Ｙ＝０を設定し（ステップＳＴ５０）、以降の試験
を継続する（〜）。図６（ｉ）の’（Ｘ＝６，Ｙ
＝３）の場合も同様である。
て、ステップＳＴ４７からステップＳＴ５４までのステ
ップについて具体例で説明する。この図６（ｉ）の例
は、行アドレスサイズｘ＝６，列アドレスサイズｙ＝２
でｘ＞ｙの場合である。行アドレスＸおよび列アドレス
サイズＹを同時に１アドレスずつ更新していく（〜
）。そして、図６（ｉ）の’（Ｘ＝３，Ｙ＝３でス
テップＳＴ４７ ＹＥＳ）は格納領域外となった場合
で、このとき、試験を終了するか、これ以後の試験で試
験を行える格納領域があるかどうかを判断する必要があ
る。この段階で試験を終了するためには、ステップＳＴ
４９においてｙ＞ｘであることが必要である。図６
（ｉ）に示すように、列アドレスサイズｙが行アドレス
サイズｘより小さいのでまだ試験をする領域が存在して
いると判断される（ステップＳＴ４９ ＮＯ）。そし
て、Ｙ＝０を設定し（ステップＳＴ５０）、以降の試験
を継続する（〜）。図６（ｉ）の’（Ｘ＝６，Ｙ
＝３）の場合も同様である。
【００５５】図６（ｉ）の’（Ｘ＝７，Ｙ＝１）の例
は、行アドレスＸ＝７が初めて行アドレスサイズｘ＝６
より大きくなった場合である（ステップＳＴ４８ ＹＥ
Ｓ）。上記と同様に、試験を行える格納領域があるかど
うかを判断するために、ステップＳＴ５１で、ｘ＞ｙで
あるかどうかを判断する。この場合は、行アドレスサイ
ズｘのほうが列アドレスｙより大きいので（ステップＳ
Ｔ５１ ＹＥＳ）、これ以後の試験を継続する必要がな
いと判断される。したがって、全アドレスが正常かどう
かを判定する工程に移行する（ステップＳＴ５４）。図
６（ｉｉ）の例は行アドレスサイズｘ＝２，列アドレス
サイズｙ＝６でｘ＜ｙの場合で、上記の図６（ｉ）の場
合と同様に説明できる。
は、行アドレスＸ＝７が初めて行アドレスサイズｘ＝６
より大きくなった場合である（ステップＳＴ４８ ＹＥ
Ｓ）。上記と同様に、試験を行える格納領域があるかど
うかを判断するために、ステップＳＴ５１で、ｘ＞ｙで
あるかどうかを判断する。この場合は、行アドレスサイ
ズｘのほうが列アドレスｙより大きいので（ステップＳ
Ｔ５１ ＹＥＳ）、これ以後の試験を継続する必要がな
いと判断される。したがって、全アドレスが正常かどう
かを判定する工程に移行する（ステップＳＴ５４）。図
６（ｉｉ）の例は行アドレスサイズｘ＝２，列アドレス
サイズｙ＝６でｘ＜ｙの場合で、上記の図６（ｉ）の場
合と同様に説明できる。
【００５６】図６（ｉｉｉ）の（Ｘ＝４，Ｙ＝４）の
場合は、ステップＳＴ４７でＹＥＳとなり、ステップＳ
Ｔ４９において、ｘ＝ｙでＮＯと判断され、Ｙ＝０が設
定される（ステップＳＴ５０）。そして、ステップＳＴ
４８では行アドレスＸ＝４は行アドレスサイズｘ＝３よ
り大きく、ステップＳＴ５１では行アドレスサイズｘが
列アドレスサイズｙと同じ大きさと判断しＸ＝０が設定
される（ステップＳＴ５２）。そして、ステップＳＴ５
３では（Ｘ，Ｙ）＝（０，０）であるので、全アドレス
が正常かどうかを判定する工程に移行する（ステップＳ
Ｔ５４）。
場合は、ステップＳＴ４７でＹＥＳとなり、ステップＳ
Ｔ４９において、ｘ＝ｙでＮＯと判断され、Ｙ＝０が設
定される（ステップＳＴ５０）。そして、ステップＳＴ
４８では行アドレスＸ＝４は行アドレスサイズｘ＝３よ
り大きく、ステップＳＴ５１では行アドレスサイズｘが
列アドレスサイズｙと同じ大きさと判断しＸ＝０が設定
される（ステップＳＴ５２）。そして、ステップＳＴ５
３では（Ｘ，Ｙ）＝（０，０）であるので、全アドレス
が正常かどうかを判定する工程に移行する（ステップＳ
Ｔ５４）。
【００５７】これ以降の手順、すなわち、図５における
ステップＳＴ１０からステップＳＴ３１は、図２のステ
ップＳＴ１０からステップＳＴ３１と同一の手順である
のでその説明は省略する。なお、この実施の形態２によ
る行アドレスＸおよび列アドレスＹをそれぞれ１アドレ
ス単位で同時に増加または減少させて試験を行うような
場合、１６ＭビットのＤＲＡＭ１１のすべてのアドレス
の試験を実施していないため、ステップＳＴ５４におい
て、ステップＳＴ５４までに試験を実施したアドレスが
すべて正常であっても試験は終了しない。また、この試
験が多くの半導体記憶装置から救済不可能な半導体記憶
装置を早急に見つけ出すことを目的としているからであ
る。
ステップＳＴ１０からステップＳＴ３１は、図２のステ
ップＳＴ１０からステップＳＴ３１と同一の手順である
のでその説明は省略する。なお、この実施の形態２によ
る行アドレスＸおよび列アドレスＹをそれぞれ１アドレ
ス単位で同時に増加または減少させて試験を行うような
場合、１６ＭビットのＤＲＡＭ１１のすべてのアドレス
の試験を実施していないため、ステップＳＴ５４におい
て、ステップＳＴ５４までに試験を実施したアドレスが
すべて正常であっても試験は終了しない。また、この試
験が多くの半導体記憶装置から救済不可能な半導体記憶
装置を早急に見つけ出すことを目的としているからであ
る。
【００５８】なお、行アドレスＸ及び列アドレスＹをそ
れぞれ１アドレス単位で同時に増加させて１６Ｍビット
のＤＲＡＭ１１の試験方法を説明したが、行アドレスＸ
＝ｘおよび列アドレスＹ＝ｙから開始して１アドレス毎
に同時に減少させて試験を行っても同様の効果を奏す
る。
れぞれ１アドレス単位で同時に増加させて１６Ｍビット
のＤＲＡＭ１１の試験方法を説明したが、行アドレスＸ
＝ｘおよび列アドレスＹ＝ｙから開始して１アドレス毎
に同時に減少させて試験を行っても同様の効果を奏す
る。
【００５９】以上のように、この実施の形態２によれ
ば、１６ＭビットのＤＲＡＭ１１が正常か異常かの判定
を判定回路１４においてｍ×ｎビット単位で行う場合、
行アドレスＸおよび列アドレスＹをそれぞれ１アドレス
単位で同時に増加または減少させて試験を行うようにし
たので、多くの１６ＭビットのＤＲＡＭ１１から救済不
可能な１６ＭビットのＤＲＡＭ１１を素早く検出できる
ようになり、多くの１６ＭビットのＤＲＡＭ１１の全体
の試験工数を短縮できるという効果が得られる。
ば、１６ＭビットのＤＲＡＭ１１が正常か異常かの判定
を判定回路１４においてｍ×ｎビット単位で行う場合、
行アドレスＸおよび列アドレスＹをそれぞれ１アドレス
単位で同時に増加または減少させて試験を行うようにし
たので、多くの１６ＭビットのＤＲＡＭ１１から救済不
可能な１６ＭビットのＤＲＡＭ１１を素早く検出できる
ようになり、多くの１６ＭビットのＤＲＡＭ１１の全体
の試験工数を短縮できるという効果が得られる。
【００６０】実施の形態３．図７は、この発明の実施の
形態３による半導体記憶装置の試験方法を実施する際に
使用する試験回路の構成を示す回路図である。この発明
の実施の形態３に係る半導体記憶装置の試験方法は、実
施の形態１の試験方法に半導体記憶装置への書き込みデ
ータの正常・異常判定手順をさらに追加し、得られた異
常アドレスに該当する不良のｍビットに付された番号を
絞り込むというもので、ｍビット単位の試験回数がさら
に削減される。
形態３による半導体記憶装置の試験方法を実施する際に
使用する試験回路の構成を示す回路図である。この発明
の実施の形態３に係る半導体記憶装置の試験方法は、実
施の形態１の試験方法に半導体記憶装置への書き込みデ
ータの正常・異常判定手順をさらに追加し、得られた異
常アドレスに該当する不良のｍビットに付された番号を
絞り込むというもので、ｍビット単位の試験回数がさら
に削減される。
【００６１】この図７において、図１に示した実施の形
態１の各部と同一の構成要素には同一符号を付しこの同
一構成要素の機能についての説明は省略し、相違する点
について説明する。３１はテスタから送出されたデータ
比較選択信号ＤＢＳによりｍ×ｎビットデータを分割す
る単位が制御され、この分割した単位のビットデータの
正常か異常かを判定する判定回路である。その他の構成
については実施の形態１と同様の構成である。
態１の各部と同一の構成要素には同一符号を付しこの同
一構成要素の機能についての説明は省略し、相違する点
について説明する。３１はテスタから送出されたデータ
比較選択信号ＤＢＳによりｍ×ｎビットデータを分割す
る単位が制御され、この分割した単位のビットデータの
正常か異常かを判定する判定回路である。その他の構成
については実施の形態１と同様の構成である。
【００６２】このデータ比較選択信号ＤＢＳが判定回路
３１に入力されると、１６ＭビットのＤＲＡＭ１１から
同時に読み出されたワイドデータバス１５のｍ×ｎビッ
トデータがｍ×ｎビットより小さくｍビットより大きな
（ｍ×ｎ）／ｋビットに分割され、正常か異常かの判定
の対象となるビット数が決定される。たとえば、ｍ＝
８，ｎ＝１６の場合はその分割数ｋは２，４，８の値が
考えられる。判定の対象となるそれぞれビット数は８個
×８ビット、４個×８ビット、２個×８ビットであり、
これらの単位で正常か異常かの判定が行われる。なお、
ｋ＝１の場合は１６個×８ビットとなり、実施の形態１
の場合に相当する。
３１に入力されると、１６ＭビットのＤＲＡＭ１１から
同時に読み出されたワイドデータバス１５のｍ×ｎビッ
トデータがｍ×ｎビットより小さくｍビットより大きな
（ｍ×ｎ）／ｋビットに分割され、正常か異常かの判定
の対象となるビット数が決定される。たとえば、ｍ＝
８，ｎ＝１６の場合はその分割数ｋは２，４，８の値が
考えられる。判定の対象となるそれぞれビット数は８個
×８ビット、４個×８ビット、２個×８ビットであり、
これらの単位で正常か異常かの判定が行われる。なお、
ｋ＝１の場合は１６個×８ビットとなり、実施の形態１
の場合に相当する。
【００６３】次に、この実施の形態３における半導体記
憶装置の試験方法について説明する。図８及び図９は、
この発明の実施の形態３による半導体記憶装置の試験方
法の手順を示すフローチャートである。図８において、
ステップＳＴ７０〜ステップＳＴ８０は、図２のステッ
プＳＴ１０〜ステップＳＴ２０と同一であるのでその説
明は省略する。また、この実施の形態３では、判定回路
３１によるｍ×ｎビットの正常・異常を判定する工程
（ステップＳＴ７０〜ステップＳＴ７９）で不良ビット
の救済可否の判定を行う工程を含めているが、この救済
可否の判定を行う工程（ステップＳＴ７５）が省略され
る場合もあることは、実施の形態１と同様である。
憶装置の試験方法について説明する。図８及び図９は、
この発明の実施の形態３による半導体記憶装置の試験方
法の手順を示すフローチャートである。図８において、
ステップＳＴ７０〜ステップＳＴ８０は、図２のステッ
プＳＴ１０〜ステップＳＴ２０と同一であるのでその説
明は省略する。また、この実施の形態３では、判定回路
３１によるｍ×ｎビットの正常・異常を判定する工程
（ステップＳＴ７０〜ステップＳＴ７９）で不良ビット
の救済可否の判定を行う工程を含めているが、この救済
可否の判定を行う工程（ステップＳＴ７５）が省略され
る場合もあることは、実施の形態１と同様である。
【００６４】以下に説明するステップＳＴ８１〜ステッ
プＳＴ９０は、異常と判定したアドレスが存在した場
合、ｍ×ｎビットより小さくｍビットより大きなビット
数に分割したビット数を単位として判定回路３１を用い
て正常か異常かの判定を行い、不良ビット情報の絞り込
みを行うという手順である。１６ＭビットのＤＲＡＭ１
１に書き込まれたあるアドレスのビットに異常があった
場合（ステップＳＴ８０ ＮＯ）、テスタはその異常の
あったアドレス情報から該当する行アドレスＸおよび列
アドレスＹを設定する（ステップＳＴ８１）。
プＳＴ９０は、異常と判定したアドレスが存在した場
合、ｍ×ｎビットより小さくｍビットより大きなビット
数に分割したビット数を単位として判定回路３１を用い
て正常か異常かの判定を行い、不良ビット情報の絞り込
みを行うという手順である。１６ＭビットのＤＲＡＭ１
１に書き込まれたあるアドレスのビットに異常があった
場合（ステップＳＴ８０ ＮＯ）、テスタはその異常の
あったアドレス情報から該当する行アドレスＸおよび列
アドレスＹを設定する（ステップＳＴ８１）。
【００６５】そして、１６ＭビットのＤＲＡＭ１１にデ
ータを書き込むため、テスタは該当する行アドレスＸお
よび列アドレスＹを表わすアドレス信号ＴＡＤＩととも
にＬレベルのアドレスストローブ信号ＴＡＳ−を１６Ｍ
ビットのＤＲＡＭ１１の各端子に入力する。このアドレ
スストローブ信号ＴＡＳ−によりその時点のアドレス信
号ＴＡＤＩが取り込まれる。そして、その取り込みのタ
イミングにあわせて、テスタはＬレベルの書き込み制御
信号ＴＷ−を送出し、Ｄ型フリップフロップ１２の出力
Ｑ（７：０）から出力されたｍ×ｎビットデータが、そ
のアドレス信号ＴＡＤＩで指定された１６ＭビットのＤ
ＲＡＭ１１の格納領域（Ｘ，Ｙ）に端子ＤＱ（１２７：
０）から書き込まれる（ステップＳＴ８２）。
ータを書き込むため、テスタは該当する行アドレスＸお
よび列アドレスＹを表わすアドレス信号ＴＡＤＩととも
にＬレベルのアドレスストローブ信号ＴＡＳ−を１６Ｍ
ビットのＤＲＡＭ１１の各端子に入力する。このアドレ
スストローブ信号ＴＡＳ−によりその時点のアドレス信
号ＴＡＤＩが取り込まれる。そして、その取り込みのタ
イミングにあわせて、テスタはＬレベルの書き込み制御
信号ＴＷ−を送出し、Ｄ型フリップフロップ１２の出力
Ｑ（７：０）から出力されたｍ×ｎビットデータが、そ
のアドレス信号ＴＡＤＩで指定された１６ＭビットのＤ
ＲＡＭ１１の格納領域（Ｘ，Ｙ）に端子ＤＱ（１２７：
０）から書き込まれる（ステップＳＴ８２）。
【００６６】また、１６ＭビットのＤＲＡＭ１１に書き
込まれたデータを読み出すため、テスタは該当する行ア
ドレスＸおよび列アドレスＹを表わすアドレス信号ＴＡ
ＤＩとともにＬレベルのアドレスストローブ信号ＴＡＳ
−を１６ＭビットのＤＲＡＭ１１の各端子に入力する。
このアドレスストローブ信号ＴＡＳ−によりその時点の
アドレス信号ＴＡＤＩが取り込まれる。そして、その取
り込みのタイミングにあわせて、テスタはＬレベルの出
力制御信号ＴＯＥ−を送出し、アドレス信号ＴＡＤＩで
指定された１６ＭビットのＤＲＡＭ１１の格納領域
（Ｘ，Ｙ）に書き込まれている異常と認められるｍ×ｎ
ビットデータが同時に端子ＤＱ（１２７：０）からワイ
ドデータバス１５に読み出される（ステップＳＴ８
３）。
込まれたデータを読み出すため、テスタは該当する行ア
ドレスＸおよび列アドレスＹを表わすアドレス信号ＴＡ
ＤＩとともにＬレベルのアドレスストローブ信号ＴＡＳ
−を１６ＭビットのＤＲＡＭ１１の各端子に入力する。
このアドレスストローブ信号ＴＡＳ−によりその時点の
アドレス信号ＴＡＤＩが取り込まれる。そして、その取
り込みのタイミングにあわせて、テスタはＬレベルの出
力制御信号ＴＯＥ−を送出し、アドレス信号ＴＡＤＩで
指定された１６ＭビットのＤＲＡＭ１１の格納領域
（Ｘ，Ｙ）に書き込まれている異常と認められるｍ×ｎ
ビットデータが同時に端子ＤＱ（１２７：０）からワイ
ドデータバス１５に読み出される（ステップＳＴ８
３）。
【００６７】テスタはｍ×ｎビットデータをｋ個に分割
した（ｍ×ｎ）／ｋビットデータに付与されている番号
Ｋ＝０を設定する。１６ＭビットのＤＲＡＭ１１から読
み出されたｍ×ｎビットデータとＤ型フリップフロップ
１２の出力Ｑ（７：０）から出力された書き込み前のｍ
×ｎビットデータとがデータ線１７を介して判定回路３
１に入力される。そして、テスタから送出されたデータ
比較選択信号ＤＢＳにより、判定回路３１は（ｍ×ｎ）
／ｋビット単位で分割したデータに付された番号がＫ＝
０に相当する分割データを選択し（ステップＳＴ８
４）、比較して正常か異常かを判定した後、この比較結
果を示す判定信号ＴＤＥＣとして出力する（ステップＳ
Ｔ８５）。この判定信号ＴＤＥＣはテスタに入力され、
判定信号ＴＤＥＣが異常の場合は、テスタは所定の処理
を行う。
した（ｍ×ｎ）／ｋビットデータに付与されている番号
Ｋ＝０を設定する。１６ＭビットのＤＲＡＭ１１から読
み出されたｍ×ｎビットデータとＤ型フリップフロップ
１２の出力Ｑ（７：０）から出力された書き込み前のｍ
×ｎビットデータとがデータ線１７を介して判定回路３
１に入力される。そして、テスタから送出されたデータ
比較選択信号ＤＢＳにより、判定回路３１は（ｍ×ｎ）
／ｋビット単位で分割したデータに付された番号がＫ＝
０に相当する分割データを選択し（ステップＳＴ８
４）、比較して正常か異常かを判定した後、この比較結
果を示す判定信号ＴＤＥＣとして出力する（ステップＳ
Ｔ８５）。この判定信号ＴＤＥＣはテスタに入力され、
判定信号ＴＤＥＣが異常の場合は、テスタは所定の処理
を行う。
【００６８】すなわち、ステップＳＴ８５で異常と判定
した場合は、テスタはこのときの（ｍ×ｎ）／ｋビット
の分割データに付された番号Ｋ，この場合はＫ＝０とい
う番号を取得して不良ビット情報を絞り込む（ステップ
ＳＴ８６）。そして、次の（ｍ×ｎ）／ｋビットの分割
データを試験するため、テスタは（ｍ×ｎ）／ｋビット
の分割データに付された番号Ｋを＋１だけ更新し（ステ
ップＳＴ８７）、この番号Ｋがｋ以上となっているかど
うか判定する（ステップＳＴ８８）。
した場合は、テスタはこのときの（ｍ×ｎ）／ｋビット
の分割データに付された番号Ｋ，この場合はＫ＝０とい
う番号を取得して不良ビット情報を絞り込む（ステップ
ＳＴ８６）。そして、次の（ｍ×ｎ）／ｋビットの分割
データを試験するため、テスタは（ｍ×ｎ）／ｋビット
の分割データに付された番号Ｋを＋１だけ更新し（ステ
ップＳＴ８７）、この番号Ｋがｋ以上となっているかど
うか判定する（ステップＳＴ８８）。
【００６９】ステップＳＴ８５でこの判定信号ＴＤＥＣ
から正常と判定した場合は、次の（ｍ×ｎ）／ｋビット
の分割データを試験するため、テスタはＫを＋１だけ更
新し、この番号Ｋがｋ以上となっているかどうか判定す
る（ステップＳＴ８８）。この番号Ｋがｋより小さい場
合は、上記と同様に判定回路３１は更新したＫ番目の
（ｍ×ｎ）／ｋビットの分割データを選択し（ステップ
ＳＴ８９）、比較して正常か異常かを判断した後、判定
信号ＴＤＥＣとして出力する。そして、テスタはこれを
入力し正常か異常かの判定を行う（ステップＳＴ８５〜
ステップＳＴ８９）。ステップＳＴ８８で（ｍ×ｎ）／
ｋビットの分割データに付された番号Ｋがｋ以上と判定
した場合は、テスタは異常アドレスに該当するデータの
正常か異常かの判定がすべての異常アドレスについて終
了したかどうか判定する（ステップＳＴ９０）。
から正常と判定した場合は、次の（ｍ×ｎ）／ｋビット
の分割データを試験するため、テスタはＫを＋１だけ更
新し、この番号Ｋがｋ以上となっているかどうか判定す
る（ステップＳＴ８８）。この番号Ｋがｋより小さい場
合は、上記と同様に判定回路３１は更新したＫ番目の
（ｍ×ｎ）／ｋビットの分割データを選択し（ステップ
ＳＴ８９）、比較して正常か異常かを判断した後、判定
信号ＴＤＥＣとして出力する。そして、テスタはこれを
入力し正常か異常かの判定を行う（ステップＳＴ８５〜
ステップＳＴ８９）。ステップＳＴ８８で（ｍ×ｎ）／
ｋビットの分割データに付された番号Ｋがｋ以上と判定
した場合は、テスタは異常アドレスに該当するデータの
正常か異常かの判定がすべての異常アドレスについて終
了したかどうか判定する（ステップＳＴ９０）。
【００７０】すべての異常アドレスについて終了してい
ない場合は、その異常のあったアドレス情報から、テス
タは異常と認められた行アドレスＸおよび列アドレスＹ
を表わすアドレス信号ＴＡＤＩをアドレスストローブ信
号ＴＡＳ−により取り込みｍ×ｎビットデータの書き込
み・読み出しを行って、判定回路３１による正常か異常
かの判定、テスタによる不良ビット情報の絞り込み、す
なわち異常のある（ｍ×ｎ）／ｋビットの分割データに
付された番号Ｋを取得する（ステップＳＴ８１〜ステッ
プＳＴ９０）。
ない場合は、その異常のあったアドレス情報から、テス
タは異常と認められた行アドレスＸおよび列アドレスＹ
を表わすアドレス信号ＴＡＤＩをアドレスストローブ信
号ＴＡＳ−により取り込みｍ×ｎビットデータの書き込
み・読み出しを行って、判定回路３１による正常か異常
かの判定、テスタによる不良ビット情報の絞り込み、す
なわち異常のある（ｍ×ｎ）／ｋビットの分割データに
付された番号Ｋを取得する（ステップＳＴ８１〜ステッ
プＳＴ９０）。
【００７１】図９において、図８のステップＳＴ９０で
すべての異常アドレスについて終了したと判定した場合
は、テスタは異常のある絞り込まれたアドレス情報から
該当する行アドレスＸおよび列アドレスＹを設定する
（ステップＳＴ９１）。そして、１６ＭビットのＤＲＡ
Ｍ１１にｍ×ｎビットデータを書き込むために、テスタ
は該当する行アドレスＸおよび列アドレスＹを表わすア
ドレス信号ＴＡＤＩとともにＬレベルのアドレスストロ
ーブ信号ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端
子に入力する。そして、このアドレスストローブ信号Ｔ
ＡＳ−によりその時点のアドレス信号ＴＡＤＩが取り込
まれる。その取り込みのタイミングにあわせて、テスタ
はＬレベルの書き込み制御信号ＴＷ−を送出し、Ｄ型フ
リップフロップ１２の出力Ｑ（７：０）から出力された
ｍ×ｎビットデータが、そのアドレス信号ＴＡＤＩで指
定された１６ＭビットのＤＲＡＭ１１の格納領域（Ｘ，
Ｙ）に端子ＤＱ（１２７：０）から書き込まれる（ステ
ップＳＴ９２）。
すべての異常アドレスについて終了したと判定した場合
は、テスタは異常のある絞り込まれたアドレス情報から
該当する行アドレスＸおよび列アドレスＹを設定する
（ステップＳＴ９１）。そして、１６ＭビットのＤＲＡ
Ｍ１１にｍ×ｎビットデータを書き込むために、テスタ
は該当する行アドレスＸおよび列アドレスＹを表わすア
ドレス信号ＴＡＤＩとともにＬレベルのアドレスストロ
ーブ信号ＴＡＳ−を１６ＭビットのＤＲＡＭ１１の各端
子に入力する。そして、このアドレスストローブ信号Ｔ
ＡＳ−によりその時点のアドレス信号ＴＡＤＩが取り込
まれる。その取り込みのタイミングにあわせて、テスタ
はＬレベルの書き込み制御信号ＴＷ−を送出し、Ｄ型フ
リップフロップ１２の出力Ｑ（７：０）から出力された
ｍ×ｎビットデータが、そのアドレス信号ＴＡＤＩで指
定された１６ＭビットのＤＲＡＭ１１の格納領域（Ｘ，
Ｙ）に端子ＤＱ（１２７：０）から書き込まれる（ステ
ップＳＴ９２）。
【００７２】また、１６ＭビットのＤＲＡＭ１１に書き
込まれたデータを読み出すために、テスタは該当する行
アドレスＸおよび列アドレスＹを表わすアドレス信号Ｔ
ＡＤＩとともにＬレベルのアドレスストローブ信号ＴＡ
Ｓ−を１６ＭビットのＤＲＡＭ１１の各端子に入力す
る。そして、このアドレスストローブ信号ＴＡＳ−によ
りその時点のアドレス信号ＴＡＤＩが取り込まれる。そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の出力制御信号ＴＯＥ−を送出し、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に書き込まれている異常と認められたｍ
×ｎビットデータが同時に端子ＤＱ（１２７：０）から
ワイドデータバス１５上に読み出される（ステップＳＴ
９３）。
込まれたデータを読み出すために、テスタは該当する行
アドレスＸおよび列アドレスＹを表わすアドレス信号Ｔ
ＡＤＩとともにＬレベルのアドレスストローブ信号ＴＡ
Ｓ−を１６ＭビットのＤＲＡＭ１１の各端子に入力す
る。そして、このアドレスストローブ信号ＴＡＳ−によ
りその時点のアドレス信号ＴＡＤＩが取り込まれる。そ
の取り込みのタイミングにあわせて、テスタはＬレベル
の出力制御信号ＴＯＥ−を送出し、そのアドレス信号Ｔ
ＡＤＩで指定された１６ＭビットのＤＲＡＭ１１の格納
領域（Ｘ，Ｙ）に書き込まれている異常と認められたｍ
×ｎビットデータが同時に端子ＤＱ（１２７：０）から
ワイドデータバス１５上に読み出される（ステップＳＴ
９３）。
【００７３】そして、テスタは絞り込まれた不良ビット
情報、すなわち、（ｍ×ｎ）／ｋビットの分割データに
付された番号Ｋから、ｍ×ｎビットのうちどの番号のｍ
ビットを試験するかその番号Ｎを決定する（ステップＳ
Ｔ９４）。そして、テスタから送出されたこの番号Ｎに
該当する出力データ選択信号ＴＳＥＬにより、マルチプ
レクサ１３は該当する番号Ｎのｍビットを選択し出力デ
ータＴＤＯとして出力する。テスタは、このｍビットの
出力データＴＤＯを入力してこれに該当する期待値と比
較する（ステップＳＴ９５）。この比較結果から異常と
判定した場合は、テスタはこの不良ビットに関する情報
の取得，すなわちこれに付された番号Ｎを取得し（ステ
ップＳＴ９６）、不良ビットの救済可否の判定を行う
（ステップＳＴ９７）。
情報、すなわち、（ｍ×ｎ）／ｋビットの分割データに
付された番号Ｋから、ｍ×ｎビットのうちどの番号のｍ
ビットを試験するかその番号Ｎを決定する（ステップＳ
Ｔ９４）。そして、テスタから送出されたこの番号Ｎに
該当する出力データ選択信号ＴＳＥＬにより、マルチプ
レクサ１３は該当する番号Ｎのｍビットを選択し出力デ
ータＴＤＯとして出力する。テスタは、このｍビットの
出力データＴＤＯを入力してこれに該当する期待値と比
較する（ステップＳＴ９５）。この比較結果から異常と
判定した場合は、テスタはこの不良ビットに関する情報
の取得，すなわちこれに付された番号Ｎを取得し（ステ
ップＳＴ９６）、不良ビットの救済可否の判定を行う
（ステップＳＴ９７）。
【００７４】ここで、不良ビットの救済可否の判定は、
上記したステップＳＴ２７の場合と同様である。ステッ
プＳＴ９５でその期待値と比較した結果が正常と判定し
た場合またはステップＳＴ９７で救済可能と判定した場
合は、テスタは番号Ｎに該当するｍビットについて上記
ステップＳＴ９４〜ステップＳＴ９７までの試験がすべ
て行われたかどうかの判定を行う（ステップＳＴ９
８）。ステップＳＴ９７で救済不可能と判定した場合
は、テスタはこの１６ＭビットのＤＲＡＭ１１の試験を
終了する。
上記したステップＳＴ２７の場合と同様である。ステッ
プＳＴ９５でその期待値と比較した結果が正常と判定し
た場合またはステップＳＴ９７で救済可能と判定した場
合は、テスタは番号Ｎに該当するｍビットについて上記
ステップＳＴ９４〜ステップＳＴ９７までの試験がすべ
て行われたかどうかの判定を行う（ステップＳＴ９
８）。ステップＳＴ９７で救済不可能と判定した場合
は、テスタはこの１６ＭビットのＤＲＡＭ１１の試験を
終了する。
【００７５】ステップＳＴ９８で番号Ｎに該当するｍビ
ットデータの正常・異常判定がすべて行われたと判定し
た場合は、テスタはすべての異常アドレスに対するデー
タの正常・異常判定が終了したかどうかの判定を行う
（ステップＳＴ９９）。ステップＳＴ９８で、番号Ｎに
該当するｍビットデータの正常・異常判定がすべて行わ
れていない場合は、テスタは絞り込まれた不良ビット情
報、すなわち（ｍ×ｎ）／ｋビットの分割データに付さ
れた番号Ｋからｍ×ｎビットのうちどの番号のｍビット
を試験するかその番号Ｎを決定し、この番号Ｎに該当す
るｍビットとこれの期待値との比較、不良ビット情報の
取得等を行う（ステップＳＴ９４〜ステップＳＴ９
７）。
ットデータの正常・異常判定がすべて行われたと判定し
た場合は、テスタはすべての異常アドレスに対するデー
タの正常・異常判定が終了したかどうかの判定を行う
（ステップＳＴ９９）。ステップＳＴ９８で、番号Ｎに
該当するｍビットデータの正常・異常判定がすべて行わ
れていない場合は、テスタは絞り込まれた不良ビット情
報、すなわち（ｍ×ｎ）／ｋビットの分割データに付さ
れた番号Ｋからｍ×ｎビットのうちどの番号のｍビット
を試験するかその番号Ｎを決定し、この番号Ｎに該当す
るｍビットとこれの期待値との比較、不良ビット情報の
取得等を行う（ステップＳＴ９４〜ステップＳＴ９
７）。
【００７６】ステップＳＴ９９ですべての異常アドレス
に対するデータの正常・異常判定が行われたと判定した
場合は、テスタは１６ＭビットのＤＲＡＭ１１の試験を
終了する。また、ステップＳＴ９９で終了していないと
判定した場合は、テスタは絞り込まれた異常アドレス情
報からＸ，Ｙおよび絞り込まれた不良ビット情報からど
の番号のｍビットを試験するかその番号Ｎを決定し、こ
のｍビットとこれの期待値との比較、不良ビット情報の
取得等を行う（ステップＳＴ９１〜ステップＳＴ９
９）。
に対するデータの正常・異常判定が行われたと判定した
場合は、テスタは１６ＭビットのＤＲＡＭ１１の試験を
終了する。また、ステップＳＴ９９で終了していないと
判定した場合は、テスタは絞り込まれた異常アドレス情
報からＸ，Ｙおよび絞り込まれた不良ビット情報からど
の番号のｍビットを試験するかその番号Ｎを決定し、こ
のｍビットとこれの期待値との比較、不良ビット情報の
取得等を行う（ステップＳＴ９１〜ステップＳＴ９
９）。
【００７７】なお、この実施の形態３では、１６Ｍビッ
トのＤＲＡＭ１１の正常か異常かの判定を全アドレスに
ついてｍ×ｎビット単位で判定回路３１において行う場
合、列アドレスＹを１列毎に１アドレス単位ずつ更新さ
せて試験を実施する場合について説明したが、行アドレ
スと列アドレスをそれぞれ１アドレス単位で同時に更新
させても実施の形態２で得られた効果と同様の効果を奏
する。なお、行アドレスＸを１行毎に１アドレス単位ず
つ更新させて試験を実施しても同様の効果を奏すること
は、実施の形態１と同様である。
トのＤＲＡＭ１１の正常か異常かの判定を全アドレスに
ついてｍ×ｎビット単位で判定回路３１において行う場
合、列アドレスＹを１列毎に１アドレス単位ずつ更新さ
せて試験を実施する場合について説明したが、行アドレ
スと列アドレスをそれぞれ１アドレス単位で同時に更新
させても実施の形態２で得られた効果と同様の効果を奏
する。なお、行アドレスＸを１行毎に１アドレス単位ず
つ更新させて試験を実施しても同様の効果を奏すること
は、実施の形態１と同様である。
【００７８】以上のように、この実施の形態３によれ
ば、１６ＭビットのＤＲＡＭ１１の正常か異常かの判定
を全アドレスについてｍ×ｎビット単位で判定回路３１
において行い、異常と判定したアドレスが存在したと
き、ｍ×ｎビットより小さくｍビットより大きなビット
単位で正常か異常かの判定を判定回路３１において行う
という手順を追加したことにより（図８のステップＳＴ
８１〜ステップＳＴ９０）、ｍビット単位の試験を行う
ときにどのｍビットを試験するかを示す（ｍ×ｎ）／ｋ
ビットの分割データに付された番号Ｋを取得することが
できるので（図８のステップＳＴ８５，ステップＳＴ８
６）、１６ＭビットのＤＲＡＭ１１の異常アドレスに相
当する番号Ｋに含まれる番号Ｎについてｍビット単位の
試験を行えば良く、試験回数をｎ回より少ない回数に削
減できるという効果が得られる。
ば、１６ＭビットのＤＲＡＭ１１の正常か異常かの判定
を全アドレスについてｍ×ｎビット単位で判定回路３１
において行い、異常と判定したアドレスが存在したと
き、ｍ×ｎビットより小さくｍビットより大きなビット
単位で正常か異常かの判定を判定回路３１において行う
という手順を追加したことにより（図８のステップＳＴ
８１〜ステップＳＴ９０）、ｍビット単位の試験を行う
ときにどのｍビットを試験するかを示す（ｍ×ｎ）／ｋ
ビットの分割データに付された番号Ｋを取得することが
できるので（図８のステップＳＴ８５，ステップＳＴ８
６）、１６ＭビットのＤＲＡＭ１１の異常アドレスに相
当する番号Ｋに含まれる番号Ｎについてｍビット単位の
試験を行えば良く、試験回数をｎ回より少ない回数に削
減できるという効果が得られる。
【００７９】
【発明の効果】以上のように、この発明によれば、ｍ×
ｎビット幅のワイドデータバスを有する半導体記憶装置
を試験する半導体記憶装置の試験方法において、半導体
記憶装置の各アドレスに書き込まれたｍ×ｎビットデー
タを読み出し、読み出した該ｍ×ｎビットデータと該半
導体記憶装置に書き込む以前の該ｍ×ｎビットデータと
を比較して正常か異常かを判定し、異常と判定した場合
は異常アドレスを取得し、全アドレスについて正常と判
定した場合は半導体記憶装置の試験を終了する第１の工
程と、取得した異常アドレスにｍ×ｎビットデータを書
き込んで読み出し、読み出した該ｍ×ｎビットデータに
ついて、ｍビット単位で所定のｍビットデータの期待値
と比較して正常か異常かを判定する第２の工程とを備え
るようにしたので、全アドレスがすべて正常と判定した
正常な半導体記憶装置については、ｍビット単位で実施
する期待値と比較する試験や救済可否の試験を行う必要
がなくなるとともに、異常アドレスが発見された場合で
も該当の異常アドレスについてのみｍビット単位の試験
を行えばよいことになり、半導体記憶装置の試験工数を
大幅に短縮できるという効果がある。
ｎビット幅のワイドデータバスを有する半導体記憶装置
を試験する半導体記憶装置の試験方法において、半導体
記憶装置の各アドレスに書き込まれたｍ×ｎビットデー
タを読み出し、読み出した該ｍ×ｎビットデータと該半
導体記憶装置に書き込む以前の該ｍ×ｎビットデータと
を比較して正常か異常かを判定し、異常と判定した場合
は異常アドレスを取得し、全アドレスについて正常と判
定した場合は半導体記憶装置の試験を終了する第１の工
程と、取得した異常アドレスにｍ×ｎビットデータを書
き込んで読み出し、読み出した該ｍ×ｎビットデータに
ついて、ｍビット単位で所定のｍビットデータの期待値
と比較して正常か異常かを判定する第２の工程とを備え
るようにしたので、全アドレスがすべて正常と判定した
正常な半導体記憶装置については、ｍビット単位で実施
する期待値と比較する試験や救済可否の試験を行う必要
がなくなるとともに、異常アドレスが発見された場合で
も該当の異常アドレスについてのみｍビット単位の試験
を行えばよいことになり、半導体記憶装置の試験工数を
大幅に短縮できるという効果がある。
【００８０】この発明によれば、ｍ×ｎビット幅のワイ
ドデータバスを有する半導体記憶装置を試験する半導体
記憶装置の試験方法において、半導体記憶装置の各アド
レスに書き込まれたｍ×ｎビットデータを読み出し、読
み出した該ｍ×ｎビットデータと該半導体記憶装置に書
き込む以前の該ｍ×ｎビットデータとを比較して正常か
異常かを判定し、異常と判定した場合は異常アドレスを
取得し、全アドレスについて正常と判定した場合は半導
体記憶装置の試験を終了する第１の工程と、上記取得し
た異常アドレスにｍ×ｎビットデータを書き込んで読み
出し、読み出した該ｍ×ｎビットデータについて、該ｍ
×ｎビットより小さくｍビットより大きなビット数単位
に分割し、該分割したビット数に対応するデータと、こ
れに該当する半導体記憶装置に書き込む以前のｍ×ｎビ
ットデータを分割したビット数に対応するデータとを比
較して正常か異常かを判定し、該分割したビット数に対
応し異常のあったデータについて、ｍビット単位で所定
のｍビットデータの期待値と比較して正常か異常かを判
定する第２の工程とを備えるようにしたので、ｍ×ｎビ
ットの分割番号を取得できるので異常のあるｍビットを
絞り込むことができるようになり、半導体記憶装置につ
いて１アドレス当たりｍビット単位で実施する試験回数
をｎ回より少ない回数で試験を行えば良いことになり、
半導体記憶装置の試験工数をさらに短縮できるという効
果がある。
ドデータバスを有する半導体記憶装置を試験する半導体
記憶装置の試験方法において、半導体記憶装置の各アド
レスに書き込まれたｍ×ｎビットデータを読み出し、読
み出した該ｍ×ｎビットデータと該半導体記憶装置に書
き込む以前の該ｍ×ｎビットデータとを比較して正常か
異常かを判定し、異常と判定した場合は異常アドレスを
取得し、全アドレスについて正常と判定した場合は半導
体記憶装置の試験を終了する第１の工程と、上記取得し
た異常アドレスにｍ×ｎビットデータを書き込んで読み
出し、読み出した該ｍ×ｎビットデータについて、該ｍ
×ｎビットより小さくｍビットより大きなビット数単位
に分割し、該分割したビット数に対応するデータと、こ
れに該当する半導体記憶装置に書き込む以前のｍ×ｎビ
ットデータを分割したビット数に対応するデータとを比
較して正常か異常かを判定し、該分割したビット数に対
応し異常のあったデータについて、ｍビット単位で所定
のｍビットデータの期待値と比較して正常か異常かを判
定する第２の工程とを備えるようにしたので、ｍ×ｎビ
ットの分割番号を取得できるので異常のあるｍビットを
絞り込むことができるようになり、半導体記憶装置につ
いて１アドレス当たりｍビット単位で実施する試験回数
をｎ回より少ない回数で試験を行えば良いことになり、
半導体記憶装置の試験工数をさらに短縮できるという効
果がある。
【００８１】この発明によれば、第１の工程において、
半導体記憶装置の行アドレスを１行毎に１アドレス単位
ずつ増加もしくは減少させて、または、列アドレスを１
列毎に１アドレス単位ずつ増加もしくは減少させて各ア
ドレスを指定して試験を行うようにしたので、一方向の
アドレスで連続して正常・異常の判定を行うことにな
り、メモリセルの不良モードとしてたとえばライン不良
モードを発見できるという効果がある。
半導体記憶装置の行アドレスを１行毎に１アドレス単位
ずつ増加もしくは減少させて、または、列アドレスを１
列毎に１アドレス単位ずつ増加もしくは減少させて各ア
ドレスを指定して試験を行うようにしたので、一方向の
アドレスで連続して正常・異常の判定を行うことにな
り、メモリセルの不良モードとしてたとえばライン不良
モードを発見できるという効果がある。
【００８２】この発明によれば、第１の工程の前に、半
導体記憶装置の行アドレスおよび列アドレスを、それぞ
れ１アドレス単位で同時に増加または減小させて各アド
レスを指定し、上記半導体記憶装置の各アドレスに書き
込まれたｍ×ｎビットデータを読み出し、読み出した該
ｍ×ｎビットデータと該半導体記憶装置に書き込む以前
の該ｍ×ｎビットデータとを比較して正常か異常かを判
定し、異常と判定した場合は異常アドレスを取得し、異
常のあった所定のアドレスに対応する不良のメモリセル
が半導体記憶装置が保有する冗長のメモリセルによる置
き換えにより救済可能かどうかを判定し、救済不可能と
判定した場合は上記半導体記憶装置の試験を終了する第
３の工程を備えるようにしたので、多くの半導体記憶装
置から救済不可能な半導体記憶装置を素早く検出できる
ようになり、多くの半導体記憶装置の全体の試験工数を
短縮できるという効果がある。
導体記憶装置の行アドレスおよび列アドレスを、それぞ
れ１アドレス単位で同時に増加または減小させて各アド
レスを指定し、上記半導体記憶装置の各アドレスに書き
込まれたｍ×ｎビットデータを読み出し、読み出した該
ｍ×ｎビットデータと該半導体記憶装置に書き込む以前
の該ｍ×ｎビットデータとを比較して正常か異常かを判
定し、異常と判定した場合は異常アドレスを取得し、異
常のあった所定のアドレスに対応する不良のメモリセル
が半導体記憶装置が保有する冗長のメモリセルによる置
き換えにより救済可能かどうかを判定し、救済不可能と
判定した場合は上記半導体記憶装置の試験を終了する第
３の工程を備えるようにしたので、多くの半導体記憶装
置から救済不可能な半導体記憶装置を素早く検出できる
ようになり、多くの半導体記憶装置の全体の試験工数を
短縮できるという効果がある。
【００８３】この発明によれば、第１の工程において、
所定のアドレスに格納したｍ×ｎビットデータを異常と
判定した場合、異常のあった所定のアドレスに対応する
不良のメモリセルが半導体記憶装置が保有する冗長のメ
モリセルによる置き換えにより救済可能かどうかを判定
するようにしたので、メモリセルの一部に異常があって
も冗長のメモリセルに置き換えることにより半導体記憶
装置の定格容量内で使用が可能となり、半導体記憶装置
の歩留まりを改善できるという効果がある。
所定のアドレスに格納したｍ×ｎビットデータを異常と
判定した場合、異常のあった所定のアドレスに対応する
不良のメモリセルが半導体記憶装置が保有する冗長のメ
モリセルによる置き換えにより救済可能かどうかを判定
するようにしたので、メモリセルの一部に異常があって
も冗長のメモリセルに置き換えることにより半導体記憶
装置の定格容量内で使用が可能となり、半導体記憶装置
の歩留まりを改善できるという効果がある。
【００８４】この発明によれば、第２の工程において、
所定のｍビットデータの期待値と比較し異常と判定した
場合、異常のｍビットに対応する不良のメモリセルが半
導体記憶装置が保有する冗長のメモリセルによる置き換
えにより救済可能かどうかを判定するようにしたので、
メモリセルの一部に異常があっても冗長のメモリセルに
置き換えることにより半導体記憶装置の定格容量内での
使用が可能となり、半導体記憶装置の歩留まりを改善で
きるという効果がある。
所定のｍビットデータの期待値と比較し異常と判定した
場合、異常のｍビットに対応する不良のメモリセルが半
導体記憶装置が保有する冗長のメモリセルによる置き換
えにより救済可能かどうかを判定するようにしたので、
メモリセルの一部に異常があっても冗長のメモリセルに
置き換えることにより半導体記憶装置の定格容量内での
使用が可能となり、半導体記憶装置の歩留まりを改善で
きるという効果がある。
【００８５】この発明によれば、第１の工程、第２の工
程または第３の工程において、半導体記憶装置が保有す
る冗長のメモリセルによる置き換えにより救済可能かど
うかを判定する際に、異常アドレスもしくは異常のｍビ
ットに対応する不良のメモリセル数が冗長のメモリセル
数より少ない場合は、該半導体記憶装置の救済が可能と
判定するようにしたので、メモリセルの一部に異常があ
っても冗長のメモリセルに置き換えることにより半導体
記憶装置の定格容量内での使用が可能となり、半導体記
憶装置の歩留まりを改善できるという効果がある。
程または第３の工程において、半導体記憶装置が保有す
る冗長のメモリセルによる置き換えにより救済可能かど
うかを判定する際に、異常アドレスもしくは異常のｍビ
ットに対応する不良のメモリセル数が冗長のメモリセル
数より少ない場合は、該半導体記憶装置の救済が可能と
判定するようにしたので、メモリセルの一部に異常があ
っても冗長のメモリセルに置き換えることにより半導体
記憶装置の定格容量内での使用が可能となり、半導体記
憶装置の歩留まりを改善できるという効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置の試験方法を実施する際に使用する試験回路の回路図
である。
置の試験方法を実施する際に使用する試験回路の回路図
である。
【図２】 この発明の実施の形態１による半導体記憶装
置の試験方法の手順を示すフローチャートである。
置の試験方法の手順を示すフローチャートである。
【図３】 この発明の実施の形態１による半導体記憶装
置の格納領域を模式的に示した図である。
置の格納領域を模式的に示した図である。
【図４】 この発明の実施の形態２による半導体記憶装
置の試験方法の手順を示すフローチャートである。
置の試験方法の手順を示すフローチャートである。
【図５】 この発明の実施の形態２による半導体記憶装
置の試験方法の手順を示すフローチャートである。
置の試験方法の手順を示すフローチャートである。
【図６】 この発明の実施の形態２による半導体記憶装
置の格納領域を模式的に示した図である。
置の格納領域を模式的に示した図である。
【図７】 この発明の実施の形態３による半導体記憶装
置の試験方法を実施する際に使用する試験回路の回路図
である。
置の試験方法を実施する際に使用する試験回路の回路図
である。
【図８】 この発明の実施の形態３による半導体記憶装
置の試験方法の手順を示すフローチャートである。
置の試験方法の手順を示すフローチャートである。
【図９】 この発明の実施の形態３による半導体記憶装
置の試験方法の手順を示すフローチャートである。
置の試験方法の手順を示すフローチャートである。
【図１０】 従来における半導体記憶装置の試験方法を
実施する際に使用する試験回路の回路図である。
実施する際に使用する試験回路の回路図である。
【図１１】 従来における半導体記憶装置の試験方法の
手順を示すフローチャートである。
手順を示すフローチャートである。
１Ａ，１Ｂ 試験回路、１１ １６ＭビットのＤＲＡ
Ｍ、１２ Ｄ型フリップフロップ、１３ マルチプレク
サ、１４，３１ 判定回路、１５ ワイドデータバス、
１６，１７ データ線、ＴＷ− 書き込み制御信号、Ｄ
ＢＳ データ比較選択信号、ＴＡＳ− アドレスストロ
ーブ信号、ＴＤＩ 入力データ、ＴＤＯ出力データ、Ｔ
ＯＥ− 出力制御信号、ＴＡＤＩ アドレス信号、ＴＤ
ＥＣ 判定信号、ＴＳＥＬ 出力データ選択信号、ＴＷ
ＣＫ 書き込みクロック信号。
Ｍ、１２ Ｄ型フリップフロップ、１３ マルチプレク
サ、１４，３１ 判定回路、１５ ワイドデータバス、
１６，１７ データ線、ＴＷ− 書き込み制御信号、Ｄ
ＢＳ データ比較選択信号、ＴＡＳ− アドレスストロ
ーブ信号、ＴＤＩ 入力データ、ＴＤＯ出力データ、Ｔ
ＯＥ− 出力制御信号、ＴＡＤＩ アドレス信号、ＴＤ
ＥＣ 判定信号、ＴＳＥＬ 出力データ選択信号、ＴＷ
ＣＫ 書き込みクロック信号。
フロントページの続き (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AB01 AC03 AE08 AE10 AG04 AG07 AH04 5L106 AA00 AA15 DD21 DD23 DD24 DD25
Claims (7)
- 【請求項１】 ｍ×ｎビット幅のワイドデータバスを有
する半導体記憶装置を試験する半導体記憶装置の試験方
法において、 上記半導体記憶装置の各アドレスに書き込まれたｍ×ｎ
ビットデータを読み出し、読み出した該ｍ×ｎビットデ
ータと該半導体記憶装置に書き込む以前の該ｍ×ｎビッ
トデータとを比較して正常か異常かを判定し、異常と判
定した場合は異常アドレスを取得し、全アドレスについ
て正常と判定した場合は上記半導体記憶装置の試験を終
了する第１の工程と、 上記取得した異常アドレスにｍ×ｎビットデータを書き
込んで読み出し、読み出した該ｍ×ｎビットデータにつ
いて、ｍビット単位で所定のｍビットデータの期待値と
比較して正常か異常かを判定する第２の工程とを備える
ことを特徴とする半導体記憶装置の試験方法。 - 【請求項２】 ｍ×ｎビット幅のワイドデータバスを有
する半導体記憶装置を試験する半導体記憶装置の試験方
法において、 上記半導体記憶装置の各アドレスに書き込まれたｍ×ｎ
ビットデータを読み出し、読み出した該ｍ×ｎビットデ
ータと該半導体記憶装置に書き込む以前の該ｍ×ｎビッ
トデータとを比較して正常か異常かを判定し、異常と判
定した場合は異常アドレスを取得し、全アドレスについ
て正常と判定した場合は上記半導体記憶装置の試験を終
了する第１の工程と、 上記取得した異常アドレスにｍ×ｎビットデータを書き
込んで読み出し、読み出した該ｍ×ｎビットデータにつ
いて、該ｍ×ｎビットより小さくｍビットより大きなビ
ット数単位に分割し、該分割したビット数に対応するデ
ータと、これに該当する半導体記憶装置に書き込む以前
のｍ×ｎビットデータを分割したビット数に対応するデ
ータとを比較して正常か異常かを判定し、該分割したビ
ット数に対応し異常のあったデータについて、ｍビット
単位で所定のｍビットデータの期待値と比較して正常か
異常かを判定する第２の工程とを備えることを特徴とす
る半導体記憶装置の試験方法。 - 【請求項３】 第１の工程において、 半導体記憶装置の行アドレスを１行毎に１アドレス単位
ずつ増加もしくは減少させて、または、列アドレスを１
列毎に１アドレス単位ずつ増加もしくは減少させて各ア
ドレスを指定して試験を行うことを特徴とする請求項１
または請求項２記載の半導体記憶装置の試験方法。 - 【請求項４】 第１の工程の前に、 半導体記憶装置の行アドレスおよび列アドレスを、それ
ぞれ１アドレス単位で同時に増加または減小させて各ア
ドレスを指定し、上記半導体記憶装置の各アドレスに書
き込まれたｍ×ｎビットデータを読み出し、読み出した
該ｍ×ｎビットデータと該半導体記憶装置に書き込む以
前の該ｍ×ｎビットデータとを比較して正常か異常かを
判定し、異常と判定した場合は異常アドレスを取得し、
異常のあった所定のアドレスに対応する不良のメモリセ
ルが半導体記憶装置が保有する冗長のメモリセルによる
置き換えにより救済可能かどうかを判定し、救済不可能
と判定した場合は上記半導体記憶装置の試験を終了する
第３の工程を備えることを特徴とする請求項１または請
求項２記載の半導体記憶装置の試験方法。 - 【請求項５】 第１の工程において、 所定のアドレスに格納したｍ×ｎビットデータを異常と
判定した場合、異常のあった所定のアドレスに対応する
不良のメモリセルが半導体記憶装置が保有する冗長のメ
モリセルによる置き換えにより救済可能かどうかを判定
することを特徴とする請求項１または請求項２記載の半
導体記憶装置の試験方法。 - 【請求項６】 第２の工程において、 所定のｍビットデータの期待値と比較し異常と判定した
場合、異常のｍビットに対応する不良のメモリセルが半
導体記憶装置が保有する冗長のメモリセルによる置き換
えにより救済可能かどうかを判定することを特徴とする
請求項１または請求項２記載の半導体記憶装置の試験方
法。 - 【請求項７】 第１の工程、第２の工程または第３の工
程において、半導体記憶装置が保有する冗長のメモリセ
ルによる置き換えにより救済可能かどうかを判定する際
に、 異常アドレスもしくは異常のｍビットに対応する不良の
メモリセル数が冗長のメモリセル数より少ない場合は、
該半導体記憶装置の救済が可能と判定することを特徴と
する請求項４乃至請求項６のうちのいずれか１項記載の
半導体記憶装置の試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000282413A JP2002093192A (ja) | 2000-09-18 | 2000-09-18 | 半導体記憶装置の試験方法 |
| TW090100430A TW499680B (en) | 2000-09-18 | 2001-01-09 | Method for testing a semiconductor memory device |
| US09/761,847 US6715117B2 (en) | 2000-09-18 | 2001-01-18 | Method of testing a semiconductor memory device |
| DE10108044A DE10108044A1 (de) | 2000-09-18 | 2001-02-20 | Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung |
| KR10-2001-0020266A KR100400679B1 (ko) | 2000-09-18 | 2001-04-16 | 반도체 기억 장치의 시험 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000282413A JP2002093192A (ja) | 2000-09-18 | 2000-09-18 | 半導体記憶装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093192A true JP2002093192A (ja) | 2002-03-29 |
Family
ID=18766938
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000282413A Pending JP2002093192A (ja) | 2000-09-18 | 2000-09-18 | 半導体記憶装置の試験方法 |
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| Country | Link |
|---|---|
| US (1) | US6715117B2 (ja) |
| JP (1) | JP2002093192A (ja) |
| KR (1) | KR100400679B1 (ja) |
| DE (1) | DE10108044A1 (ja) |
| TW (1) | TW499680B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077737A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体検査装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558050B1 (ko) * | 2004-11-19 | 2006-03-07 | 주식회사 하이닉스반도체 | 데이터 출력 모드를 변경할 수 있는 메모리 장치 |
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| Publication number | Publication date |
|---|---|
| TW499680B (en) | 2002-08-21 |
| US6715117B2 (en) | 2004-03-30 |
| US20020048856A1 (en) | 2002-04-25 |
| KR100400679B1 (ko) | 2003-10-08 |
| DE10108044A1 (de) | 2002-04-04 |
| KR20020021972A (ko) | 2002-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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