JP3550295B2 - 半導体記憶装置の並列テスト回路装置およびテスト回路装置 - Google Patents
半導体記憶装置の並列テスト回路装置およびテスト回路装置 Download PDFInfo
- Publication number
- JP3550295B2 JP3550295B2 JP05460998A JP5460998A JP3550295B2 JP 3550295 B2 JP3550295 B2 JP 3550295B2 JP 05460998 A JP05460998 A JP 05460998A JP 5460998 A JP5460998 A JP 5460998A JP 3550295 B2 JP3550295 B2 JP 3550295B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- test
- bit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の並列テスト回路装置およびそれを用いたテスト回路装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置を使用した電子機器は、半導体製造プロセスの微細化が進み、１チップ上に複数のシステムを混載し、大規模で高集積な半導体集積回路装置の開発が可能になってきている。この中において、大容量のメモリを内蔵し、読み書きのデータ幅を多ビット化し、半導体集積回路装置内部でのデータの転送レートを向上させることにより、高機能化を実現する多ビット幅のメモリを内蔵した半導体集積装置が開発されてきている。
【０００３】
しかし、これらの多ビット幅のメモリを内蔵した半導体集積装置を検査する場合、外部から直接メモリをアクセスできる構成を採る必要があるが、多ビット幅のデータビット数全てを端子に割り付けることは半導体集積回路装置の端子数に制限が生じ困難なものがある。また、メモリ検査装置のデータ比較器が多数必要になるため、メモリ検査装置が高価なものとなり、検査コストが高くなってしまう。
【０００４】
一方、別の手段として、ＢＩＳＴ回路を半導体集積回路装置に内蔵し、外部から直接アクセスせずに内蔵メモリを検査する手法も考えられるが、この場合においても多ビット幅でデータの読み書きをするために多ビット幅のデータラインおよびＢＩＳＴ回路内部における多ビット幅の読み込み回路が必要となるため、半導体集積回路装置内における検査回路の面積が増加してしまう。
【０００５】
そこで、多ビット幅のメモリを内蔵した半導体集積回路装置のメモリ部を検査する場合、検査時にテストアドレスを付加することにより、多ビット幅のデータを少ビット幅に分割し、少ビット幅でアクセス可能なテスト回路を設けていた。
【０００６】
また、ビットおよびアドレス構成の異なる多ビット幅のメモリが混載する場合は、前記テスト回路を設けた上で各々個別にメモリの検査を行っていた。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置のテスト回路装置においては、通常動作時に、多ビット幅で読み書きが可能であるにもかかわらず、検査時に、少ビット幅に分割して読み書きをするため、全メモリ領域をアクセスするのに通常動作時の「多ビット幅／少ビット幅」倍のアクセスが必要となり、検査時間が長くなり、検査コストが高くなる課題が生じてきた。また、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合には、従来、個々に検査を行っていたため、前記課題が更に深刻なものとなることは言うまでもない。このため、半導体記憶装置のテスト回路装置においては、いかに効率よく少ビット幅で全メモリ領域を検査するかが要求される。
【０００８】
この発明は、多ビット幅のメモリを内蔵した半導体集積装置を少ビット幅で効率よく検査することができる半導体記憶装置の並列テスト回路装置およびテスト回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体記憶装置の並列テスト回路装置は、多ビット幅（ｍビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第１の複数の分割メモリブロックと、この第１の複数の分割メモリブロックとアドレス構成が同じでビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第２の複数の分割メモリブロックと、第１の複数の分割メモリブロックおよび第２の複数の分割メモリブロックの分割メモリブロック毎に設けられて少ビット幅の各１ビットを割り付け、分割メモリブロック毎に少ビットデータの各ビットを拡張しかつ分割メモリブロック毎に多ビット幅／少ビット幅のビット幅で入力データを書き込む手段と、この手段により書き込まれた分割メモリブロックより読み出した多ビット幅／少ビット幅のビット幅のデータ毎に各ビットを比較する手段と、分割メモリブロックの比較結果が全て一致したかを判別する手段と、判別結果により全て一致した場合に分割メモリブロック毎に代表１ビットを出力し不一致の場合は固有のデータ１ビットを出力する手段とを備えたものである。
【００１０】
請求項１記載の半導体記憶装置の並列テスト回路装置によれば、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、しかも少ビット幅で読み書きするデータが不一致の場合に出力される固有のデータ値を除いた全ての組み合わせデータ値で読み書きが可能となり、検査効率を上げることができる。また従来の少ビット幅に分割したテストアドレスを用いる検査時間に対してｍ／ｑ倍検査時間が短くなり、正常であれば少ビット幅の読み書きのデータ値が同じになるため、少ビット幅で読み書きする多ビット幅で読み書きの可能なメモリの検査パターンが、従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００１１】
さらに、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合も少ビット幅で並列に検査することが可能になる。また従来個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成が同じでビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００１２】
請求項２記載の半導体記憶装置の並列テスト回路装置は、請求項１の第２の複数の分割メモリブロックに代えて、第２の複数のメモリブロックは、第１の複数の分割メモリブロックとアドレス構成およびビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割したものである。
【００１３】
請求項２記載の半導体記憶装置の並列テスト回路装置によれば、従来の個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成とビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。その他、請求項１と同様な効果がある。なお、分割メモリブロック単位で読み出した多ビット幅／少ビット幅のデータを比較するとき、各データ毎に各ビットを読み書きできないアドレスを指定したメモリの読み出しデータを無視して比較する。
【００１４】
請求項３記載のテスト回路装置は、請求項１または請求項２記載の半導体記憶装置の並列テスト回路装置と、この半導体記憶装置の並列テスト回路装置に対してデータを読み書きするＢＩＳＴ回路とを備えたものである。
【００１５】
請求項３記載のテスト回路装置によれば、請求項１または請求項２と同様な効果のほか、多ビット幅のデータラインおよびＢＩＳＴ回路の内部における多ビット幅の読み込み回路が不必要なため、半導体集積回路装置内における検査回路の面積が増加せず、また少ビット幅で読み書きするためのデータに関するＢＩＳＴ回路の生成パターンおよびデータ比較回路も従来のメモリに対する読み書き検出回路と同じものを使用できる。
【００１６】
【発明の実施形態】
以下、この発明の実施の形態について、図１から図６を用いて説明する。
【００１７】
（提案例）
図１は、この発明の基礎となる提案例による半導体記憶装置の並列テスト回路装置３００を示し、多ビット幅（ｍたとえば１６ビット幅）でデータの読み書きが可能なメモリを、検査時に少ビット幅（ｑ（＜ｍ）たとえば４ビット幅）で多ビット幅の読み書きと同等のアクセス回数で全メモリ領域の読み書きができ、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値の読み書きができる。
【００１８】
図１において、通常動作時、１６ビット幅のライトデータ１４１〜１４４（ＷＤ１〜１６）・１６ビット幅のリードデータ１５１〜１５４（ＲＤ１〜１６）の多ビット幅（１６ビット幅）で読み書き可能なメモリを、検査時、４ビット幅のテストライトデータ１９１〜１９４（ＴＷＤ１〜４）・４ビット幅のテストリードデータ７１〜７４（ＴＲＤ１〜４）の少ビット幅（４ビット幅）で読み書き可能にするために、１６ビット幅のライトデータ１４１〜１４４・リードデータ１５１〜１５４を４ビット幅のライトデータ１４１・リードデータ１５１、ライトデータ１４２・リードデータ１５２、ライトデータ１４３・リードデータ１５３、ライトデータ１４４・リードデータ１５４で読み書きできる分割メモリブロック１０１〜１０４に４分割（少ビット幅のビット数）し、４ビット幅のテストライトデータ１９１〜１９４の各ビットを各々の分割メモリブロック１０１〜１０４に１ビットずつ割り付け、分割メモリブロック１０１〜１０４をアドレスデータ１６０（ＡＤ）とライト信号１７０（ＷＥ）とリード信号１８０（ＲＥ）とテストアドレス許可信号９０（ＴＡＤＥ）とテストデータ選択信号１００（ＴＳＥＬ）とテストアドレス８０（ＴＡＤ１〜２）とで制御し、４ビット幅のテストライトデータ１９１〜１９４を分割メモリブロック１０１〜１０４に書き込み、１６ビット幅のテストリードメモリデータ６１〜６４を分割メモリブロック１０１〜１０４から４ビット（多ビット幅／少ビット幅）ずつ出力する。各々の分割したメモリブロック１０１〜１０４の回路構成はデータのビットの重み付けが異なるだけで回路動作は同じものである。また、１６ビット幅のテストリードメモリデータ６１〜６４は並列読み出しテスト回路１（ＰＴＳＴ１）に接続されており、並列読み出しテスト回路１はテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０とで制御され、４ビット幅（小数ビット幅）のテストリードデータ７１〜７４を出力する。
【００１９】
図２は図１内の並列読み出しテスト回路１の内部ブロック図を示し、図２は、データ比較回路２０（ＴＤＣ１）と判定テストデータ出力回路３０（ＴＤＯＳ１）とで構成されたテストデータ読み出し回路１１が存在する。データ比較回路２０と判定テストデータ出力回路３０にはテストリードメモリデータ６１が接続され、データ比較回路２０はデータ比較結果信号４１を出力し、判定テストデータ出力回路３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１で制御されて、テストリードデータ７１を出力する。各々のテストデータ読み出し回路１１〜１４の回路構成はデータのビットの重み付けが異なるだけで回路動作はテストデータ読み出し回路１１と同じものである。各々のテストデータ読み出し回路１１〜１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０（ＪＣＣ）に接続され、一致判別回路５０は一致判別信号５１を各々のテストデータ読み出し回路１１〜１４に返送する。
【００２０】
この提案例の特徴であるテストリードライト時の並列読み書きの動作は、テストアドレス許可信号９０がディスエーブルでテストデータ選択信号１００がイネーブルのとき動作し、並列テストライト時は、分割メモリブロック１０１において、テストデータ選択信号１００がイネーブルの時、データ入力選択回路１２０（ＤＩＮ１）では１ビット幅のテストライトデータ１９１を選択し、４ビット幅のライトデータ１４１を非選択にする様に動作する。また、テストアドレス許可信号９０がディスエーブルの時、テストアドレス８０をディスエーブルにし、データ入力選択回路１２０は４ビット幅のメモリライトデータ１２１の各々のビットに１ビット幅のテストライトデータ１９１と同じデータを同時に出力することによってデータの拡張動作を実現する。４ビット幅のメモリライトデータ１２１のデータは４ビット幅で読み書き可能なメモリ１１０（ＭＥＭ）に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に４ビット幅で書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、４ビット幅のテストライトデータ１９１〜１９４がデータ入力選択回路１２０で１６ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、４分割された分割メモリブロック１０１〜１０４の４ビット幅で読み書き可能なメモリ１１０に各々書き込まれる。
【００２１】
次に並列テストリード時は、４ビット幅のテストライトデータ１９１〜１９４を拡張して書き込んだ１６ビット幅のデータを読み出すために、リード信号１８０によって、分割メモリブロック１０１内の４ビット幅で読み書き可能なメモリ１１０からアドレスデータ１６０で指定された番地の４ビット幅のデータが４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０（ＤＯＵＴ１）に伝搬する。データ出力選択回路１３０ではテストデータ選択信号１００がイネーブルの時、４ビット幅のテストリードメモリデータ６１を出力し、４ビット幅のライトデータ１５１の出力をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によって、指定されたアドレスデータ１６０の番地の４分割された分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ６１〜６４として並列読み出しテスト回路１に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ６１〜６４は図２の並列読み出しテスト回路１内の各々のテストデータ読み出し回路１１〜１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ６１はテストデータ読み出し回路１１の内のデータ比較回路２０と判定テストデータ出力回路３０に伝搬される。伝搬された４ビット幅のテストリードメモリデータ６１は１ビット幅のテストライトデータ１９１を書き込み時に同じデータを拡張して生成した４ビット幅のデータと同じであるため、データ比較回路２０は、伝搬された４ビット幅のテストリードメモリデータ６１をビット毎に比較し、比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路１１〜１４内の各々の判定テストデータ出力回路３０へ返送する。判定テストデータ出力回路３０ではテストアドレス許可信号９０がディスエーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０から読み出された４ビット幅のテストリードメモリデータ６１の代表１ビットを選択し、一致判別信号５１の結果が一つでも一致していなければ固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、選択生成された１ビットのデータをテストリードデータ７１へ出力するように動作する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅のデータが４ビット幅のテストリードデータ７１〜７４として読み出すことができる。
【００２２】
以上のテストリードライト時の並列読み書きの動作により、４ビット幅のテストライトデータ１９１〜１９４によって通常の１６ビット幅の書き込み回数と同じ回数で全メモリ領域へ１６ビット幅書き込みが可能となり、読み出しデータが書き込みデータと同じであり正常であれば、書き込み後の１６ビット幅のデータを読み出す際に通常の１６ビット幅の読み出し回数と同じ回数で全メモリ領域から書き込んだときの４ビット幅のテストライトデータ１９１〜１９４のデータ値と同じデータを、４ビット幅のテストリードデータ７１〜７４で読み出すことができ、読み出しデータが不正であれば、固有の４ビット幅のデータをテストリードデータ７１〜７４で読み出すことができる半導体記憶装置の並列テスト回路装置を実現している。今、仮に読み出しデータが正常でないときの固有の４ビット幅のテストリードデータ７１〜７４のデータ値を（１００１）とすれば、４ビットのデータの組み合わせの内、（１００１）を除いた１５通りのパターンの読み書きが可能になる。概して、半導体記憶装置の読み書きの検査のために検査パターンのデータは全ビット０パターン、全ビット１パターンおよびチェッカーパターン（隣り合うビットのパターンが相反したパターン）の３通りで十分なため、この提案例のテストリードライト時の並列読み書きの動作により、４ビット幅で１６ビット幅の半導体記憶装置を１６ビット幅で読み書きするアクセス回数と同等のアクセス回数での全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。この提案例の場合は４倍の効率アップとなる。
【００２３】
次に、従来のテストリードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルのとき動作し、従来のテストライト時は、分割メモリブロック１０１において、データ入力選択回路１２０ではテストデータ選択信号１００がイネーブルの時、１ビット幅のテストライトデータ１９１を選択し、４ビット幅のライトデータ１４１を非選択にする様に動作する。また、テストアドレス許可信号９０がイネーブルの時、２ビット幅のテストアドレス８０で生成される４通りの組み合わせアドレスで選択されたデータ入力選択回路１２０の４ビット幅のメモリライトデータ１２１の１ビットにテストライトデータ１９１と同じデータを出力するように動作する。４ビット幅のメモリライトデータ１２１の選択された１ビットのデータが分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に１ビットのデータが書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、４ビット幅のテストライトデータ１９１〜１９４がアドレスデータ１６０で指定された番地に２ビット幅のテストアドレス８０によって選択されたビットをライト信号１７０によって、分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０に１ビットずつ書き込まれる。従来のテストリード時は、リード信号１８０によって、書き込まれた分割メモリブロック１０１内の４ビット幅で読み書き可能なメモリ１１０からアドレスデータ１６０で指定された番地の４ビット幅のデータが、４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０に伝搬される。データ出力選択回路１３０ではテストデータ選択信号１００がイネーブルの時、４ビット幅のテストリードメモリデータ６１を出力し、４ビット幅のライトデータ１５１の出力をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によって、指定されたアドレスデータ１６０の番地の４分割された分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ６１〜６４として並列読み出しテスト回路１に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ６１〜６４は図２の並列読み出しテスト回路１内の各々のテストデータ読み出し回路１１〜１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ６１はテストデータ読み出し回路１１の内のデータ比較回路２０と判定テストデータ出力回路３０に伝搬される。判定テストデータ出力回路３０ではテストアドレス許可信号９０がイネーブルの時、一致判別信号５１をディスエーブルし、２ビット幅のテストアドレス８０で生成される４通りの組み合わせアドレスで指定される４ビット幅のテストリードメモリデータ６１の１ビットを選択し、テストリードデータ７１へ出力する様に動作する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、アドレスデータ１６０で指定された番地の１６ビット幅のデータの内のテストアドレス８０で選択された４ビットをテストリードデータ７１〜７４としてリード信号１８０によって読み出すことができる。
【００２４】
以上の従来のテストリードライト時の読み書きの動作により、アドレスデータ１６０とテストアドレス８０で指定された分割メモリブロック１０１〜１０４内の各々の４ビット幅で読み書き可能なメモリ１１０の番地へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、検査時にテストアドレス８０を付加することにより、１６ビット幅のデータを４ビット幅に分割し、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。
【００２５】
最後に、通常リードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルのとき動作し、通常のライト時は、分割メモリブロック１０１において、データ入力選択回路１２０ではテストデータ選択信号１００がディスエーブルの時、１ビット幅のテストライトデータ１９１をディスエーブルにし、４ビット幅のライトデータ１４１を選択し、４ビット幅のメモリライトデータ１２１を介して４ビット幅で読み書き可能なメモリ１１０に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に４ビット幅で書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、１６ビット幅のライトデータ１４１〜１４４が指定されたアドレスデータ１６０の番地にライト信号１７０によって、分割メモリブロック１０１〜１０４の４ビット幅で読み書き可能なメモリ１１０に各々書き込まれる。通常のリード時は、書き込まれた１６ビット幅のデータを読み出すために、リード信号１８０によってアドレスデータ１６０で指定された番地の分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０から４ビット幅のデータが４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０に伝搬する。データ出力選択回路１３０はテストデータ選択信号１００がディスエーブルのため、伝搬した４ビット幅のメモリリードデータ１１１を４ビット幅のリードデータ１５１として出力し、テストリードメモリデータ６１をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅のデータをリードデータ１５１〜１５４として読み出すことができる。
【００２６】
以上の通常リードライト時の読み書きの動作により、アドレスデータ１６０で指定された半導体記憶装置の番地へ１６ビット幅のライトデータ１４１〜１４４とリードデータ１５１〜１５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００２７】
（第１の実施の形態）
この発明の第１の実施の形態を図３および図４により説明する。図３はこの発明の第１の実施の形態による半導体記憶装置の並列テスト回路装置３０１を示し、アドレス構成が同じでビット構成の異なるｍビット幅（１６ビット幅）で読み書きが可能なメモリとｎビット幅（１２ビット幅）で読み書きが可能なメモリが複数存在する多ビット幅で読み書きが可能なメモリを、検査時に少ビット幅（ｑ＝４ビット幅）で全メモリを並列に読み書きでき、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値で読み書きができるものである。
【００２８】
図３において、通常動作時ビット幅の異なる、ライトデータ１４１〜１４４・リードデータ１５１〜１５４の１６ビット幅で読み書き可能なメモリ２００と、ライトデータ２４１〜２４４・リードデータ２５１〜２５４の１２ビット幅で読み書き可能なメモリ２１０を、提案例と同様に、１６ビット幅で読み書き可能なメモリ２００は４ビット幅で読み書き可能な分割メモリブロック１０１〜１０４に４分割（少ビット幅のビット数）し、１２ビット幅で読み書き可能なメモリ２１０は３ビット幅で読み書き可能な分割メモリブロック２０１〜２０４に４分割している。４ビット幅のテストライトデータ１９１〜１９４の各ビットを１６ビット幅で読み書き可能なメモリ２００の各々の分割メモリブロック１０１〜１０４と１２ビット幅で読み書き可能なメモリ２１０の各々の分割メモリブロック２０１〜２０４に１ビットずつ割り付け、１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４と１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４を、アドレスデータ１６０とライト信号１７０とリード信号１８０とテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０と１６ビット幅で読み書き可能なメモリ２００をイネーブルにするメモリイネーブル信号２９１と１２ビット幅で読み書き可能なメモリ２１０をイネーブルにするメモリイネーブル信号２９２で制御し、１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０のアドレス構成が同じため、全メモリ領域に対して同一のアドレスデータ１６０で指定した４ビット幅のテストライトデータ１９１〜１９４を１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０の番地に書き込みことができる。
【００２９】
また、読み出し時は、１６ビット幅で読み書き可能なメモリ２００は１６ビット幅のテストリードメモリデータ２６１〜２６４を分割メモリブロック１０１〜１０４から４ビットずつ出力し、１２ビット幅で読み書き可能なメモリ２１０は１２ビット幅のテストリードメモリデータ２７１〜２７４を分割メモリブロック２０１〜２０４から３ビットずつ出力する。１６ビット幅で読み書き可能なメモリ２００の各々の分割したメモリブロック１０１〜１０４の回路構成はデータのビットの重み付けが異なるだけで回路動作は同じものであり、１２ビット幅で読み書き可能なメモリ２１０の各々の分割したメモリブロック２０１〜２０４の回路構成もデータのビットの重み付けが異なるだけで回路動作は同じものである。１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のテストリードメモリデータ２６１〜２６４と１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のテストリードメモリデータ２７１〜２７４は並列読み出しテスト回路４００（ＰＴＳＴ２）に接続されており、並列読み出しテスト回路４００はテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０とメモリイネーブル信号２９１と２９２で制御され、４ビット幅（小数ビット幅）のテストリードデータ７１〜７４を出力する。
【００３０】
図４は図３内の並列読み出しテスト回路４００の内部ブロック図を示し、図４は、データ比較回路４２０（ＴＤＣ２）と判定テストデータ出力回路４３０（ＴＤＯＳ２）とで構成されたテストデータ読み出し回路４１１が存在する。データ比較回路４２０と判定テストデータ出力回路４３０にはテストリードメモリデータ２６１と２７１が接続され、データ比較回路４２０はデータ比較結果信号４１を出力し、判定テストデータ出力回路４３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１とメモリイネーブル信号２９１と２９２で制御されて、テストリードデータ７１を出力する。
【００３１】
各々のテストデータ読み出し回路４１１〜４１４の回路構成は、データのビットの重み付けが異なるだけで、回路動作は前記テストデータ読み出し回路４１１と同じものである。各々のテストデータ読み出し回路４１１〜４１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０に接続され、一致判別回路５０は一致判別信号５１を各々のテストデータ読み出し回路４１１〜４１４に返送する。
【００３２】
この発明の特徴であるテストリードライト時の並列読み書きの動作は、テストアドレス許可信号９０がディスエーブルでテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時のとき動作し、並列テストライト時は、提案例と同様に１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４において、４ビット幅のテストライトデータ１９１〜１９４が１６ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、各々の分割メモリブロック１０１〜１０４に４ビットづつ書き込まれる。一方、１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４においても、同様に４ビット幅のテストライトデータ１９１〜１９４が１２ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、各々の分割メモリブロック２０１〜２０４に３ビットづつ書き込まれる。
【００３３】
次に並列テストリード時は、４ビット幅のテストライトデータ１９１〜１９４を拡張して書き込んだ１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のデータと１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のデータを読み出すために、リード信号１８０によって、アドレスデータ１６０で指定された番地の１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ２６１〜２６４として並列読み出しテスト回路４００に伝搬され、一方、１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４からは３ビット幅づつ読み出され、１２ビット幅のテストリードメモリデータ２７１〜２７４として並列読み出しテスト回路４００に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ２６１〜２６４と各３ビット幅のテストリードメモリデータ２７１〜２７４は、図４の並列読み出しテスト回路４００内の各々のテストデータ読み出し回路４１１〜４１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１はテストデータ読み出し回路４１１の内のデータ比較回路４２０と判定テストデータ出力回路４３０に伝搬される。伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１は１ビット幅のテストライトデータ１９１を書き込み時に同じデータを拡張して生成したデータと同じであるため、データ比較回路４２０は、伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１の計７ビットをビット毎に比較し、比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路４１１〜４１４内の各々の判定テストデータ出力回路４３０へ返送する。判定テストデータ出力回路４３０ではテストアドレス許可信号９０がディスエーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、４ビット幅のテストリードメモリデータ２６１または３ビット幅のテストリードメモリデータ２７１の計７ビットから代表１ビットを選択し、一致判別信号５１の結果が一つでも一致していなければ固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、選択生成された１ビットのデータをテストリードデータ７１へ出力する様に動作する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のデータと１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のデータが４ビット幅のテストリードデータ７１〜７４で同時に読み出すことができる。
【００３４】
以上のテストリードライト時の並列読み書きの動作により、４ビット幅のテストライトデータ１９１〜１９４によって、アドレス構成が同じ１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０は、通常の多ビット幅の書き込み回数と同じ回数で同時に全メモリ領域へ書き込みが可能となり、読み出しデータが書き込みデータと同じであり正常であれば、書き込んだときの４ビット幅のテストライトデータ１９１〜１９４のデータ値と同じデータを４ビット幅のテストリードデータ７１〜７４で読み出すことができ、読み出しデータが不正であれば、固有の４ビット幅のデータをテストリードデータ７１〜７４で読み出すことができる半導体記憶装置の並列テスト回路装置を実現している。この発明のテストリードライト時の並列読み書きの動作により、少ビット幅（４ビット幅）でアドレス構成の同じ複数の多ビット幅（１６ビット幅と１２ビット幅）の半導体記憶装置を多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。第１の実施の形態の場合は８倍の効率アップとなる。
【００３５】
次に、従来のテストリードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１がイネーブルでメモリイネーブル信号２９２がディスエーブルの時、１６ビット幅で読み書き可能なメモリ２００は、提案例の従来のテストリードライト時の動作と同じ動作を行い、並列読み出しテスト回路４００は１６ビット幅で読み書き可能なメモリ２００から読み出される４ビット幅のテストリードメモリデータ２６１〜２６４を選択し、提案例の従来のテストリードライト時の動作と同じ動作を行い、アドレスデータ１６０とテストアドレス８０で１６ビット幅のデータを４ビット幅に分割し、１６ビット幅で読み書き可能なメモリ２００へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。一方、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１がディスエーブルでメモリイネーブル信号２９２がイネーブルの時、１２ビット幅で読み書き可能なメモリ２１０は、提案例の従来のテストリードライト時の動作と同じ動作を行い、並列読み出しテスト回路４００は１２ビット幅で読み書き可能なメモリ２１０から読み出される４ビット幅のテストリードメモリデータ２７１〜２７４を選択し、提案例の従来のテストリードライト時の動作と同じ動作を行い、アドレスデータ１６０とテストアドレス８０で１２ビット幅のデータを４ビット幅に分割し、１２ビット幅で読み書き可能なメモリ２１０へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。
【００３６】
最後に、通常リードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルでメモリイネーブル信号２９１がイネーブルでメモリイネーブル信号２９２がディスエーブルのとき、１６ビット幅で読み書き可能なメモリ２００と並列読み出しテスト回路４００は、提案例の通常リードライト時の読み書き込みの動作と同じ動作を行い、アドレスデータ１６０で指定された１６ビット幅で読み書き可能なメモリ２００の番地へ１６ビット幅のライトデータ１４１〜１４４とリードデータ１５１〜１５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００３７】
一方、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルでメモリイネーブル信号２９１がディスエーブルでメモリイネーブル信号２９２がイネーブルの時、１２ビット幅で読み書き可能なメモリ２１０と並列読み出しテスト回路４００は、提案例の通常リードライト時の読み書き込みの動作と同じ動作を行い、アドレスデータ１６０で指定された１２ビット幅で読み書き可能なメモリ２１０の番地へ１２ビット幅のライトデータ２４１〜２４４とリードデータ２５１〜２５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００３８】
（第２の実施の形態）
この発明の第２の実施の形態を図５により説明する。第１の実施の形態の説明では、アドレス構成が同じでビット構成が異なる複数の多ビット幅で読み書きが可能なメモリを少ビット幅で並列読み書きするテスト回路装置を図３および図４により説明したが、図３内の図４で示した並列読み出しテスト回路４００を、図５に示す並列読み出しテスト回路５００に置き換えた半導体記憶装置の並列テスト回路装置であり、アドレス構成とビット構成の異なる、ｍビット幅（１６ビット幅）で読み書きが可能なメモリと、ｎビット幅（１２ビット幅）で読み書きが可能なメモリが複数存在する多ビット幅で読み書きが可能なメモリを、検査時に少ビット幅（４ビット幅）で前記全メモリを並列に読み書きでき、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値で読み書きができる。
【００３９】
図３内の図４で示した並列読み出しテスト回路４００を除く図３の動作は、第１の実施の形態で説明した動作と同じ動作を行う。このため、ここでは図５に示す並列読み出しテスト回路５００の動作に限って以下に説明する。
【００４０】
図５は、データ比較回路５２０（ＴＤＣ３）と判定テストデータ出力回路５３０（ＴＤＯＳ３）とで構成されたテストデータ読み出し回路５１１が存在する。データ比較回路５２０と判定テストデータ出力回路５３０にはテストリードメモリデータ２６１と２７１が接続され、データ比較回路５２０は１６ビット幅で読み書き可能なメモリ２００のアドレスオーバーフロー信号５９１と１２ビット幅で読み書き可能なメモリ２１０のアドレスオーバーフロー信号５９２とで制御されデータ比較結果信号４１を出力し、判定テストデータ出力回路５３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１と１６ビット幅で読み書き可能なメモリ２００のメモリイネーブル信号２９１とアドレスオーバーフロー信号５９１と１２ビット幅で読み書き可能なメモリ２１０のメモリイネーブル信号２９２とアドレスオーバーフロー信号５９２とで制御されて、テストリードデータ７１を出力する。
【００４１】
各々のテストデータ読み出し回路５１１〜５１４の回路構成は、データのビットの重み付けが異なるだけで回路動作はテストデータ読み出し回路５１１と同じものである。各々のテストデータ読み出し回路５１１〜５１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０に接続され、一致判別回路５０は一致判別信号５１を第１の実施の形態と同様に各々のテストデータ読み出し回路５１１〜５１４に返送する。
【００４２】
この発明の特徴であるテストリードライト時の並列読み書き時に、テストデータ読み出し回路５１１内のデータ比較回路５２０は１６ビット幅で読み書き可能なメモリ２００のアドレスがオーバーフローしたことを意味するアドレスオーバーフロー信号５９１がたったとき、１６ビット幅で読み書き可能なメモリ２００から伝搬された４ビット幅のテストリードメモリデータ２６１の４ビットのビット毎の比較はせず、１２ビット幅で読み書き可能なメモリ２１０から伝搬された３ビット幅のテストリードメモリデータ２７１の３ビットのみのビット毎の比較を実施し、反対に、１２ビット幅で読み書き可能なメモリ２１０のアドレスがオーバーフローしたことを意味するアドレスオーバーフロー信号５９２がたったとき、１２ビット幅で読み書き可能なメモリ２１０から伝搬された３ビット幅のテストリードメモリデータ２７１の３ビットのビット毎の比較はせず、１６ビット幅で読み書き可能なメモリ２００から伝搬された４ビット幅のテストリードメモリデータ２６１の４ビットのみのビット毎の比較を実施する。また、アドレスオーバーフロー信号５９１および５９２両者ともたたないときは第１の実施の形態と同様にテストリードメモリデータ２６１と２７１の計７ビット全部のビット毎の比較を実施する。この後、比較回路５２０は一致しているか一致していないかの比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路５１１〜５１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路５１１〜５１４内の各々の判定テストデータ出力回路５３０へ返送する。判定テストデータ出力回路５３０ではテストアドレス許可信号９０がディスエーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、１６ビット幅で読み書き可能なメモリ２００のアドレスオーバーフロー信号５９１がたったとき、３ビット幅のテストリードメモリデータ２７１の計３ビットから代表１ビットを選択し、反対に、１２ビット幅で読み書き可能なメモリ２１０のアドレスオーバーフロー信号５９２がたったとき、４ビット幅のテストリードメモリデータ２６１の計４ビットから代表１ビットを選択し、アドレスオーバーフロー信号５９１および５９２両者ともたたないときは第１の実施の形態と同様にテストリードメモリデータ２６１と２７１の計７ビットから代表１ビットを選択する。また、一致判別信号５１の結果が一つでも一致していなければ、固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、前記選択生成された１ビットのデータをテストリードデータ７１へ出力するように動作する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のテストリードメモリデータ２６１と１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のテストリードメモリデータ２７１が４ビット幅のテストリードデータ７１〜７４として同時に読み出すことができる。なお、並列読み出しテスト回路５００の動作は上記に説明した以外は第１の実施の形態の並列読み出しテスト回路４００と同じである。
【００４３】
以上の並列読み出しテスト回路５００の動作により、アドレス構成およびビット構成の異なる複数の多ビット幅（１６ビット幅と１２ビット幅）の半導体記憶装置を、多ビット幅で読み書きするアクセス回数と同等のアクセス回数によって少ビット幅（４ビット幅）で全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。
【００４４】
（第３の実施の形態）
この発明の第３の実施の形態を図６により説明する。図６はメモリの読み書きを診断するＢＩＳＴ（Built In Self Test）回路によるデータの読み書きに、提案例、第１の実施の形態または第２の実施の形態の半導体記憶装置の並列テスト回路装置を用いたテスト回路装置を示している。
【００４５】
すなわち、このテスト回路装置は、提案例、第１の実施の形態または第２の実施の形態の半導体記憶装置の並列テスト回路装置と、この半導体記憶装置の並列テスト回路装置に対してデータを読み書きするＢＩＳＴ回路とを備えている。
【００４６】
図６において、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態のいずれかで説明した動作を行うものであり、ＢＩＳＴ回路６５０は、ＢＩＳＴ回路イネーネーブル信号６６０がイネーブルであれば、ＢＩＳＴライト信号６３２がイネーブルの時、ＢＩＳＴアドレスデータ６２２と少ビット幅（４ビット幅）のＢＩＳＴライトデータ６１２を生成し、メモリに対して書き込み動作を行い、ＢＩＳＴリード信号６４２がイネーブルの時は、ＢＩＳＴアドレスデータ６２２を生成し、メモリに対して読み出し動作を行うと共に、読み出した少ビット幅（４ビット幅）のテストリードデータ６７０を書き込んだときのデータと同じかどうかを判別し、ＢＩＳＴ判別結果信号７００を出力し、特定の検査フローに基づいて全メモリ領域を自己診断することが可能なテスト回路である。
【００４７】
ＢＩＳＴ回路イネーネーブル信号６６０およびテストデータ選択信号１００がイネーブルでテストアドレス許可信号９０がディスエーブルの時、テストライトデータ切り替え回路６１０、アドレスデータ切り替え回路６２０、ライト信号切り替え回路６３０、リード信号切り替え回路６４０は、各々外部テストライトデータ６１１、外部アドレスデータ６２１、外部ライト信号６３１、外部リード信号６４１を選択せずに、各々ＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２を選択し、各々テストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３を出力する。このため、ＢＩＳＴ回路６５０で生成されたＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２が半導体記憶装置の並列テスト回路装置３００にテストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３として伝搬されて、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態で説明したテストリードライト時の並列読み書きの動作を行うことにより少ビット幅でデータの読み書きを行うことができる。
【００４８】
一方、ＢＩＳＴ回路イネーネーブル信号６６０がディスエーブルの時は、テストライトデータ切り替え回路６１０、アドレスデータ切り替え回路６２０、ライト信号切り替え回路６３０、リード信号切り替え回路６４０は、各々ＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２を選択せずに、各々外部テストライトデータ６１１、外部アドレスデータ６２１、外部ライト信号６３１、外部リード信号６４１を選択し、各々テストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３を出力するため、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態で説明した少ビット幅でのテストリードライト時の並列読み書きの動作と、従来の少ビット幅のテストリードライト動作と、通常の多ビット幅でのリードライト動作とを行うことができる。
【００４９】
なお、６８０は多ビット幅（１６ビット幅）のライトデータ、６９０は多ビット幅（１６ビット幅）のリードデータである。
【００５０】
以上のＢＩＳＴ回路によるデータの読み書き時に、提案例から第２の実施の形態の半導体記憶装置の並列テスト回路装置を内蔵したテスト回路装置により、ＢＩＳＴ回路を用いた読み書き検査の場合も、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、検査時、少ビット幅での書き込みと読み出しデータが同じデータになるため、ＢＩＳＴ回路の書き込みパターン生成器およびデータ比較器の構成が従来のメモリの読み書き時に使用していた構成と同じにでき、少ビット幅で読み書きを実施できるため、多ビット幅でＢＩＳＴ回路を構成する場合に比べて、データラインの削減とＢＩＳＴ回路の内部における読み込み比較回路の簡易化を実現でき、ＢＩＳＴ回路の面積を縮小することが可能である。
【００５１】
なお、図１から図６において、２、３、４、１６はそれぞれ各信号グループのビット幅である。
【００５２】
【発明の効果】
請求項１記載の半導体記憶装置の並列テスト回路装置によれば、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、しかも少ビット幅で読み書きするデータが不一致の場合に出力される固有のデータ値を除いた全ての組み合わせデータ値で読み書きが可能となり、検査効率を上げることができる。また従来の少ビット幅に分割したテストアドレスを用いる検査時間に対してｍ／ｑ倍検査時間が短くなり、正常であれば少ビット幅の読み書きのデータ値が同じになるため、少ビット幅で読み書きする多ビット幅で読み書きの可能なメモリの検査パターンが、従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００５３】
さらに、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合も少ビット幅で並列に検査することが可能になる。また従来個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成が同じでビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００５４】
請求項２記載の半導体記憶装置の並列テスト回路装置によれば、従来の個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成とビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。その他、請求項１と同様な効果がある。なお、分割メモリブロック単位で読み出した多ビット幅／少ビット幅のデータを比較するとき、各データ毎に各ビットを読み書きできないアドレスを指定したメモリの読み出しデータを無視して比較する。
【００５５】
請求項３記載のテスト回路装置によれば、請求項１または請求項２と同様な効果のほか、多ビット幅のデータラインおよびＢＩＳＴ回路の内部における多ビット幅の読み込み回路が不必要なため、半導体集積回路装置内における検査回路の面積が増加せず、また少ビット幅で読み書きするためのデータに関するＢＩＳＴ回路の生成パターンおよびデータ比較回路も従来のメモリに対する読み書き検出回路と同じものを使用できる。
【図面の簡単な説明】
【図１】この発明の基礎となる提案例の半導体記憶装置の並列テスト回路装置を示すブロック図である。
【図２】図１におけるメモリの並列読み出しテスト回路を示すブロック図である。
【図３】この発明の第１の実施の形態の半導体記憶装置の並列テスト回路装置を示すブロック図である。
【図４】図１におけるメモリの並列読み出しテスト回路を示すブロック図である。
【図５】第２の実施の形態の半導体記憶装置の並列テスト回路装置におけるメモリの並列読出しテスト回路を示すブロック図である。
【図６】第３の実施の形態におけるＢＩＳＴ回路および半導体記憶装置の並列テスト回路装置を含むテスト回路装置のブロック図である。
【符号の説明】
１…並列読み出しテスト回路
１１〜１４…テストデータ読み出し回路
２０…データ比較回路
３０…判定テストデータ出力回路
４１〜４４…データ比較結果信号
５０…一致判別回路
５１…一致判別信号
６１〜６４…テストリードメモリデータ
７１〜７４…テストリードデータ
８０…テストアドレス
９０…テストアドレス許可信号
１００…テストデータ選択信号
１０１〜１０４…分割メモリブロック
１１０…メモリ
１１１…メモリリードデータ
１２０…データ入力選択回路
１２１…４ビット幅のメモリライトデータ
１３０…データ出力選択回路
１４１〜１４４…ライトデータ
１５１〜１５４…リードデータ
１６０…アドレスデータ
１７０…ライト信号
１８０…リード信号
１９１〜１９４…テストライトデータ
２００…メモリ
２０１〜２０４…分割メモリブロック
２１０…メモリ
２４１〜２４４…ライトデータ
２５１〜２５４…リードデータ
２６１〜２６４…テストリードメモリデータ
２７１〜２７４…テストリードメモリデータ
２９１…メモリイネーブル信号
２９２…メモリイネーブル信号
３００…半導体集積装置のテスト回路装置
３０１…半導体集積装置のテスト回路装置
４００…並列読み出しテスト回路
４１１〜４１４…テストデータ読み出し回路
４２０…データ比較回路
４３０…判定テストデータ出力回路
５００…並列読み出しテスト回路
５２０…データ比較回路
５３０…判定テストデータ出力回路
５１１〜５１４…テストデータ読み出し回路
５９１…アドレスオーバーフロー信号
５９２…アドレスオーバーフロー信号
６１０…テストライトデータ切り替え回路
６１１…外部テストライトデータ
６１２…ＢＩＳＴライトデータ
６１３…テストライトデータ
６２０…アドレスデータ切り替え回路
６２１…外部アドレスデータ
６２２…ＢＩＳＴアドレスデータ
６２３…アドレスデータ
６３０…ライト信号切り替え回路
６３１…外部ライト信号
６３２…ＢＩＳＴライト信号
６３３…ライト信号
６４０…リード信号切り替え回路
６４１…外部リード信号
６４２…ＢＩＳＴリード信号
６４３…リード信号
６５０…ＢＩＳＴ回路
６６０…ＢＩＳＴ回路イネーネーブル信号
６７０…テストリードデータ
６８０…ライトデータ
６９０…リードデータ
７００…ＢＩＳＴ判定結果信号
【発明の属する技術分野】
この発明は、半導体記憶装置の並列テスト回路装置およびそれを用いたテスト回路装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置を使用した電子機器は、半導体製造プロセスの微細化が進み、１チップ上に複数のシステムを混載し、大規模で高集積な半導体集積回路装置の開発が可能になってきている。この中において、大容量のメモリを内蔵し、読み書きのデータ幅を多ビット化し、半導体集積回路装置内部でのデータの転送レートを向上させることにより、高機能化を実現する多ビット幅のメモリを内蔵した半導体集積装置が開発されてきている。
【０００３】
しかし、これらの多ビット幅のメモリを内蔵した半導体集積装置を検査する場合、外部から直接メモリをアクセスできる構成を採る必要があるが、多ビット幅のデータビット数全てを端子に割り付けることは半導体集積回路装置の端子数に制限が生じ困難なものがある。また、メモリ検査装置のデータ比較器が多数必要になるため、メモリ検査装置が高価なものとなり、検査コストが高くなってしまう。
【０００４】
一方、別の手段として、ＢＩＳＴ回路を半導体集積回路装置に内蔵し、外部から直接アクセスせずに内蔵メモリを検査する手法も考えられるが、この場合においても多ビット幅でデータの読み書きをするために多ビット幅のデータラインおよびＢＩＳＴ回路内部における多ビット幅の読み込み回路が必要となるため、半導体集積回路装置内における検査回路の面積が増加してしまう。
【０００５】
そこで、多ビット幅のメモリを内蔵した半導体集積回路装置のメモリ部を検査する場合、検査時にテストアドレスを付加することにより、多ビット幅のデータを少ビット幅に分割し、少ビット幅でアクセス可能なテスト回路を設けていた。
【０００６】
また、ビットおよびアドレス構成の異なる多ビット幅のメモリが混載する場合は、前記テスト回路を設けた上で各々個別にメモリの検査を行っていた。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置のテスト回路装置においては、通常動作時に、多ビット幅で読み書きが可能であるにもかかわらず、検査時に、少ビット幅に分割して読み書きをするため、全メモリ領域をアクセスするのに通常動作時の「多ビット幅／少ビット幅」倍のアクセスが必要となり、検査時間が長くなり、検査コストが高くなる課題が生じてきた。また、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合には、従来、個々に検査を行っていたため、前記課題が更に深刻なものとなることは言うまでもない。このため、半導体記憶装置のテスト回路装置においては、いかに効率よく少ビット幅で全メモリ領域を検査するかが要求される。
【０００８】
この発明は、多ビット幅のメモリを内蔵した半導体集積装置を少ビット幅で効率よく検査することができる半導体記憶装置の並列テスト回路装置およびテスト回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体記憶装置の並列テスト回路装置は、多ビット幅（ｍビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第１の複数の分割メモリブロックと、この第１の複数の分割メモリブロックとアドレス構成が同じでビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第２の複数の分割メモリブロックと、第１の複数の分割メモリブロックおよび第２の複数の分割メモリブロックの分割メモリブロック毎に設けられて少ビット幅の各１ビットを割り付け、分割メモリブロック毎に少ビットデータの各ビットを拡張しかつ分割メモリブロック毎に多ビット幅／少ビット幅のビット幅で入力データを書き込む手段と、この手段により書き込まれた分割メモリブロックより読み出した多ビット幅／少ビット幅のビット幅のデータ毎に各ビットを比較する手段と、分割メモリブロックの比較結果が全て一致したかを判別する手段と、判別結果により全て一致した場合に分割メモリブロック毎に代表１ビットを出力し不一致の場合は固有のデータ１ビットを出力する手段とを備えたものである。
【００１０】
請求項１記載の半導体記憶装置の並列テスト回路装置によれば、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、しかも少ビット幅で読み書きするデータが不一致の場合に出力される固有のデータ値を除いた全ての組み合わせデータ値で読み書きが可能となり、検査効率を上げることができる。また従来の少ビット幅に分割したテストアドレスを用いる検査時間に対してｍ／ｑ倍検査時間が短くなり、正常であれば少ビット幅の読み書きのデータ値が同じになるため、少ビット幅で読み書きする多ビット幅で読み書きの可能なメモリの検査パターンが、従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００１１】
さらに、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合も少ビット幅で並列に検査することが可能になる。また従来個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成が同じでビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００１２】
請求項２記載の半導体記憶装置の並列テスト回路装置は、請求項１の第２の複数の分割メモリブロックに代えて、第２の複数のメモリブロックは、第１の複数の分割メモリブロックとアドレス構成およびビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割したものである。
【００１３】
請求項２記載の半導体記憶装置の並列テスト回路装置によれば、従来の個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成とビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。その他、請求項１と同様な効果がある。なお、分割メモリブロック単位で読み出した多ビット幅／少ビット幅のデータを比較するとき、各データ毎に各ビットを読み書きできないアドレスを指定したメモリの読み出しデータを無視して比較する。
【００１４】
請求項３記載のテスト回路装置は、請求項１または請求項２記載の半導体記憶装置の並列テスト回路装置と、この半導体記憶装置の並列テスト回路装置に対してデータを読み書きするＢＩＳＴ回路とを備えたものである。
【００１５】
請求項３記載のテスト回路装置によれば、請求項１または請求項２と同様な効果のほか、多ビット幅のデータラインおよびＢＩＳＴ回路の内部における多ビット幅の読み込み回路が不必要なため、半導体集積回路装置内における検査回路の面積が増加せず、また少ビット幅で読み書きするためのデータに関するＢＩＳＴ回路の生成パターンおよびデータ比較回路も従来のメモリに対する読み書き検出回路と同じものを使用できる。
【００１６】
【発明の実施形態】
以下、この発明の実施の形態について、図１から図６を用いて説明する。
【００１７】
（提案例）
図１は、この発明の基礎となる提案例による半導体記憶装置の並列テスト回路装置３００を示し、多ビット幅（ｍたとえば１６ビット幅）でデータの読み書きが可能なメモリを、検査時に少ビット幅（ｑ（＜ｍ）たとえば４ビット幅）で多ビット幅の読み書きと同等のアクセス回数で全メモリ領域の読み書きができ、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値の読み書きができる。
【００１８】
図１において、通常動作時、１６ビット幅のライトデータ１４１〜１４４（ＷＤ１〜１６）・１６ビット幅のリードデータ１５１〜１５４（ＲＤ１〜１６）の多ビット幅（１６ビット幅）で読み書き可能なメモリを、検査時、４ビット幅のテストライトデータ１９１〜１９４（ＴＷＤ１〜４）・４ビット幅のテストリードデータ７１〜７４（ＴＲＤ１〜４）の少ビット幅（４ビット幅）で読み書き可能にするために、１６ビット幅のライトデータ１４１〜１４４・リードデータ１５１〜１５４を４ビット幅のライトデータ１４１・リードデータ１５１、ライトデータ１４２・リードデータ１５２、ライトデータ１４３・リードデータ１５３、ライトデータ１４４・リードデータ１５４で読み書きできる分割メモリブロック１０１〜１０４に４分割（少ビット幅のビット数）し、４ビット幅のテストライトデータ１９１〜１９４の各ビットを各々の分割メモリブロック１０１〜１０４に１ビットずつ割り付け、分割メモリブロック１０１〜１０４をアドレスデータ１６０（ＡＤ）とライト信号１７０（ＷＥ）とリード信号１８０（ＲＥ）とテストアドレス許可信号９０（ＴＡＤＥ）とテストデータ選択信号１００（ＴＳＥＬ）とテストアドレス８０（ＴＡＤ１〜２）とで制御し、４ビット幅のテストライトデータ１９１〜１９４を分割メモリブロック１０１〜１０４に書き込み、１６ビット幅のテストリードメモリデータ６１〜６４を分割メモリブロック１０１〜１０４から４ビット（多ビット幅／少ビット幅）ずつ出力する。各々の分割したメモリブロック１０１〜１０４の回路構成はデータのビットの重み付けが異なるだけで回路動作は同じものである。また、１６ビット幅のテストリードメモリデータ６１〜６４は並列読み出しテスト回路１（ＰＴＳＴ１）に接続されており、並列読み出しテスト回路１はテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０とで制御され、４ビット幅（小数ビット幅）のテストリードデータ７１〜７４を出力する。
【００１９】
図２は図１内の並列読み出しテスト回路１の内部ブロック図を示し、図２は、データ比較回路２０（ＴＤＣ１）と判定テストデータ出力回路３０（ＴＤＯＳ１）とで構成されたテストデータ読み出し回路１１が存在する。データ比較回路２０と判定テストデータ出力回路３０にはテストリードメモリデータ６１が接続され、データ比較回路２０はデータ比較結果信号４１を出力し、判定テストデータ出力回路３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１で制御されて、テストリードデータ７１を出力する。各々のテストデータ読み出し回路１１〜１４の回路構成はデータのビットの重み付けが異なるだけで回路動作はテストデータ読み出し回路１１と同じものである。各々のテストデータ読み出し回路１１〜１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０（ＪＣＣ）に接続され、一致判別回路５０は一致判別信号５１を各々のテストデータ読み出し回路１１〜１４に返送する。
【００２０】
この提案例の特徴であるテストリードライト時の並列読み書きの動作は、テストアドレス許可信号９０がディスエーブルでテストデータ選択信号１００がイネーブルのとき動作し、並列テストライト時は、分割メモリブロック１０１において、テストデータ選択信号１００がイネーブルの時、データ入力選択回路１２０（ＤＩＮ１）では１ビット幅のテストライトデータ１９１を選択し、４ビット幅のライトデータ１４１を非選択にする様に動作する。また、テストアドレス許可信号９０がディスエーブルの時、テストアドレス８０をディスエーブルにし、データ入力選択回路１２０は４ビット幅のメモリライトデータ１２１の各々のビットに１ビット幅のテストライトデータ１９１と同じデータを同時に出力することによってデータの拡張動作を実現する。４ビット幅のメモリライトデータ１２１のデータは４ビット幅で読み書き可能なメモリ１１０（ＭＥＭ）に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に４ビット幅で書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、４ビット幅のテストライトデータ１９１〜１９４がデータ入力選択回路１２０で１６ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、４分割された分割メモリブロック１０１〜１０４の４ビット幅で読み書き可能なメモリ１１０に各々書き込まれる。
【００２１】
次に並列テストリード時は、４ビット幅のテストライトデータ１９１〜１９４を拡張して書き込んだ１６ビット幅のデータを読み出すために、リード信号１８０によって、分割メモリブロック１０１内の４ビット幅で読み書き可能なメモリ１１０からアドレスデータ１６０で指定された番地の４ビット幅のデータが４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０（ＤＯＵＴ１）に伝搬する。データ出力選択回路１３０ではテストデータ選択信号１００がイネーブルの時、４ビット幅のテストリードメモリデータ６１を出力し、４ビット幅のライトデータ１５１の出力をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によって、指定されたアドレスデータ１６０の番地の４分割された分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ６１〜６４として並列読み出しテスト回路１に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ６１〜６４は図２の並列読み出しテスト回路１内の各々のテストデータ読み出し回路１１〜１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ６１はテストデータ読み出し回路１１の内のデータ比較回路２０と判定テストデータ出力回路３０に伝搬される。伝搬された４ビット幅のテストリードメモリデータ６１は１ビット幅のテストライトデータ１９１を書き込み時に同じデータを拡張して生成した４ビット幅のデータと同じであるため、データ比較回路２０は、伝搬された４ビット幅のテストリードメモリデータ６１をビット毎に比較し、比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路１１〜１４内の各々の判定テストデータ出力回路３０へ返送する。判定テストデータ出力回路３０ではテストアドレス許可信号９０がディスエーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０から読み出された４ビット幅のテストリードメモリデータ６１の代表１ビットを選択し、一致判別信号５１の結果が一つでも一致していなければ固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、選択生成された１ビットのデータをテストリードデータ７１へ出力するように動作する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅のデータが４ビット幅のテストリードデータ７１〜７４として読み出すことができる。
【００２２】
以上のテストリードライト時の並列読み書きの動作により、４ビット幅のテストライトデータ１９１〜１９４によって通常の１６ビット幅の書き込み回数と同じ回数で全メモリ領域へ１６ビット幅書き込みが可能となり、読み出しデータが書き込みデータと同じであり正常であれば、書き込み後の１６ビット幅のデータを読み出す際に通常の１６ビット幅の読み出し回数と同じ回数で全メモリ領域から書き込んだときの４ビット幅のテストライトデータ１９１〜１９４のデータ値と同じデータを、４ビット幅のテストリードデータ７１〜７４で読み出すことができ、読み出しデータが不正であれば、固有の４ビット幅のデータをテストリードデータ７１〜７４で読み出すことができる半導体記憶装置の並列テスト回路装置を実現している。今、仮に読み出しデータが正常でないときの固有の４ビット幅のテストリードデータ７１〜７４のデータ値を（１００１）とすれば、４ビットのデータの組み合わせの内、（１００１）を除いた１５通りのパターンの読み書きが可能になる。概して、半導体記憶装置の読み書きの検査のために検査パターンのデータは全ビット０パターン、全ビット１パターンおよびチェッカーパターン（隣り合うビットのパターンが相反したパターン）の３通りで十分なため、この提案例のテストリードライト時の並列読み書きの動作により、４ビット幅で１６ビット幅の半導体記憶装置を１６ビット幅で読み書きするアクセス回数と同等のアクセス回数での全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。この提案例の場合は４倍の効率アップとなる。
【００２３】
次に、従来のテストリードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルのとき動作し、従来のテストライト時は、分割メモリブロック１０１において、データ入力選択回路１２０ではテストデータ選択信号１００がイネーブルの時、１ビット幅のテストライトデータ１９１を選択し、４ビット幅のライトデータ１４１を非選択にする様に動作する。また、テストアドレス許可信号９０がイネーブルの時、２ビット幅のテストアドレス８０で生成される４通りの組み合わせアドレスで選択されたデータ入力選択回路１２０の４ビット幅のメモリライトデータ１２１の１ビットにテストライトデータ１９１と同じデータを出力するように動作する。４ビット幅のメモリライトデータ１２１の選択された１ビットのデータが分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に１ビットのデータが書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、４ビット幅のテストライトデータ１９１〜１９４がアドレスデータ１６０で指定された番地に２ビット幅のテストアドレス８０によって選択されたビットをライト信号１７０によって、分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０に１ビットずつ書き込まれる。従来のテストリード時は、リード信号１８０によって、書き込まれた分割メモリブロック１０１内の４ビット幅で読み書き可能なメモリ１１０からアドレスデータ１６０で指定された番地の４ビット幅のデータが、４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０に伝搬される。データ出力選択回路１３０ではテストデータ選択信号１００がイネーブルの時、４ビット幅のテストリードメモリデータ６１を出力し、４ビット幅のライトデータ１５１の出力をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によって、指定されたアドレスデータ１６０の番地の４分割された分割メモリブロック１０１〜１０４の各々の４ビット幅で読み書き可能なメモリ１１０から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ６１〜６４として並列読み出しテスト回路１に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ６１〜６４は図２の並列読み出しテスト回路１内の各々のテストデータ読み出し回路１１〜１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ６１はテストデータ読み出し回路１１の内のデータ比較回路２０と判定テストデータ出力回路３０に伝搬される。判定テストデータ出力回路３０ではテストアドレス許可信号９０がイネーブルの時、一致判別信号５１をディスエーブルし、２ビット幅のテストアドレス８０で生成される４通りの組み合わせアドレスで指定される４ビット幅のテストリードメモリデータ６１の１ビットを選択し、テストリードデータ７１へ出力する様に動作する。テストデータ読み出し回路１１〜１４は前記内容と同様の動作を行うため、アドレスデータ１６０で指定された番地の１６ビット幅のデータの内のテストアドレス８０で選択された４ビットをテストリードデータ７１〜７４としてリード信号１８０によって読み出すことができる。
【００２４】
以上の従来のテストリードライト時の読み書きの動作により、アドレスデータ１６０とテストアドレス８０で指定された分割メモリブロック１０１〜１０４内の各々の４ビット幅で読み書き可能なメモリ１１０の番地へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、検査時にテストアドレス８０を付加することにより、１６ビット幅のデータを４ビット幅に分割し、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。
【００２５】
最後に、通常リードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルのとき動作し、通常のライト時は、分割メモリブロック１０１において、データ入力選択回路１２０ではテストデータ選択信号１００がディスエーブルの時、１ビット幅のテストライトデータ１９１をディスエーブルにし、４ビット幅のライトデータ１４１を選択し、４ビット幅のメモリライトデータ１２１を介して４ビット幅で読み書き可能なメモリ１１０に伝搬され、ライト信号１７０によって、アドレスデータ１６０で指定された番地に４ビット幅で書き込まれる。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、１６ビット幅のライトデータ１４１〜１４４が指定されたアドレスデータ１６０の番地にライト信号１７０によって、分割メモリブロック１０１〜１０４の４ビット幅で読み書き可能なメモリ１１０に各々書き込まれる。通常のリード時は、書き込まれた１６ビット幅のデータを読み出すために、リード信号１８０によってアドレスデータ１６０で指定された番地の分割メモリブロック１０１の４ビット幅で読み書き可能なメモリ１１０から４ビット幅のデータが４ビット幅のメモリリードデータ１１１を介してデータ出力選択回路１３０に伝搬する。データ出力選択回路１３０はテストデータ選択信号１００がディスエーブルのため、伝搬した４ビット幅のメモリリードデータ１１１を４ビット幅のリードデータ１５１として出力し、テストリードメモリデータ６１をディスエーブルする。分割メモリブロック１０１〜１０４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅のデータをリードデータ１５１〜１５４として読み出すことができる。
【００２６】
以上の通常リードライト時の読み書きの動作により、アドレスデータ１６０で指定された半導体記憶装置の番地へ１６ビット幅のライトデータ１４１〜１４４とリードデータ１５１〜１５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００２７】
（第１の実施の形態）
この発明の第１の実施の形態を図３および図４により説明する。図３はこの発明の第１の実施の形態による半導体記憶装置の並列テスト回路装置３０１を示し、アドレス構成が同じでビット構成の異なるｍビット幅（１６ビット幅）で読み書きが可能なメモリとｎビット幅（１２ビット幅）で読み書きが可能なメモリが複数存在する多ビット幅で読み書きが可能なメモリを、検査時に少ビット幅（ｑ＝４ビット幅）で全メモリを並列に読み書きでき、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値で読み書きができるものである。
【００２８】
図３において、通常動作時ビット幅の異なる、ライトデータ１４１〜１４４・リードデータ１５１〜１５４の１６ビット幅で読み書き可能なメモリ２００と、ライトデータ２４１〜２４４・リードデータ２５１〜２５４の１２ビット幅で読み書き可能なメモリ２１０を、提案例と同様に、１６ビット幅で読み書き可能なメモリ２００は４ビット幅で読み書き可能な分割メモリブロック１０１〜１０４に４分割（少ビット幅のビット数）し、１２ビット幅で読み書き可能なメモリ２１０は３ビット幅で読み書き可能な分割メモリブロック２０１〜２０４に４分割している。４ビット幅のテストライトデータ１９１〜１９４の各ビットを１６ビット幅で読み書き可能なメモリ２００の各々の分割メモリブロック１０１〜１０４と１２ビット幅で読み書き可能なメモリ２１０の各々の分割メモリブロック２０１〜２０４に１ビットずつ割り付け、１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４と１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４を、アドレスデータ１６０とライト信号１７０とリード信号１８０とテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０と１６ビット幅で読み書き可能なメモリ２００をイネーブルにするメモリイネーブル信号２９１と１２ビット幅で読み書き可能なメモリ２１０をイネーブルにするメモリイネーブル信号２９２で制御し、１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０のアドレス構成が同じため、全メモリ領域に対して同一のアドレスデータ１６０で指定した４ビット幅のテストライトデータ１９１〜１９４を１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０の番地に書き込みことができる。
【００２９】
また、読み出し時は、１６ビット幅で読み書き可能なメモリ２００は１６ビット幅のテストリードメモリデータ２６１〜２６４を分割メモリブロック１０１〜１０４から４ビットずつ出力し、１２ビット幅で読み書き可能なメモリ２１０は１２ビット幅のテストリードメモリデータ２７１〜２７４を分割メモリブロック２０１〜２０４から３ビットずつ出力する。１６ビット幅で読み書き可能なメモリ２００の各々の分割したメモリブロック１０１〜１０４の回路構成はデータのビットの重み付けが異なるだけで回路動作は同じものであり、１２ビット幅で読み書き可能なメモリ２１０の各々の分割したメモリブロック２０１〜２０４の回路構成もデータのビットの重み付けが異なるだけで回路動作は同じものである。１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のテストリードメモリデータ２６１〜２６４と１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のテストリードメモリデータ２７１〜２７４は並列読み出しテスト回路４００（ＰＴＳＴ２）に接続されており、並列読み出しテスト回路４００はテストアドレス許可信号９０とテストデータ選択信号１００とテストアドレス８０とメモリイネーブル信号２９１と２９２で制御され、４ビット幅（小数ビット幅）のテストリードデータ７１〜７４を出力する。
【００３０】
図４は図３内の並列読み出しテスト回路４００の内部ブロック図を示し、図４は、データ比較回路４２０（ＴＤＣ２）と判定テストデータ出力回路４３０（ＴＤＯＳ２）とで構成されたテストデータ読み出し回路４１１が存在する。データ比較回路４２０と判定テストデータ出力回路４３０にはテストリードメモリデータ２６１と２７１が接続され、データ比較回路４２０はデータ比較結果信号４１を出力し、判定テストデータ出力回路４３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１とメモリイネーブル信号２９１と２９２で制御されて、テストリードデータ７１を出力する。
【００３１】
各々のテストデータ読み出し回路４１１〜４１４の回路構成は、データのビットの重み付けが異なるだけで、回路動作は前記テストデータ読み出し回路４１１と同じものである。各々のテストデータ読み出し回路４１１〜４１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０に接続され、一致判別回路５０は一致判別信号５１を各々のテストデータ読み出し回路４１１〜４１４に返送する。
【００３２】
この発明の特徴であるテストリードライト時の並列読み書きの動作は、テストアドレス許可信号９０がディスエーブルでテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時のとき動作し、並列テストライト時は、提案例と同様に１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４において、４ビット幅のテストライトデータ１９１〜１９４が１６ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、各々の分割メモリブロック１０１〜１０４に４ビットづつ書き込まれる。一方、１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４においても、同様に４ビット幅のテストライトデータ１９１〜１９４が１２ビット幅に拡張され、指定されたアドレスデータ１６０の番地にライト信号１７０によって、各々の分割メモリブロック２０１〜２０４に３ビットづつ書き込まれる。
【００３３】
次に並列テストリード時は、４ビット幅のテストライトデータ１９１〜１９４を拡張して書き込んだ１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のデータと１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のデータを読み出すために、リード信号１８０によって、アドレスデータ１６０で指定された番地の１６ビット幅で読み書き可能なメモリ２００の分割メモリブロック１０１〜１０４から４ビット幅づつ読み出され、１６ビット幅のテストリードメモリデータ２６１〜２６４として並列読み出しテスト回路４００に伝搬され、一方、１２ビット幅で読み書き可能なメモリ２１０の分割メモリブロック２０１〜２０４からは３ビット幅づつ読み出され、１２ビット幅のテストリードメモリデータ２７１〜２７４として並列読み出しテスト回路４００に伝搬される。伝搬された各４ビット幅のテストリードメモリデータ２６１〜２６４と各３ビット幅のテストリードメモリデータ２７１〜２７４は、図４の並列読み出しテスト回路４００内の各々のテストデータ読み出し回路４１１〜４１４に伝搬され、伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１はテストデータ読み出し回路４１１の内のデータ比較回路４２０と判定テストデータ出力回路４３０に伝搬される。伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１は１ビット幅のテストライトデータ１９１を書き込み時に同じデータを拡張して生成したデータと同じであるため、データ比較回路４２０は、伝搬された４ビット幅のテストリードメモリデータ２６１と３ビット幅のテストリードメモリデータ２７１の計７ビットをビット毎に比較し、比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路４１１〜４１４内の各々の判定テストデータ出力回路４３０へ返送する。判定テストデータ出力回路４３０ではテストアドレス許可信号９０がディスエーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、４ビット幅のテストリードメモリデータ２６１または３ビット幅のテストリードメモリデータ２７１の計７ビットから代表１ビットを選択し、一致判別信号５１の結果が一つでも一致していなければ固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、選択生成された１ビットのデータをテストリードデータ７１へ出力する様に動作する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、リード信号１８０によってアドレスデータ１６０で指定された番地の１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のデータと１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のデータが４ビット幅のテストリードデータ７１〜７４で同時に読み出すことができる。
【００３４】
以上のテストリードライト時の並列読み書きの動作により、４ビット幅のテストライトデータ１９１〜１９４によって、アドレス構成が同じ１６ビット幅で読み書き可能なメモリ２００と１２ビット幅で読み書き可能なメモリ２１０は、通常の多ビット幅の書き込み回数と同じ回数で同時に全メモリ領域へ書き込みが可能となり、読み出しデータが書き込みデータと同じであり正常であれば、書き込んだときの４ビット幅のテストライトデータ１９１〜１９４のデータ値と同じデータを４ビット幅のテストリードデータ７１〜７４で読み出すことができ、読み出しデータが不正であれば、固有の４ビット幅のデータをテストリードデータ７１〜７４で読み出すことができる半導体記憶装置の並列テスト回路装置を実現している。この発明のテストリードライト時の並列読み書きの動作により、少ビット幅（４ビット幅）でアドレス構成の同じ複数の多ビット幅（１６ビット幅と１２ビット幅）の半導体記憶装置を多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。第１の実施の形態の場合は８倍の効率アップとなる。
【００３５】
次に、従来のテストリードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１がイネーブルでメモリイネーブル信号２９２がディスエーブルの時、１６ビット幅で読み書き可能なメモリ２００は、提案例の従来のテストリードライト時の動作と同じ動作を行い、並列読み出しテスト回路４００は１６ビット幅で読み書き可能なメモリ２００から読み出される４ビット幅のテストリードメモリデータ２６１〜２６４を選択し、提案例の従来のテストリードライト時の動作と同じ動作を行い、アドレスデータ１６０とテストアドレス８０で１６ビット幅のデータを４ビット幅に分割し、１６ビット幅で読み書き可能なメモリ２００へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。一方、テストアドレス許可信号９０およびテストデータ選択信号１００がイネーブルでメモリイネーブル信号２９１がディスエーブルでメモリイネーブル信号２９２がイネーブルの時、１２ビット幅で読み書き可能なメモリ２１０は、提案例の従来のテストリードライト時の動作と同じ動作を行い、並列読み出しテスト回路４００は１２ビット幅で読み書き可能なメモリ２１０から読み出される４ビット幅のテストリードメモリデータ２７１〜２７４を選択し、提案例の従来のテストリードライト時の動作と同じ動作を行い、アドレスデータ１６０とテストアドレス８０で１２ビット幅のデータを４ビット幅に分割し、１２ビット幅で読み書き可能なメモリ２１０へ４ビット幅のテストライトデータ１９１〜１９４と４ビット幅のテストリードデータ７１〜７４で読み書きが可能となり、４ビット幅でアクセス可能な従来のテスト回路の動作を実現している。
【００３６】
最後に、通常リードライト時の読み書き込みの動作は、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルでメモリイネーブル信号２９１がイネーブルでメモリイネーブル信号２９２がディスエーブルのとき、１６ビット幅で読み書き可能なメモリ２００と並列読み出しテスト回路４００は、提案例の通常リードライト時の読み書き込みの動作と同じ動作を行い、アドレスデータ１６０で指定された１６ビット幅で読み書き可能なメモリ２００の番地へ１６ビット幅のライトデータ１４１〜１４４とリードデータ１５１〜１５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００３７】
一方、テストアドレス許可信号９０およびテストデータ選択信号１００がディスエーブルでメモリイネーブル信号２９１がディスエーブルでメモリイネーブル信号２９２がイネーブルの時、１２ビット幅で読み書き可能なメモリ２１０と並列読み出しテスト回路４００は、提案例の通常リードライト時の読み書き込みの動作と同じ動作を行い、アドレスデータ１６０で指定された１２ビット幅で読み書き可能なメモリ２１０の番地へ１２ビット幅のライトデータ２４１〜２４４とリードデータ２５１〜２５４で読み書きが可能となり、通常の読み書き動作を実現している。
【００３８】
（第２の実施の形態）
この発明の第２の実施の形態を図５により説明する。第１の実施の形態の説明では、アドレス構成が同じでビット構成が異なる複数の多ビット幅で読み書きが可能なメモリを少ビット幅で並列読み書きするテスト回路装置を図３および図４により説明したが、図３内の図４で示した並列読み出しテスト回路４００を、図５に示す並列読み出しテスト回路５００に置き換えた半導体記憶装置の並列テスト回路装置であり、アドレス構成とビット構成の異なる、ｍビット幅（１６ビット幅）で読み書きが可能なメモリと、ｎビット幅（１２ビット幅）で読み書きが可能なメモリが複数存在する多ビット幅で読み書きが可能なメモリを、検査時に少ビット幅（４ビット幅）で前記全メモリを並列に読み書きでき、少ビット幅の読み出しデータと書き込みデータとが不一致である場合に読み出される固有な値（１通り）を除いた同じデータ値で読み書きができる。
【００３９】
図３内の図４で示した並列読み出しテスト回路４００を除く図３の動作は、第１の実施の形態で説明した動作と同じ動作を行う。このため、ここでは図５に示す並列読み出しテスト回路５００の動作に限って以下に説明する。
【００４０】
図５は、データ比較回路５２０（ＴＤＣ３）と判定テストデータ出力回路５３０（ＴＤＯＳ３）とで構成されたテストデータ読み出し回路５１１が存在する。データ比較回路５２０と判定テストデータ出力回路５３０にはテストリードメモリデータ２６１と２７１が接続され、データ比較回路５２０は１６ビット幅で読み書き可能なメモリ２００のアドレスオーバーフロー信号５９１と１２ビット幅で読み書き可能なメモリ２１０のアドレスオーバーフロー信号５９２とで制御されデータ比較結果信号４１を出力し、判定テストデータ出力回路５３０はテストアドレス８０とテストアドレス許可信号９０とテストデータ選択信号１００と一致判別信号５１と１６ビット幅で読み書き可能なメモリ２００のメモリイネーブル信号２９１とアドレスオーバーフロー信号５９１と１２ビット幅で読み書き可能なメモリ２１０のメモリイネーブル信号２９２とアドレスオーバーフロー信号５９２とで制御されて、テストリードデータ７１を出力する。
【００４１】
各々のテストデータ読み出し回路５１１〜５１４の回路構成は、データのビットの重み付けが異なるだけで回路動作はテストデータ読み出し回路５１１と同じものである。各々のテストデータ読み出し回路５１１〜５１４から出力されたデータ比較結果信号４１〜４４は一致判別回路５０に接続され、一致判別回路５０は一致判別信号５１を第１の実施の形態と同様に各々のテストデータ読み出し回路５１１〜５１４に返送する。
【００４２】
この発明の特徴であるテストリードライト時の並列読み書き時に、テストデータ読み出し回路５１１内のデータ比較回路５２０は１６ビット幅で読み書き可能なメモリ２００のアドレスがオーバーフローしたことを意味するアドレスオーバーフロー信号５９１がたったとき、１６ビット幅で読み書き可能なメモリ２００から伝搬された４ビット幅のテストリードメモリデータ２６１の４ビットのビット毎の比較はせず、１２ビット幅で読み書き可能なメモリ２１０から伝搬された３ビット幅のテストリードメモリデータ２７１の３ビットのみのビット毎の比較を実施し、反対に、１２ビット幅で読み書き可能なメモリ２１０のアドレスがオーバーフローしたことを意味するアドレスオーバーフロー信号５９２がたったとき、１２ビット幅で読み書き可能なメモリ２１０から伝搬された３ビット幅のテストリードメモリデータ２７１の３ビットのビット毎の比較はせず、１６ビット幅で読み書き可能なメモリ２００から伝搬された４ビット幅のテストリードメモリデータ２６１の４ビットのみのビット毎の比較を実施する。また、アドレスオーバーフロー信号５９１および５９２両者ともたたないときは第１の実施の形態と同様にテストリードメモリデータ２６１と２７１の計７ビット全部のビット毎の比較を実施する。この後、比較回路５２０は一致しているか一致していないかの比較結果であるデータ比較結果信号４１を出力する。テストデータ読み出し回路５１１〜５１４は前記内容と同様の動作を行うため、データ比較結果信号４１〜４４が一致判別回路５０に伝搬され、一致判別回路５０ではデータ比較結果信号４１〜４４の全てが一致かどうかを判別し、一致判別信号５１をテストデータ読み出し回路５１１〜５１４内の各々の判定テストデータ出力回路５３０へ返送する。判定テストデータ出力回路５３０ではテストアドレス許可信号９０がディスエーブルでメモリイネーブル信号２９１と２９２の両者がイネーブルの時、テストアドレス８０をディスエーブルし、返送された一致判別信号５１の結果が全て一致であれば、１６ビット幅で読み書き可能なメモリ２００のアドレスオーバーフロー信号５９１がたったとき、３ビット幅のテストリードメモリデータ２７１の計３ビットから代表１ビットを選択し、反対に、１２ビット幅で読み書き可能なメモリ２１０のアドレスオーバーフロー信号５９２がたったとき、４ビット幅のテストリードメモリデータ２６１の計４ビットから代表１ビットを選択し、アドレスオーバーフロー信号５９１および５９２両者ともたたないときは第１の実施の形態と同様にテストリードメモリデータ２６１と２７１の計７ビットから代表１ビットを選択する。また、一致判別信号５１の結果が一つでも一致していなければ、固有の１ビットのデータを生成するように動作し、テストデータ選択信号１００がイネーブルの時、前記選択生成された１ビットのデータをテストリードデータ７１へ出力するように動作する。テストデータ読み出し回路４１１〜４１４は前記内容と同様の動作を行うため、１６ビット幅で読み書き可能なメモリ２００の１６ビット幅のテストリードメモリデータ２６１と１２ビット幅で読み書き可能なメモリ２１０の１２ビット幅のテストリードメモリデータ２７１が４ビット幅のテストリードデータ７１〜７４として同時に読み出すことができる。なお、並列読み出しテスト回路５００の動作は上記に説明した以外は第１の実施の形態の並列読み出しテスト回路４００と同じである。
【００４３】
以上の並列読み出しテスト回路５００の動作により、アドレス構成およびビット構成の異なる複数の多ビット幅（１６ビット幅と１２ビット幅）の半導体記憶装置を、多ビット幅で読み書きするアクセス回数と同等のアクセス回数によって少ビット幅（４ビット幅）で全メモリ領域を検査することが可能となり、検査時間の短縮を大幅に図ることができる。
【００４４】
（第３の実施の形態）
この発明の第３の実施の形態を図６により説明する。図６はメモリの読み書きを診断するＢＩＳＴ（Built In Self Test）回路によるデータの読み書きに、提案例、第１の実施の形態または第２の実施の形態の半導体記憶装置の並列テスト回路装置を用いたテスト回路装置を示している。
【００４５】
すなわち、このテスト回路装置は、提案例、第１の実施の形態または第２の実施の形態の半導体記憶装置の並列テスト回路装置と、この半導体記憶装置の並列テスト回路装置に対してデータを読み書きするＢＩＳＴ回路とを備えている。
【００４６】
図６において、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態のいずれかで説明した動作を行うものであり、ＢＩＳＴ回路６５０は、ＢＩＳＴ回路イネーネーブル信号６６０がイネーブルであれば、ＢＩＳＴライト信号６３２がイネーブルの時、ＢＩＳＴアドレスデータ６２２と少ビット幅（４ビット幅）のＢＩＳＴライトデータ６１２を生成し、メモリに対して書き込み動作を行い、ＢＩＳＴリード信号６４２がイネーブルの時は、ＢＩＳＴアドレスデータ６２２を生成し、メモリに対して読み出し動作を行うと共に、読み出した少ビット幅（４ビット幅）のテストリードデータ６７０を書き込んだときのデータと同じかどうかを判別し、ＢＩＳＴ判別結果信号７００を出力し、特定の検査フローに基づいて全メモリ領域を自己診断することが可能なテスト回路である。
【００４７】
ＢＩＳＴ回路イネーネーブル信号６６０およびテストデータ選択信号１００がイネーブルでテストアドレス許可信号９０がディスエーブルの時、テストライトデータ切り替え回路６１０、アドレスデータ切り替え回路６２０、ライト信号切り替え回路６３０、リード信号切り替え回路６４０は、各々外部テストライトデータ６１１、外部アドレスデータ６２１、外部ライト信号６３１、外部リード信号６４１を選択せずに、各々ＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２を選択し、各々テストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３を出力する。このため、ＢＩＳＴ回路６５０で生成されたＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２が半導体記憶装置の並列テスト回路装置３００にテストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３として伝搬されて、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態で説明したテストリードライト時の並列読み書きの動作を行うことにより少ビット幅でデータの読み書きを行うことができる。
【００４８】
一方、ＢＩＳＴ回路イネーネーブル信号６６０がディスエーブルの時は、テストライトデータ切り替え回路６１０、アドレスデータ切り替え回路６２０、ライト信号切り替え回路６３０、リード信号切り替え回路６４０は、各々ＢＩＳＴライトデータ６１２、ＢＩＳＴアドレスデータ６２２、ＢＩＳＴライト信号６３２、ＢＩＳＴリード信号６４２を選択せずに、各々外部テストライトデータ６１１、外部アドレスデータ６２１、外部ライト信号６３１、外部リード信号６４１を選択し、各々テストライトデータ６１３、アドレスデータ６２３、ライト信号６３３、リード信号６４３を出力するため、半導体記憶装置の並列テスト回路装置３００は提案例から第２の実施の形態で説明した少ビット幅でのテストリードライト時の並列読み書きの動作と、従来の少ビット幅のテストリードライト動作と、通常の多ビット幅でのリードライト動作とを行うことができる。
【００４９】
なお、６８０は多ビット幅（１６ビット幅）のライトデータ、６９０は多ビット幅（１６ビット幅）のリードデータである。
【００５０】
以上のＢＩＳＴ回路によるデータの読み書き時に、提案例から第２の実施の形態の半導体記憶装置の並列テスト回路装置を内蔵したテスト回路装置により、ＢＩＳＴ回路を用いた読み書き検査の場合も、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、検査時、少ビット幅での書き込みと読み出しデータが同じデータになるため、ＢＩＳＴ回路の書き込みパターン生成器およびデータ比較器の構成が従来のメモリの読み書き時に使用していた構成と同じにでき、少ビット幅で読み書きを実施できるため、多ビット幅でＢＩＳＴ回路を構成する場合に比べて、データラインの削減とＢＩＳＴ回路の内部における読み込み比較回路の簡易化を実現でき、ＢＩＳＴ回路の面積を縮小することが可能である。
【００５１】
なお、図１から図６において、２、３、４、１６はそれぞれ各信号グループのビット幅である。
【００５２】
【発明の効果】
請求項１記載の半導体記憶装置の並列テスト回路装置によれば、多ビット幅で読み書きするアクセス回数と同等のアクセス回数で全メモリ領域を少ビット幅で検査することが可能となり、しかも少ビット幅で読み書きするデータが不一致の場合に出力される固有のデータ値を除いた全ての組み合わせデータ値で読み書きが可能となり、検査効率を上げることができる。また従来の少ビット幅に分割したテストアドレスを用いる検査時間に対してｍ／ｑ倍検査時間が短くなり、正常であれば少ビット幅の読み書きのデータ値が同じになるため、少ビット幅で読み書きする多ビット幅で読み書きの可能なメモリの検査パターンが、従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００５３】
さらに、ビット構成の異なる多ビット幅で読み書き可能なメモリが複数存在する場合も少ビット幅で並列に検査することが可能になる。また従来個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成が同じでビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。
【００５４】
請求項２記載の半導体記憶装置の並列テスト回路装置によれば、従来の個別に検査していたものを並列に少ビット幅で検査できるため、検査時間が大幅に短縮でき、正常であれば少ビット幅の読み書きのデータ値が同じになるため、アドレス構成とビット構成の異なる複数の多ビット幅で読み書きが可能なメモリの検査パターンが従来のメモリに対する読み書きパターンと同等のものを使用できる。その他、請求項１と同様な効果がある。なお、分割メモリブロック単位で読み出した多ビット幅／少ビット幅のデータを比較するとき、各データ毎に各ビットを読み書きできないアドレスを指定したメモリの読み出しデータを無視して比較する。
【００５５】
請求項３記載のテスト回路装置によれば、請求項１または請求項２と同様な効果のほか、多ビット幅のデータラインおよびＢＩＳＴ回路の内部における多ビット幅の読み込み回路が不必要なため、半導体集積回路装置内における検査回路の面積が増加せず、また少ビット幅で読み書きするためのデータに関するＢＩＳＴ回路の生成パターンおよびデータ比較回路も従来のメモリに対する読み書き検出回路と同じものを使用できる。
【図面の簡単な説明】
【図１】この発明の基礎となる提案例の半導体記憶装置の並列テスト回路装置を示すブロック図である。
【図２】図１におけるメモリの並列読み出しテスト回路を示すブロック図である。
【図３】この発明の第１の実施の形態の半導体記憶装置の並列テスト回路装置を示すブロック図である。
【図４】図１におけるメモリの並列読み出しテスト回路を示すブロック図である。
【図５】第２の実施の形態の半導体記憶装置の並列テスト回路装置におけるメモリの並列読出しテスト回路を示すブロック図である。
【図６】第３の実施の形態におけるＢＩＳＴ回路および半導体記憶装置の並列テスト回路装置を含むテスト回路装置のブロック図である。
【符号の説明】
１…並列読み出しテスト回路
１１〜１４…テストデータ読み出し回路
２０…データ比較回路
３０…判定テストデータ出力回路
４１〜４４…データ比較結果信号
５０…一致判別回路
５１…一致判別信号
６１〜６４…テストリードメモリデータ
７１〜７４…テストリードデータ
８０…テストアドレス
９０…テストアドレス許可信号
１００…テストデータ選択信号
１０１〜１０４…分割メモリブロック
１１０…メモリ
１１１…メモリリードデータ
１２０…データ入力選択回路
１２１…４ビット幅のメモリライトデータ
１３０…データ出力選択回路
１４１〜１４４…ライトデータ
１５１〜１５４…リードデータ
１６０…アドレスデータ
１７０…ライト信号
１８０…リード信号
１９１〜１９４…テストライトデータ
２００…メモリ
２０１〜２０４…分割メモリブロック
２１０…メモリ
２４１〜２４４…ライトデータ
２５１〜２５４…リードデータ
２６１〜２６４…テストリードメモリデータ
２７１〜２７４…テストリードメモリデータ
２９１…メモリイネーブル信号
２９２…メモリイネーブル信号
３００…半導体集積装置のテスト回路装置
３０１…半導体集積装置のテスト回路装置
４００…並列読み出しテスト回路
４１１〜４１４…テストデータ読み出し回路
４２０…データ比較回路
４３０…判定テストデータ出力回路
５００…並列読み出しテスト回路
５２０…データ比較回路
５３０…判定テストデータ出力回路
５１１〜５１４…テストデータ読み出し回路
５９１…アドレスオーバーフロー信号
５９２…アドレスオーバーフロー信号
６１０…テストライトデータ切り替え回路
６１１…外部テストライトデータ
６１２…ＢＩＳＴライトデータ
６１３…テストライトデータ
６２０…アドレスデータ切り替え回路
６２１…外部アドレスデータ
６２２…ＢＩＳＴアドレスデータ
６２３…アドレスデータ
６３０…ライト信号切り替え回路
６３１…外部ライト信号
６３２…ＢＩＳＴライト信号
６３３…ライト信号
６４０…リード信号切り替え回路
６４１…外部リード信号
６４２…ＢＩＳＴリード信号
６４３…リード信号
６５０…ＢＩＳＴ回路
６６０…ＢＩＳＴ回路イネーネーブル信号
６７０…テストリードデータ
６８０…ライトデータ
６９０…リードデータ
７００…ＢＩＳＴ判定結果信号
Claims (3)
- 多ビット幅（ｍビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第１の複数の分割メモリブロックと、この第１の複数の分割メモリブロックとアドレス構成が同じでビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割した第２の複数の分割メモリブロックと、前記第１の複数の分割メモリブロックおよび前記第２の複数の分割メモリブロックの分割メモリブロック毎に設けられて少ビット幅の各１ビットを割り付け、前記分割メモリブロック毎に少ビットデータの各ビットを拡張しかつ前記分割メモリブロック毎に多ビット幅／少ビット幅のビット幅で入力データを書き込む手段と、この手段により書き込まれた前記分割メモリブロックより読み出した多ビット幅／少ビット幅のビット幅のデータ毎に各ビットを比較する手段と、前記分割メモリブロックの比較結果が全て一致したかを判別する手段と、前記判別結果により全て一致した場合に前記分割メモリブロック毎に代表１ビットを出力し不一致の場合は固有のデータ１ビットを出力する手段とを備えた半導体記憶装置の並列テスト回路装置。
- 請求項１の第２の複数の分割メモリブロックに代えて、第２の複数のメモリブロックは、第１の複数の分割メモリブロックとアドレス構成およびビット構成が異なる多ビット幅（ｎビット幅）で読み書きが可能なメモリであって検査時に少ビット幅で並列に読み書きするビット数（ｑ）で分割している請求項１記載の半導体記憶装置の並列テスト回路装置。
- 請求項１または請求項２記載の半導体記憶装置の並列テスト回路装置と、この半導体記憶装置の並列テスト回路装置に対してデータを読み書きするＢＩＳＴ回路とを備えたテスト回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05460998A JP3550295B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置の並列テスト回路装置およびテスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05460998A JP3550295B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置の並列テスト回路装置およびテスト回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250698A JPH11250698A (ja) | 1999-09-17 |
| JP3550295B2 true JP3550295B2 (ja) | 2004-08-04 |
Family
ID=12975493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05460998A Expired - Fee Related JP3550295B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置の並列テスト回路装置およびテスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550295B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093192A (ja) | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置の試験方法 |
| JP2003346500A (ja) | 2002-05-29 | 2003-12-05 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
| KR100735751B1 (ko) | 2005-12-26 | 2007-07-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
-
1998
- 1998-03-06 JP JP05460998A patent/JP3550295B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11250698A (ja) | 1999-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| US5303192A (en) | Semiconductor memory device having information indicative of presence of defective memory cell | |
| JPH0770240B2 (ja) | 半導体集積回路 | |
| US7380191B2 (en) | ABIST data compression and serialization for memory built-in self test of SRAM with redundancy | |
| JPS63102098A (ja) | 集積回路 | |
| KR100286491B1 (ko) | 반도체장치와 반도체장치의 검사방법 및 반도체장치의 검사장치 | |
| US7913126B2 (en) | Semiconductor memory device and method of testing same | |
| CN109712665B (zh) | 存储器及存储器的功能测试方法 | |
| KR0158881B1 (ko) | 대규모 반도체 집적회로 장치와 그 결함구제 방법 | |
| JPH07254270A (ja) | Ｄｒａｍ素子の複数のバンクを制御する方法と装置 | |
| JP4408881B2 (ja) | 半導体集積回路 | |
| JP3550295B2 (ja) | 半導体記憶装置の並列テスト回路装置およびテスト回路装置 | |
| US20130163356A1 (en) | Semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
| JP2007272982A (ja) | 半導体記憶装置およびその検査方法 | |
| JP2004280924A (ja) | メモリテスト回路 | |
| JPS61261895A (ja) | 半導体記憶装置 | |
| JP2006277821A (ja) | 半導体集積回路 | |
| EP0315671A1 (en) | Pipeline memory structure | |
| JPH0812226B2 (ja) | 半導体装置 | |
| JP2005011464A (ja) | 半導体記憶装置、テストシステム及びテスト方法 | |
| WO2022158349A1 (ja) | 半導体記憶装置 | |
| US5729677A (en) | Method of testing a cache tag memory array | |
| KR100358623B1 (ko) | 집적 회로 | |
| JPH0877796A (ja) | 半導体記憶装置 | |
| JP2002260400A (ja) | 半導体記憶装置およびメモリ混載ロジックｌｓｉ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |