JP2003505816A - 誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの１つのみを圧縮応答の形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイおよびメモリベース装置をテストする方法 - Google Patents
誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの１つのみを圧縮応答の形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイおよびメモリベース装置をテストする方法Info
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】省略されたテスト結果を生成するための設備を提供すること。
【解決手段】メモリアレイ、特に、埋め込まれたメモリアレイが、刺激生成器と応答評価器の組とのインタフェース処理によってテストされる。非テスト条件時においては、組は透過モードに設定され、テスト条件時においては、刺激生成モードと応答評価モードにそれぞれ設定される。それに続くアレイ修復条件時において、行ベースおよび／または列ベースの修復介入が可能である。特に、評価器は、連続する誤りパターンの間の対応関係を評価し、さらに、外部回路への誤り応答信号化モードにおいて、前の誤りパターンと後の誤りパターンの間の所定の対応関係に基づいて、2つの比較されたパターンのうちの1つのみを無損失の圧縮応答パターンの形式で、信号化する。
Description
【０００１】
本発明は、請求項1の於て書き部分に記載される方法に関する。
【０００２】
スタンドアロンのメモリ集積回路チップは、長年にわたってサイズが拡大して
いる。しかしながら、サイズの大きなメモリ、特に、DRAMは、製造歩留まりが低
い。このようなメモリアレイにおいては、予備の行および／または列をそれぞれ
設け、テスト後に誤り行または誤り列をそれによって置き換えて誤りアレイを修
復することが一般的に行われている。一般的な製造方法においては、2%の冗長性
をもたせることによって製造歩留まりを3倍にすることが出来る。定められた内
容を有する多数のテスト刺激を定められた順序でアレイに与え、次いで、格納さ
れた内容を読み取って予測される応答と比較するという手順に基づいて、メモリ
アレイのテストは、洗練された技術となっている。刺激と予測される応答との組
み合わせは、しばしば、テストパターンと呼ばれる。
いる。しかしながら、サイズの大きなメモリ、特に、DRAMは、製造歩留まりが低
い。このようなメモリアレイにおいては、予備の行および／または列をそれぞれ
設け、テスト後に誤り行または誤り列をそれによって置き換えて誤りアレイを修
復することが一般的に行われている。一般的な製造方法においては、2%の冗長性
をもたせることによって製造歩留まりを3倍にすることが出来る。定められた内
容を有する多数のテスト刺激を定められた順序でアレイに与え、次いで、格納さ
れた内容を読み取って予測される応答と比較するという手順に基づいて、メモリ
アレイのテストは、洗練された技術となっている。刺激と予測される応答との組
み合わせは、しばしば、テストパターンと呼ばれる。
【０００３】
近年、処理回路またはこれに類似する他の回路が、大規模ないわゆる埋め込み
メモリと組み合わされて来ている。このような他の回路の特性は、本発明におい
ては重要ではない。従って他の回路は、従来の命令ベースのプロセッサ、単目的
のデジタル論理回路、アナログ信号処理用の回路、およびその他の多数の要素の
集合とすることが出来る。デジタル処理の場合、データ経路の幅とワイヤあたり
のビットレートという2つの観点から、セットアップによって、一方のロジック
と他方のメモリの間の通信帯域幅を、回路全体と回路周囲の間の通信帯域幅より
も広くすることがある。同様の議論は、少なくとも演算の一部がアナログである
状況にもあてはまる。一般に、メモリは、かなりの程度、チップの周囲から隔絶
されている。さらに、スタンドアロンのメモリアレイと比較して、埋め込みアレ
イは、チップ全体の利用可能なデータピンよりも、はるかに多くのI/Oビット端
子を有することがよくある。このため、しばしば、アレイへの即時アクセスが実
現できない。
メモリと組み合わされて来ている。このような他の回路の特性は、本発明におい
ては重要ではない。従って他の回路は、従来の命令ベースのプロセッサ、単目的
のデジタル論理回路、アナログ信号処理用の回路、およびその他の多数の要素の
集合とすることが出来る。デジタル処理の場合、データ経路の幅とワイヤあたり
のビットレートという2つの観点から、セットアップによって、一方のロジック
と他方のメモリの間の通信帯域幅を、回路全体と回路周囲の間の通信帯域幅より
も広くすることがある。同様の議論は、少なくとも演算の一部がアナログである
状況にもあてはまる。一般に、メモリは、かなりの程度、チップの周囲から隔絶
されている。さらに、スタンドアロンのメモリアレイと比較して、埋め込みアレ
イは、チップ全体の利用可能なデータピンよりも、はるかに多くのI/Oビット端
子を有することがよくある。このため、しばしば、アレイへの即時アクセスが実
現できない。
【０００４】
さらに、必要なテストパターンが多いことに起因し、外部での確認のために応
答パターン全体をパラレルからシリアルに変換することは、テストの実行速度を
かなり低下させる。一方、シグニチャ生成機構(signature-generating mechanis
m)や「最初の誤り時に停止(halt on first fault)」を通じるなどの低コストの
オンチップ合格／不合格判定に限定する方法の場合、修復作業は実行できない。
答パターン全体をパラレルからシリアルに変換することは、テストの実行速度を
かなり低下させる。一方、シグニチャ生成機構(signature-generating mechanis
m)や「最初の誤り時に停止(halt on first fault)」を通じるなどの低コストの
オンチップ合格／不合格判定に限定する方法の場合、修復作業は実行できない。
【０００５】
一方、テストおよび修復の回路全体をチップ上に設けることは、特に、テスト
結果が、修復のためにさまざまな誤りの位置を指すオンチップポインタを提供す
る必要があるため、相対的に複雑であり、高価となる。このため、より改良され
た妥協策においては、チップ上の設備は中程度までに限定され、その一方で、外
界との通信はほとんど必要なく、そして損失のない圧縮された応答パターンが提
供される必要がある。
結果が、修復のためにさまざまな誤りの位置を指すオンチップポインタを提供す
る必要があるため、相対的に複雑であり、高価となる。このため、より改良され
た妥協策においては、チップ上の設備は中程度までに限定され、その一方で、外
界との通信はほとんど必要なく、そして損失のない圧縮された応答パターンが提
供される必要がある。
【０００６】
それ故、本発明の目的は、特に、テストされた多数のアドレスが、たとえ誤り
があっても、同じ誤り応答パターンをもたらし、この結果情報を失うことなく特
定の圧縮手順または抽出手順を使用することができるという認識に基づき、省略
されたテスト結果を生成するための設備を提供することである。
があっても、同じ誤り応答パターンをもたらし、この結果情報を失うことなく特
定の圧縮手順または抽出手順を使用することができるという認識に基づき、省略
されたテスト結果を生成するための設備を提供することである。
【０００７】
従って、本発明は、その観点の1つにより、請求項1の特徴記載部によることを
特徴とする。また本発明は、請求項1に記載の方法を実施するように構成されて
いるメモリベースの装置にも関する。本発明のさらなる有利な観点は、従属項に
記載されている。
特徴とする。また本発明は、請求項1に記載の方法を実施するように構成されて
いるメモリベースの装置にも関する。本発明のさらなる有利な観点は、従属項に
記載されている。
【０００８】
本発明のこれらおよびさらなる観点と利点は、望ましい実施例の開示と、特に
、添付されている図面を参照しながら以下に詳しく説明される。
、添付されている図面を参照しながら以下に詳しく説明される。
【０００９】
図1は、本発明を実施する集積回路アーキテクチャの具体例である。集積回路
チップ20は、束36として示されている外部ピンまたはボンディングパッドを備え
、この束36は、適切な経路幅と振幅範囲のさまざまなサブ束に構成された、デジ
タルデータチャネル、アナログ信号チャネル、制御チャネル、パワーチャネルを
有することができる。後述するように、各種のパワーチャネルと制御チャネルの
相互接続は標準的なものなので、詳しくは図示されていない。各種の基本的な電
子メモリ要素の動作についても同様である。多くの場合、チップ域の相対的に大
きな部分は、SRAM、DRAM、その他の任意の技術に基づくことが出来るRAM 24によ
り占められている。
チップ20は、束36として示されている外部ピンまたはボンディングパッドを備え
、この束36は、適切な経路幅と振幅範囲のさまざまなサブ束に構成された、デジ
タルデータチャネル、アナログ信号チャネル、制御チャネル、パワーチャネルを
有することができる。後述するように、各種のパワーチャネルと制御チャネルの
相互接続は標準的なものなので、詳しくは図示されていない。各種の基本的な電
子メモリ要素の動作についても同様である。多くの場合、チップ域の相対的に大
きな部分は、SRAM、DRAM、その他の任意の技術に基づくことが出来るRAM 24によ
り占められている。
【００１０】
ブロック22は、メモリ以外の機能を表し、任意の特性のプロセッサ手段または
その他の機能を有することが出来る。ブロック22は、一般的な標準プロセッサ機
能の代わりに、単目的の順次論理回路、アナログ信号処理部、プログラム可能な
論理アレイ、およびメモリとしての均一なセルからのレイアウトに一般に基づか
ないもの等の様な、任意の適用可能な特性の、メモリ以外の機能を有することが
出来る。このことは、本発明に対する明確な制限とみなすべきではない。重要な
点は、ブロック22が「テストされるメモリ以外」のものであることである。テス
トされるメモリは、物理的および／または論理的に区別される複数のアレイに分
散されていてもよい。この特徴については明確には図示されていない。
その他の機能を有することが出来る。ブロック22は、一般的な標準プロセッサ機
能の代わりに、単目的の順次論理回路、アナログ信号処理部、プログラム可能な
論理アレイ、およびメモリとしての均一なセルからのレイアウトに一般に基づか
ないもの等の様な、任意の適用可能な特性の、メモリ以外の機能を有することが
出来る。このことは、本発明に対する明確な制限とみなすべきではない。重要な
点は、ブロック22が「テストされるメモリ以外」のものであることである。テス
トされるメモリは、物理的および／または論理的に区別される複数のアレイに分
散されていてもよい。この特徴については明確には図示されていない。
【００１１】
テストが行われない条件時では、機能部22は、ブロック28、30を透過モードに
制御して、メモリ24と交信するので、Chip Enable Bar(CEB)、Write Enable Bar
(WEB)、Address(A)、Data In(DI)、Data Out(DO)の各信号は、実質的に何ら妨げ
られずに流れる。
制御して、メモリ24と交信するので、Chip Enable Bar(CEB)、Write Enable Bar
(WEB)、Address(A)、Data In(DI)、Data Out(DO)の各信号は、実質的に何ら妨げ
られずに流れる。
【００１２】
実施例に示されているように、ブロック22は、単方向データおよび／または双
方向データと制御信号とを、束36には示されていない外部の回路と通信する。こ
の通信は、ブロック22の中に設けられる固有の設備によって一般に制御される構
成にすることが出来る。さらに、ライン34は、原理的にはブロック22にも流れて
もよい誤り情報を伝送する。テスト応答ラインすべてを1つの環境に結合するこ
とは、一般には高価である。本発明の目的は、圧縮された情報を外部の装置に提
供することによって、完全なビットマップの通信と比較してデータストリームを
一般には大幅に低減させ、しかも採用すべき修復手段を、必要に応じ、外部装置
が決定できるようにすることである。
方向データと制御信号とを、束36には示されていない外部の回路と通信する。こ
の通信は、ブロック22の中に設けられる固有の設備によって一般に制御される構
成にすることが出来る。さらに、ライン34は、原理的にはブロック22にも流れて
もよい誤り情報を伝送する。テスト応答ラインすべてを1つの環境に結合するこ
とは、一般には高価である。本発明の目的は、圧縮された情報を外部の装置に提
供することによって、完全なビットマップの通信と比較してデータストリームを
一般には大幅に低減させ、しかも採用すべき修復手段を、必要に応じ、外部装置
が決定できるようにすることである。
【００１３】
メモリ24には、ブロック26内に位置する（特に、ブロック28、30を介する）BI
ST機能が設けられている。組み込み型自己テストメモリ装置それ自体は、VLSI T
echnology, Incに譲渡された米国特許第5,568,437号に開示されている。本発明
のさまざまな特徴は、単独でもまたは組み合わせにおいても、この特許よりも有
利に実現することが出来る。第一に、本発明は、特定の誤り信号が外部装置に送
られても、自動的にテストを続行することを可能にする。第二に、利用可能な誤
り情報すべてを、発生した各誤りの間の実際の内部的な間隔に関係なく、外部装
置に自動的に送ることができる。第三に、本発明に必要な設備は、最小限ではな
いにしても大幅に限定される。留意すべき点は、現在のテスト方法の傾向は、検
出される誤りすべてを正確に特定しなければならない大量テストを行おうとして
いることである。
ST機能が設けられている。組み込み型自己テストメモリ装置それ自体は、VLSI T
echnology, Incに譲渡された米国特許第5,568,437号に開示されている。本発明
のさまざまな特徴は、単独でもまたは組み合わせにおいても、この特許よりも有
利に実現することが出来る。第一に、本発明は、特定の誤り信号が外部装置に送
られても、自動的にテストを続行することを可能にする。第二に、利用可能な誤
り情報すべてを、発生した各誤りの間の実際の内部的な間隔に関係なく、外部装
置に自動的に送ることができる。第三に、本発明に必要な設備は、最小限ではな
いにしても大幅に限定される。留意すべき点は、現在のテスト方法の傾向は、検
出される誤りすべてを正確に特定しなければならない大量テストを行おうとして
いることである。
【００１４】
図2は、図1のアーキテクチャの動作モードを示す。ブロック50で、制御信号bi
stEnableは、動作の通常モードを制御する。この通常モードでは、BISTはアイド
ル状態で、BISTの各種のアクティブ項目(item)はディセーブルされており、BIST
シェル、特にブロック28と30は透過的である。このため、信号の送信はほとんど
影響を受けない。この状態は、特に製造テスト手順が終了した後に、長時間続く
ことがある。bistEnable信号が作動すると、システムが動作モード52、54になる
。StimGenモード52では、刺激生成器28が制御を取得し、いわゆるMarchテストに
従うなどによってメモリテストが行なわれる。このテスト手順では、アドレスA
とデータDIのシーケンスの組が生成され、この組がメモり24に提示され、最終的
にメモり24からの対応するデータ出力DOのシーケンスとなる。さらに、刺激生成
器28は、アドレスAと対応する予測応答ERとを応答評価器(Response Evaluator)3
0に送信する。一般には（例外もあるが）、予測応答ERは、もっとも最近にその
アドレスに書き込まれた対応データDIに一致する。さらに、ここで、一連のアド
レスに対するDIワードのシーケンスは、相互に等しくてもよいことに留意すべき
である。次に、ブロック30で受信されたメモリ24からのデータ出力DOが、応答評
価器54の中で該当するデータと比較される。マルチアドレス式テストシーケンス
の全体は、図3に示されている。比較処理において、データ出力と予測応答との
間に相違が見い出せない場合には、応答評価器30からの停止信号はアサートされ
ないままで、次のテストサイクルに進む。しかしながら、比較処理において相違
が発見されると、応答評価器30からの停止信号がアサートされ、次のテストサイ
クルは中断される。ブロック54において、応答評価器30は、最終的にチップ20の
外で使用される適切な誤り情報をブロック32と通信するための制御を取得する。
この情報は、その後、修復プロセスを制御するのに使用することができる。通信
が完了すると、停止信号が再び逆アサートされ(de-asserted)るので、テストは
、あらかじめ指定された方法で続行させることができ、そして最終的に完了する
。物理的なアドレスシーケンスも、テストパターンの情報内容も、適用するテス
トに固有であるため、本発明ではこれらは特定されていない。
stEnableは、動作の通常モードを制御する。この通常モードでは、BISTはアイド
ル状態で、BISTの各種のアクティブ項目(item)はディセーブルされており、BIST
シェル、特にブロック28と30は透過的である。このため、信号の送信はほとんど
影響を受けない。この状態は、特に製造テスト手順が終了した後に、長時間続く
ことがある。bistEnable信号が作動すると、システムが動作モード52、54になる
。StimGenモード52では、刺激生成器28が制御を取得し、いわゆるMarchテストに
従うなどによってメモリテストが行なわれる。このテスト手順では、アドレスA
とデータDIのシーケンスの組が生成され、この組がメモり24に提示され、最終的
にメモり24からの対応するデータ出力DOのシーケンスとなる。さらに、刺激生成
器28は、アドレスAと対応する予測応答ERとを応答評価器(Response Evaluator)3
0に送信する。一般には（例外もあるが）、予測応答ERは、もっとも最近にその
アドレスに書き込まれた対応データDIに一致する。さらに、ここで、一連のアド
レスに対するDIワードのシーケンスは、相互に等しくてもよいことに留意すべき
である。次に、ブロック30で受信されたメモリ24からのデータ出力DOが、応答評
価器54の中で該当するデータと比較される。マルチアドレス式テストシーケンス
の全体は、図3に示されている。比較処理において、データ出力と予測応答との
間に相違が見い出せない場合には、応答評価器30からの停止信号はアサートされ
ないままで、次のテストサイクルに進む。しかしながら、比較処理において相違
が発見されると、応答評価器30からの停止信号がアサートされ、次のテストサイ
クルは中断される。ブロック54において、応答評価器30は、最終的にチップ20の
外で使用される適切な誤り情報をブロック32と通信するための制御を取得する。
この情報は、その後、修復プロセスを制御するのに使用することができる。通信
が完了すると、停止信号が再び逆アサートされ(de-asserted)るので、テストは
、あらかじめ指定された方法で続行させることができ、そして最終的に完了する
。物理的なアドレスシーケンスも、テストパターンの情報内容も、適用するテス
トに固有であるため、本発明ではこれらは特定されていない。
【００１５】
図3は、9N Marchメモリテストを実行するために編成された有限状態マシンを
示す。図を簡潔にするため、状態のみが示されている。初期化(Init)のあと、内
容W0のワードが、通常適用可能なアドレス全てについて、サイクルの1シーケン
スで書き込まれる（このとき、各サイクルは1つのワード位置に対応する）。次
に、アクションR0で、すべてのアドレスまたは前に書き込まれた一部のアドレス
に属する位置のシーケンスが読み取られ、意図的にワードW0が再び生成され、同
じアドレッシング動作サイクル内で、ワードW1が該当するワード位置に書き込ま
れる。次に、これらの読み取り／書き込みサイクルが、3番目のデータ内容に対
して再び実行される（このステップはR1/W2として示されている）。次に、これ
らの読み取り／書き込みサイクルが、R2/W3として4番目のデータ内容に対して再
び実行される。ここで、W3は、さらなるアドレス変更なしの書き込み後ただちに
読み取られる（このステップはR3として示されている）。次に、実際に格納され
た内容を調べるため、R3Aとして示されるステップで、すべてのワードがもう一
度読み取られる。このステップは、1つのアドレス位置あたりの合計9ステップの
最後のステップである。図は、Ready状態とIdle状態で完了している。9N March
テスト手順は、現在使用されているいくつかのテスト方法の1つであり、本発明
は、特にこのテスト方法に限定されるわけではない。実際に、本発明は、アドレ
ッシングシーケンスが異なっていても、読み取り時と書き込み時のアドレッシン
グシーケンスが異なっていても、そして1つのシーケンスで書き込まれる連続す
るデータワードが、相互に、事前に定められたビットパターンしか異なっていな
い場合にも、同様に適用可能である。
示す。図を簡潔にするため、状態のみが示されている。初期化(Init)のあと、内
容W0のワードが、通常適用可能なアドレス全てについて、サイクルの1シーケン
スで書き込まれる（このとき、各サイクルは1つのワード位置に対応する）。次
に、アクションR0で、すべてのアドレスまたは前に書き込まれた一部のアドレス
に属する位置のシーケンスが読み取られ、意図的にワードW0が再び生成され、同
じアドレッシング動作サイクル内で、ワードW1が該当するワード位置に書き込ま
れる。次に、これらの読み取り／書き込みサイクルが、3番目のデータ内容に対
して再び実行される（このステップはR1/W2として示されている）。次に、これ
らの読み取り／書き込みサイクルが、R2/W3として4番目のデータ内容に対して再
び実行される。ここで、W3は、さらなるアドレス変更なしの書き込み後ただちに
読み取られる（このステップはR3として示されている）。次に、実際に格納され
た内容を調べるため、R3Aとして示されるステップで、すべてのワードがもう一
度読み取られる。このステップは、1つのアドレス位置あたりの合計9ステップの
最後のステップである。図は、Ready状態とIdle状態で完了している。9N March
テスト手順は、現在使用されているいくつかのテスト方法の1つであり、本発明
は、特にこのテスト方法に限定されるわけではない。実際に、本発明は、アドレ
ッシングシーケンスが異なっていても、読み取り時と書き込み時のアドレッシン
グシーケンスが異なっていても、そして1つのシーケンスで書き込まれる連続す
るデータワードが、相互に、事前に定められたビットパターンしか異なっていな
い場合にも、同様に適用可能である。
【００１６】
図4A、4Bは、それぞれ、誤りマップと、それに対応する無損失の圧縮された信
号化パターンの一例を示す。誤りマップは、使用するアドレスシーケンスに依存
する論理誤りマップである。本例に示されている小さなメモリは、それぞれ1〜6
まで番号が付けられた6個のビットまたは列のみで構成される、1〜13の番号が付
けられた13個の行またはワードのみを有する。本例において「1」によって示さ
れているように、この例の誤りマップは、誤りのある1列(#2)と、誤りのある1行
(#9)と、第5行、第4列における1個のランダム誤りビットとを有する。本例のテ
ストのロジックシーケンスは、一番上の行から一番下の行まで順に進行するが、
これに限定されるものではない。留意すべき点は、テスト全体として、アドレス
シーケンスが異なる組み合わせを使用してよいことである。誤りパターンの評価
そのものは、図5を参照して後述される。図1におけるブロック30は、示されるさ
まざまな誤りを逐次発見する。本実施例では、テスト対象のチップの外で使用す
るため、第1行は、完全に信号化され、そして誤りを示す少なくとも1個の一致し
ないビットが存在することを示すための先頭信号化「1」ビットが補われる。あと
に続く行が同じ誤りパターン(これ自体は任意のものでよい)を示す限り、応答信
号化は、先頭を「0」ビットに限定し、実際の行の残りは抑制される。しかしな
がら、第5行は、1個のランダム誤りビットをゆうするので誤りパターンが異なる 。従って、この行には、第1行と同じ拡張信号化が行われる。第1実施例の場合、
これは、誤りパターン全体を送信することである。第6行も、上述のランダムな
ビット誤りを有していないという点で、誤りパターンが異なるので、この行にも
、第1行と同じ拡張応答信号化が行われる。第7行と第8行は、再び同じ誤りパタ
ーンを有しているので、先頭の「0」のみの信号化に限定される。第9行は、行エ
ラーを有し、そしてこの行にも第1行と同じ拡張信号化が行われ、誤りパターン
全体が送信される。第10行は、この行エラーを有していないので、第1行と同じ
拡張応答信号化が行われ、誤りパターン全体が送信される。この誤りパターンは
、最後の3行にも同様に繰り返されるので、最後の3行は、先頭の0のみが信号化
される。図示されるように、完全な誤りビットマップでは、6×13 = 78ビットの
通信が必要となる。ここに示す本発明の実施例の場合、これをわずか43ビットに
制限し、約50%の節減がもたらされる。A行、B列と、本例に示されているような
誤りパターンC行を有する大規模なメモリの場合、完全な誤りマップの場合のAB
ビットに対し、本実施例における圧縮された応答信号化は、約A + B + 2BCビッ
トに制限される。図に示されている以外の誤りビットの配置では、ビット数の削
減率は異なり、分析式も上式とは異なる。
号化パターンの一例を示す。誤りマップは、使用するアドレスシーケンスに依存
する論理誤りマップである。本例に示されている小さなメモリは、それぞれ1〜6
まで番号が付けられた6個のビットまたは列のみで構成される、1〜13の番号が付
けられた13個の行またはワードのみを有する。本例において「1」によって示さ
れているように、この例の誤りマップは、誤りのある1列(#2)と、誤りのある1行
(#9)と、第5行、第4列における1個のランダム誤りビットとを有する。本例のテ
ストのロジックシーケンスは、一番上の行から一番下の行まで順に進行するが、
これに限定されるものではない。留意すべき点は、テスト全体として、アドレス
シーケンスが異なる組み合わせを使用してよいことである。誤りパターンの評価
そのものは、図5を参照して後述される。図1におけるブロック30は、示されるさ
まざまな誤りを逐次発見する。本実施例では、テスト対象のチップの外で使用す
るため、第1行は、完全に信号化され、そして誤りを示す少なくとも1個の一致し
ないビットが存在することを示すための先頭信号化「1」ビットが補われる。あと
に続く行が同じ誤りパターン(これ自体は任意のものでよい)を示す限り、応答信
号化は、先頭を「0」ビットに限定し、実際の行の残りは抑制される。しかしな
がら、第5行は、1個のランダム誤りビットをゆうするので誤りパターンが異なる 。従って、この行には、第1行と同じ拡張信号化が行われる。第1実施例の場合、
これは、誤りパターン全体を送信することである。第6行も、上述のランダムな
ビット誤りを有していないという点で、誤りパターンが異なるので、この行にも
、第1行と同じ拡張応答信号化が行われる。第7行と第8行は、再び同じ誤りパタ
ーンを有しているので、先頭の「0」のみの信号化に限定される。第9行は、行エ
ラーを有し、そしてこの行にも第1行と同じ拡張信号化が行われ、誤りパターン
全体が送信される。第10行は、この行エラーを有していないので、第1行と同じ
拡張応答信号化が行われ、誤りパターン全体が送信される。この誤りパターンは
、最後の3行にも同様に繰り返されるので、最後の3行は、先頭の0のみが信号化
される。図示されるように、完全な誤りビットマップでは、6×13 = 78ビットの
通信が必要となる。ここに示す本発明の実施例の場合、これをわずか43ビットに
制限し、約50%の節減がもたらされる。A行、B列と、本例に示されているような
誤りパターンC行を有する大規模なメモリの場合、完全な誤りマップの場合のAB
ビットに対し、本実施例における圧縮された応答信号化は、約A + B + 2BCビッ
トに制限される。図に示されている以外の誤りビットの配置では、ビット数の削
減率は異なり、分析式も上式とは異なる。
【００１７】
図5は、図4と共に使用する応答評価器の一実施例である。図を簡潔にするため
、同期化や、その他の適用可能な回路の制御は、示されていない。図の一番上に
おいて、本実施例における予測応答パターンと実際の応答パターンは、いずれも
長さ240ビットを有し、かつ高速処理を達成するために、ブロック60においてビ
ットごとに平行して比較される。本実施例の場合、この比較により、240ビット
のカレント誤りワードが生成される。このワードは、1サイクルの遅延を発生さ
せるためにレジスタ64に格納され、さらに、ブロック62において、前の誤りワー
ドと比較され、この結果、240ビットの差異ベクトルが生成される。ブロック66
において、このベクトルは、すべてが0のパターンであるか否かがチェックされ
る。yesの場合、停止信号は「0」でアサートされないままであり、カレントアド
レスの誤り情報は、圧縮された応答「0」となる。このチェックで、すべてが0の
パターンでない場合には、停止信号は「1」にアサートされ、カレントアドレス
の誤り情報は、誤り情報「1」とカレント誤りワードとを信号化することによる
全体応答となる。ただし、このような完全な誤りデータが出力されるのは、例外
的な状況の場合のみであることは明らかであろう。さらに留意すべき点は、縮退
故障などの、対象パターンに対して検出されない状態の誤りが、1つのアドレス
とパターンに対して誤り検出をしないと言う結果になることもありうる点である
。
、同期化や、その他の適用可能な回路の制御は、示されていない。図の一番上に
おいて、本実施例における予測応答パターンと実際の応答パターンは、いずれも
長さ240ビットを有し、かつ高速処理を達成するために、ブロック60においてビ
ットごとに平行して比較される。本実施例の場合、この比較により、240ビット
のカレント誤りワードが生成される。このワードは、1サイクルの遅延を発生さ
せるためにレジスタ64に格納され、さらに、ブロック62において、前の誤りワー
ドと比較され、この結果、240ビットの差異ベクトルが生成される。ブロック66
において、このベクトルは、すべてが0のパターンであるか否かがチェックされ
る。yesの場合、停止信号は「0」でアサートされないままであり、カレントアド
レスの誤り情報は、圧縮された応答「0」となる。このチェックで、すべてが0の
パターンでない場合には、停止信号は「1」にアサートされ、カレントアドレス
の誤り情報は、誤り情報「1」とカレント誤りワードとを信号化することによる
全体応答となる。ただし、このような完全な誤りデータが出力されるのは、例外
的な状況の場合のみであることは明らかであろう。さらに留意すべき点は、縮退
故障などの、対象パターンに対して検出されない状態の誤りが、1つのアドレス
とパターンに対して誤り検出をしないと言う結果になることもありうる点である
。
【００１８】
図4Bから明らかなように、多くの場合、それぞれ直前の行と同じでない第9行
と第10行のように（第10行は第8行と同じではあるが）、前の行と同じでない行
は、対で発生する。この特徴により、「01」などの固有の先頭コードを割り当て
ることによって、さらに応答信号化を圧縮することが可能になる。本例の形式の
場合、この方法は、1行あたり1ビットを追加することが必要となり(+13)、そし
て2個の6ビット全体応答を節減する(-12)。しかしながら、より長い行を有する
メモリの場合、さらに多くのビットが節減される。しかしながら、この場合には
、図5の構成において1行分の余分な期間、誤りパターンをバッファに格納してお
く必要がある。別の手順として、3つの連続する誤りパターンを比較し、後に検
出された誤りパターンを考慮して、特定の誤りパターンについて圧縮された信号
化を出力することもできる。
と第10行のように（第10行は第8行と同じではあるが）、前の行と同じでない行
は、対で発生する。この特徴により、「01」などの固有の先頭コードを割り当て
ることによって、さらに応答信号化を圧縮することが可能になる。本例の形式の
場合、この方法は、1行あたり1ビットを追加することが必要となり(+13)、そし
て2個の6ビット全体応答を節減する(-12)。しかしながら、より長い行を有する
メモリの場合、さらに多くのビットが節減される。しかしながら、この場合には
、図5の構成において1行分の余分な期間、誤りパターンをバッファに格納してお
く必要がある。別の手順として、3つの連続する誤りパターンを比較し、後に検
出された誤りパターンを考慮して、特定の誤りパターンについて圧縮された信号
化を出力することもできる。
【００１９】
上述の手順は、さらに、以下のように拡張することが出来る。無損失の圧縮さ
れた応答信号化パターンは、長い文字列で発生することがあるため、その場合、
テスターは、所定の期間について、1クロックサイクルあたり1ビットのみを受信
する。誤りが検出されても、実行全体にかかる時間は、誤りがまったく検出され
ないときの実行時間よりほんのわずかしか長くならない。修復可能範囲の上限に
あたるさまざまな誤りパターンについてこの追加時間を推定できるので、修復に
対して意味を持つ最大テスト時間を推定することができる。BIST手順がこの推定
された時間長内に完了しなかったメモリは、修復できないものとみなし、そのテ
ストを中止し、回路を破棄することが出来る。図を簡潔にするため、この追加チ
ェックは、図示されていない。最大実行時間長の選択は、適切なパラメータであ
る。例えば、図4Bの場合、第1行に位置しない行誤りごとに、抽出されない信号
化がそれぞれ2つずつ生成される。同じことは、ランダムなエラーにもあてはま
る。また、それぞれ完全な誤りマップの「1」の列によって表される一連の列誤
りからは、まとめて1つの圧縮されない信号化が生成される。この場合、メモリ
の設計においては、各パターンが結果として得られる送信時信号化ビット長と結
合されている、修復が最大限可能となる誤りパターンの範囲を決めなければなら
ない。ビット長の最大値は、確率を厳しく取る場合には、いくらか低い値(例え
ば、10%低い値)に指定することが出来、そして上述の最大しきい値信号化長の設
定に適用すべきである。ここで留意すべきことは、いずれの場合においても、信
号化の全体長は、外部テスターのメモリ容量を超えてはならないことである。
れた応答信号化パターンは、長い文字列で発生することがあるため、その場合、
テスターは、所定の期間について、1クロックサイクルあたり1ビットのみを受信
する。誤りが検出されても、実行全体にかかる時間は、誤りがまったく検出され
ないときの実行時間よりほんのわずかしか長くならない。修復可能範囲の上限に
あたるさまざまな誤りパターンについてこの追加時間を推定できるので、修復に
対して意味を持つ最大テスト時間を推定することができる。BIST手順がこの推定
された時間長内に完了しなかったメモリは、修復できないものとみなし、そのテ
ストを中止し、回路を破棄することが出来る。図を簡潔にするため、この追加チ
ェックは、図示されていない。最大実行時間長の選択は、適切なパラメータであ
る。例えば、図4Bの場合、第1行に位置しない行誤りごとに、抽出されない信号
化がそれぞれ2つずつ生成される。同じことは、ランダムなエラーにもあてはま
る。また、それぞれ完全な誤りマップの「1」の列によって表される一連の列誤
りからは、まとめて1つの圧縮されない信号化が生成される。この場合、メモリ
の設計においては、各パターンが結果として得られる送信時信号化ビット長と結
合されている、修復が最大限可能となる誤りパターンの範囲を決めなければなら
ない。ビット長の最大値は、確率を厳しく取る場合には、いくらか低い値(例え
ば、10%低い値)に指定することが出来、そして上述の最大しきい値信号化長の設
定に適用すべきである。ここで留意すべきことは、いずれの場合においても、信
号化の全体長は、外部テスターのメモリ容量を超えてはならないことである。
【００２０】
さらに、前後の誤りパターン間にあらかじめ決められた対応関係が無い場合に
は、応答評価器によって生成されるデータの量をさらに低減させることも可能で
ある。図4Bからわかるように、非圧縮応答信号化パターンの多くは、1つまたは2
〜3個のみの「1」ビットしか有していない。このため、送信される情報の量は、
実際の非圧縮信号化とその直前の非圧縮信号化の相違のみを指定する差異符号化
によって低減することができる。図4Bの場合、これにより、行1、5、6は6ビット
のうち1ビットのみが信号化され、行9と10はパターン全体が信号化されている。
これにより、ビット数が、13+30=43から、約13+3×3+2×6=34に低減される。よ
り大きなメモリでは、節減はより大きくなる。非均一な列誤りに対しては、アレ
イサイズが同じ場合、節減は小さい。この場合にも、先頭コードビットをさらに
追加する必要がある。さらに、対応しない誤りパターンを区別するための他のタ
イプの符号化も可能であろう。
は、応答評価器によって生成されるデータの量をさらに低減させることも可能で
ある。図4Bからわかるように、非圧縮応答信号化パターンの多くは、1つまたは2
〜3個のみの「1」ビットしか有していない。このため、送信される情報の量は、
実際の非圧縮信号化とその直前の非圧縮信号化の相違のみを指定する差異符号化
によって低減することができる。図4Bの場合、これにより、行1、5、6は6ビット
のうち1ビットのみが信号化され、行9と10はパターン全体が信号化されている。
これにより、ビット数が、13+30=43から、約13+3×3+2×6=34に低減される。よ
り大きなメモリでは、節減はより大きくなる。非均一な列誤りに対しては、アレ
イサイズが同じ場合、節減は小さい。この場合にも、先頭コードビットをさらに
追加する必要がある。さらに、対応しない誤りパターンを区別するための他のタ
イプの符号化も可能であろう。
【００２１】
さらなる特徴は、欠陥指向のアドレス順序決定である。この特徴は、Marchテ
ストの場合、論理アドレス順序が、原理的に任意でよいという事実に基づく。こ
のため、多数の連続するアドレスが同じ誤りパターンを有するように、アドレス
順序を選択することができる。この選択は、実際の誤りを認識しないで行うこと
ができる。例えば、ビット線誤りが、一般にもっとも発生しやすい誤りであるた
め、Marchテストのアドレス順序は、メモリの物理的なビット線を共有するアド
レスに沿って連続的にテストが進行するように選択できる。ここで留意すべき点
は、メモリアレイ内の物理アドレスは、アドレスビットによって決まる論理アド
レスと同じである必要がないということである。つまり、ビット線に誤りがある
場合、その特定ビット線誤りに対し1つの完全な応答信号化のみを交信すればよ
い。特に、ある種のメモリ技術に対しては、列エラーの発生確率が最大となるこ
とが判明している。
ストの場合、論理アドレス順序が、原理的に任意でよいという事実に基づく。こ
のため、多数の連続するアドレスが同じ誤りパターンを有するように、アドレス
順序を選択することができる。この選択は、実際の誤りを認識しないで行うこと
ができる。例えば、ビット線誤りが、一般にもっとも発生しやすい誤りであるた
め、Marchテストのアドレス順序は、メモリの物理的なビット線を共有するアド
レスに沿って連続的にテストが進行するように選択できる。ここで留意すべき点
は、メモリアレイ内の物理アドレスは、アドレスビットによって決まる論理アド
レスと同じである必要がないということである。つまり、ビット線に誤りがある
場合、その特定ビット線誤りに対し1つの完全な応答信号化のみを交信すればよ
い。特に、ある種のメモリ技術に対しては、列エラーの発生確率が最大となるこ
とが判明している。
【００２２】
一般に、誤り信号化の低減とは、一定のテスト実行時間長に対して、BISTがよ
り多数のメモリに対して完了できるので、不当に「修復不可能」と評価されてし
まう確率が低減されるということを意味する。
り多数のメモリに対して完了できるので、不当に「修復不可能」と評価されてし
まう確率が低減されるということを意味する。
【図１】本発明を具体化する集積回路アーキテクチャを示す。
【図２】図1のアーキテクチャの動作モードを示す。
【図３】9N Marchメモリテストを実行するために編成された有限状態マシンを
示す。
示す。
【図４】誤りマップと、それに対応する誤り情報の例を示す。
【図５】応答評価器の実施例を示す。
20 集積回路チップ
22 さらなる機能
24 メモリアレイ
26 ブロック
28 刺激生成器
30 応答評価器
32 ブロック
34 ライン
36 束
50 ブロック
52 StimGenモード
54 RestEvalモード
A アドレス
DI データ入力
DO データ出力
ER 予測応答
R0,R1,R2,R3 読み取りアクション
W0,W1,W2,W3 書き込みアクション
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ルースベルグ グイラウメ イー エー
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
(72)発明者 ヴィラーゲ パウル
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
Ｆターム(参考） 2G132 AA08 AB01 AC01 AD06 AE14
AE22 AG01 AH07 AK01 AK29
AL05 AL09
5B015 JJ31 MM07 PP08 RR03
5L106 AA01 AA02 DD01 DD22 DD23
5M024 AA70 AA91 BB30 BB40 KK35
MM05 MM10 PP01 PP10
(54)【発明の名称】 誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの１つのみを圧縮応答の
形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイ
およびメモリベース装置をテストする方法
Claims (11)
- 【請求項１】 メモリアレイと刺激(stimulus)生成器／応答評価器の組とをインタフェース処
理することによりメモリアレイをテストする方法であって、非テスト条件時にお
いて当該組を透過モードにし、テスト条件時において、当該組をそれぞれ刺激生
成モードと応答評価モードにし、かつ、その後のアレイ修復条件において、行ベ
ースおよび／または列ベースの修復介入を可能にする方法において、 当該方法が、当該評価器に連続する誤りパターンの間の対応関係を評価させ、
かつ、前の誤りパターンと後の誤りパターンの間の所定の対応関係に基づいて、
無損失の圧縮応答パターンの形式でのみ当該2つのパターンのうちの1つを信号化
するために、外部回路に誤り応答信号化モードをさらに提供することを特徴とす
る方法。 - 【請求項２】 当該テスト条件時において、一方で、当該生成モードと評価モードを交替させ
、かつ他方で、当該生成器の中断モードと当該評価器の応答信号化モードとを交
替させることを、さらに特徴とする、請求項1に記載の方法。 - 【請求項３】 当該前後の誤りパターンが時間的に隣接している、請求項1に記載の方法。
- 【請求項４】 当該所定の対応関係が、当該前後の誤りパターンが相互に同じであることを意
味する、請求項1に記載の方法。 - 【請求項５】 当該前後の誤りパターンが、1つまたは複数の列誤りを共有する、請求項4に記
載の方法。 - 【請求項６】 当該圧縮応答パターンが、実際の誤りパターンに依存しない、請求項1に記載
の方法。 - 【請求項７】 非圧縮応答パターンが、誤りパターンの比較された組の他の誤りパターンに関
する差分符号化に基づいて形成される、請求項1に記載の方法。 - 【請求項８】 当該刺激生成器手段が、対応する誤りパターンのシーケンスを得る確率を高め
るように順序が決定されるメモリアドレスのシーケンスを提示する、請求項1に
記載の方法。 - 【請求項９】 請求項1に記載の方法を実施するように構成されていて、かつメモリアレイと
刺激生成器／応答評価器の組とのインタフェース処理のためのインタフェースを
有し、かつ 非テスト条件時において、当該組を透過モードにし、かつテスト条件時におい
て、当該組をそれぞれ刺激生成モードと応答評価モードにする回路を有するメモ
リベースの装置において、 当該評価器が、連続する誤りパターンの組に対して作動する対応関係評価装置
を有し、かつ、さらに、当該評価装置によって検出される前の誤りパターンと後
の誤りパターンの間の所定の対応関係に基づいて、当該誤りパターンのうちの1
つのみを無損失の圧縮応答パターンの形式で信号化するための、外部回路への誤
り応答信号化出力を有することを特徴とするメモリベースの装置。 - 【請求項１０】 当該評価装置が、1誤りパターンの格納装置深さを有する格納装置を有する、
請求項9に記載の方法。 - 【請求項１１】 当該メモリが、メモリ機能とさらなる機能を備えた集積回路チップ上の埋め込
みメモリである、請求項9に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99202416 | 1999-07-22 | ||
| EP99202416.6 | 1999-07-22 | ||
| PCT/EP2000/006815 WO2001008161A2 (en) | 1999-07-22 | 2000-07-17 | A method and a device for testing a memory array in which fault response is compresed |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003505816A true JP2003505816A (ja) | 2003-02-12 |
Family
ID=8240482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001512584A Withdrawn JP2003505816A (ja) | 1999-07-22 | 2000-07-17 | 誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの１つのみを圧縮応答の形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイおよびメモリベース装置をテストする方法 |
Country Status (7)
| Country | Link |
|---|---|
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| EP (1) | EP1116241A2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100565889B1 (ko) * | 2004-11-03 | 2006-03-31 | 삼성전자주식회사 | 메모리 테스트 방법, 메모리 모듈의 허브 및 이를 가지는풀리 버퍼드 듀얼인라인 메모리 모듈 |
| US7596729B2 (en) * | 2006-06-30 | 2009-09-29 | Micron Technology, Inc. | Memory device testing system and method using compressed fail data |
| KR200458078Y1 (ko) * | 2010-02-22 | 2012-01-18 | 이동훈 | 각도조절이 가능한 거울 |
| CN111208407B (zh) * | 2018-11-21 | 2022-05-31 | 上海春尚电子科技有限公司 | 一种数字集成电路芯片辅助测试系统 |
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|---|---|---|---|---|
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| US5020011A (en) * | 1989-11-07 | 1991-05-28 | Array Analysis, Inc. | System for displaying adaptive inference testing device information |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JP3015661B2 (ja) * | 1994-04-27 | 2000-03-06 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5577050A (en) * | 1994-12-28 | 1996-11-19 | Lsi Logic Corporation | Method and apparatus for configurable build-in self-repairing of ASIC memories design |
| US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
| JPH0963300A (ja) * | 1995-08-22 | 1997-03-07 | Advantest Corp | 半導体メモリ試験装置のフェイル解析装置 |
| JP3700797B2 (ja) * | 1996-08-09 | 2005-09-28 | 株式会社アドバンテスト | メモリ試験装置 |
| US6360340B1 (en) * | 1996-11-19 | 2002-03-19 | Teradyne, Inc. | Memory tester with data compression |
| US5913928A (en) * | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
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2000
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