JP3700797B2 - メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は集積回路化された半導体メモリを試験するメモリ試験装置に関し、特に詳しくは試験の結果を記憶させる不良解析メモリに関する発明である。
【０００２】
【従来の技術】
図１０に従来のメモリ試験装置の基本構成を示す。メモリ試験装置は、タイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、論理比較器ＤＣと、不良解析メモリＦＭとにより構成されている。
タイミング発生器ＴＧで発生する基準クロックによりパターン発生器ＰＧは被試験メモリＭＵＴに与えるアドレス信号、データ信号、制御信号を発生する。
【０００３】
これらの信号は波形整形器ＦＣに与えられ、試験に必要な波形に整形して被試験メモリＭＵＴに印加される。被試験メモリＭＵＴから読み出されたデータ信号は論理比較器ＤＣに与えられ、ここでパターン発生器ＰＧからの期待値データと比較されてその一致、不一致により被試験メモリＭＵＴの良否判定を行う。
不一致の時は、論理比較器ＤＣから不良解析メモリＦＭにフェイル信号（フェイルデータ）が出力され、パターン発生器ＰＧからのアドレス信号によって指定される不良解析メモリＦＭのアドレスにフェイルデータを格納する。
【０００４】
試験終了後、この不良解析メモリＦＭに格納したフェイルデータを参照して被試験メモリＭＵＴの不良解析を行う。つまり、例えば不良個所が検出された場合、この不良個所を被試験メモリＭＵＴに設けられている救済手段によって救済が可能か否かを判定すること等に利用される。
不良解析メモリＦＭは、被試験メモリＭＵＴと同等の動作速度と容量と持ち、被試験メモリＭＵＴと同じアドレス信号が印加される。試験開始前にメモリの内容を０にクリアしておき、試験によって発生したフェイルデータを１として格納する。
【０００５】
従来不良解析メモリＦＭには、高速のスタティック型のＳＲＡＭを使用していたが、近年高速ＳＲＡＭを製造する各メーカーでは容量拡張の計画が無くなる傾向にあり、被試験メモリＭＵＴの容量拡張に対応して容量拡張された高速ＳＲＡＭを不良解析メモリに使用することが困難になって来ている。そこでＳＲＡＭの代わりに随時リフレッシュ動作を必要とするＤＲＡＭを使用して不良解析メモリを構成することが考えられるが、この場合ＤＲＡＭはＳＡＲＭに比べて動作速度が遅いため、単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行うとインタリーブ数（並列処理化数）を大きくせざるを得なくなる。
【０００６】
ここでメモリのインタリーブ動作について簡単に説明する。メモリのインタリーブ動作とは、同じ容量のメモリブロックを複数用意し、これらメモリブロックを少しずつタイミングをずらして動作させ全体として動作速度を上げる方式。メモリブロックの数をインタリーブ数といい、メモリブロックをインタリーブのバンクとも言う。例えば、サイクル１００ｎｓで動作するメモリブロックを４つ用意（４バンク）し、これを２５ｎｓずつずらせて動作させると、全体としてサイクル２５ｎｓで動作するメモリと等価になる（図１１参照）。
【０００７】
【発明が解決しようとする課題】
動作が遅いＤＲＡＭを用い、更にＤＲＡＭをインターリーブ動作させることにより、結果的に高速データの書き込み及び読み出しが可能となる。ところでメモリの試験方法にセル間干渉試験がある。このセル間干渉試験とは被試験メモリ内の或るメモリセルに注目し、そのメモリセルに対して構造的に干渉を与えそうなメモリセルをアクセスしたとき、そのアクセスによって注目したメモリセルのデータが破壊されるかどうかの試験を順次注目するメモリセルを変えながら行なうメモリ試験方法を指す。図１２乃至図１４にこのセル間干渉試験に用いる試験パターンを示す。図１２はギャロッピング・パターン、図１３はピンポン・パターン、図１４はバタフライ・パターンを示す。図１４に示すバタフライ・パターンにおいて、Ｔｃは注目メモリセル、Ａ〜Ｄは干渉メモリセル、１〜８はアクセス順序を示す。
【０００８】
図１２乃至図１４に示したようにセル間干渉試験では互に近接したテストサイクルで同一アドレス（注目セル）が多数回にわたってアクセスされる。注目セルが不良であった場合、そのアクセス毎にフェイルが発生するから、フェイルデータの書込頻度が高くなる。この書込頻度に追従して書込を実行するにはインターリーブ数を大きく採らなければならなくなる。インターリーブ数を大きく採るものとすると、メモリの使用量が多くなり、安価なＤＲＡＭを用いるものとしても不良解析メモリのコストが高くなり、大型化する欠点が生じる。
【０００９】
この発明の目的は近接したテストサイクルにおいて、同一アドレスが多数回にわたってアクセスされ、そのアドレスにおいてフェイルが発生してもフェイルデータの書き込み頻度を低減させる手段を設け、この書き込み頻度低減手段（以下の実施例ではフェイルデータ圧縮部と称す）によってフェイルデータの書き込み頻度を低減させ、不良解析メモリのインターリーブ数を低減させ、少ない量のメモリ素子によって不良解析メモリを構成できるようにしようとするものである。
【００１０】
【課題を解決するための手段】
この発明では近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出された場合は、その同一アドレスの複数回のフェイル情報を１回の書き込み情報に圧縮し、１回の書き込みで済ませるように構成したものである。
【００１１】
従って、この発明によれば近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出されても、そのフェイルデータは１回の書き込みデータに圧縮するから、不良解析メモリへの書き込み頻度を低減させることができる。
この結果、不良解析メモリのインターリーブ数を特に増加させなくても済むことになり、不良解析メモリの規模を小さくできる利点が得られる。
【００１２】
【発明の実施の形態】
図１にこの発明によるメモリ試験装置に用いる不良解析メモリＦＭの全体の構成を示す。図中ＢＡＫ＃１〜ＢＡＫ＃ＮはＤＲＡＭによって構成したＤＲＡＭメモリバンク部を示す。この発明ではこのＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎにフェイルデータ圧縮部１３で圧縮したフェイルデータＦＤをデータ分配制御部１４で決定したＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込むように構成した点を特徴とするものである。
【００１３】
メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃ＮをＤＲＡＭによって構成した場合に、ＤＲＡＭにはリフレッシュ（メモリの記憶保持動作）が一定時間毎に必要なので、タイミング発生器ＴＧ（図１０参照）の基準クロックで直接動作させることができる。
このため、ＤＲＡＭによってメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成した場合には、ＤＲＡＭ動作用のクロックを発生させるＤＲＡＭクロック発生部１５が必要になる。タイマ１６はこのＤＲＡＭクロック発生部１５からのクロックを使用してメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに対するリフレッシュ・リクエスト信号ＲＦＲＥＱを発生する。
【００１４】
アドレス選択部１１はパターン発生器ＰＧ（図１０参照）からのアドレス信号を、メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成するＤＲＡＭのロウアドレス及びカラムアドレスの構成に合わせてフォーマット（並べ換え）する。アドレス選択部１１の出力のロウアドレスＲＡa 及びカラムアドレスＣＡa と論理比較器ＤＣ（図１０参照）からのフェイルデータＦＤa はタイミング発生器ＴＧから与えられる基準クロックに同期した信号である。同期化回路部１２はこれらの信号をＤＲＡＭクロック発生部１５の動作クロックに同期したロウアドレスＲＡb 、カラムアドレスＣＡb 、フェイルデータＦＤb 信号に変換する。
【００１５】
フェイルデータ圧縮部１３は近接した試験サイクルの同一アドレスを検出し、一致が検出された場合、それらのフェイルデータをビット毎に論理和をとって１つのデータに圧縮し、１回のフェイルストア動作で処理が完了するデータに変換する。
データ分配制御部１４は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに分配されたフェイルデータを各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎとの書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎの授受により、どのＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに格納するかを制御する。
【００１６】
各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎは内部に複数のＤＲＡＭを持ち、データ分配制御部１４の制御によりフェイルデータの格納を行う。尚、図１において、ＲＡa ，ＲＡb ，ＲＡc はロウアドレス信号を示し、添字のａ，ｂ，ｃにより、タイミングを区別している。同様にＣＡa ，ＣＡb ，ＣＡc はカラムアドレス信号、ＦＤa ，ＦＤb ，ＦＤc はフェイルデータを示す。
【００１７】
図２にフェイルデータ圧縮部１３の具体的な実施例を示す。ＤＦA1〜ＤＦA5はフェイルデータの全ビット幅のデータをＤＲＡＭクロック発生部１５から出力される動作クロックＣＬＫ1 に同期して順次後段に向ってシフトさせるパイプライン構造のＤ型フリップフロップ群を示す。
ＤＦB1〜ＤＦB4はフェイル情報の有無を表わすフェイルストアフラグＦＳＦを伝送するパイプライン構造のフリップフロップ群を示す。つまりオアゲートＯＲ１により、全ビット幅のフェイルデータの入力から１ビットでも１論理のフェイル情報の存在を検出し、その検出した１論理のデータをフェイルストアフラグＦＳＦとしてクロックＣＬＫ1 に同期させて順次１段ずつ後段に向かってシフトさせる。
【００１８】
ＤＦC1〜ＤＦC5はロウアドレスＲＡb 及びカラムアドレスＣＡb を順次シフトさせるパイプライン構造のフリップフロップ群を示す。このフリップフロップ群ＤＦC1〜ＤＦC5によって１段ずつシフトされるロウアドレスＲＡb 及びカラムアドレスＣＡb をアドレス比較器１３Ｄ1 ，１３Ｄ2 ，１３Ｄ3 においてフリップフロップＤＦc4にストアされているロウアドレスＲＡb 及びカラムアドレスＣＡb と各段毎にストアされているアドレスとを比較し、アドレスの一致と、フリップフロップＤＦB4にストアされているフェイルストアフラグＦＳＦが１論理であることが合致すると、ゲート１３Ｃ1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力する。ゲート１３Ｃ1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力すると、ゲート１３Ａ1 ，１３Ａ2 ，１３Ａ3 は開の状態に制御され、各フリップフロップＤＦA1，ＤＦA2，ＤＦA3にストアされているフェイルデータはオアゲートＯＲ２で全て論理和されてフリップフロップＤＦA5にストアされ、４回分のフェイルデータを１回の書き込みで済むフェイルデータに圧縮される。
【００１９】
この圧縮動作が行なわれた場合、ゲート１３Ｂ1 ，１３Ｂ2 ，１３Ｂ3 は閉の状態に制御されるから、フェイルストアフラグＦＳＦは次段に伝達されない。つまり、レジスタＤＦB1，ＤＦB2，ＤＦB3には０論理が書き込まれ、爾後３回のシフト動作にはフェイルストアフラグＦＳＦは０論理に保持され、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みが禁止される。
【００２０】
他の圧縮動作の例として例えばレジスタＤＦC1にストアされているアドレス信号とレジスタＤＦC4にストアされているアドレス信号とが一致し、他は不一致である場合にはゲート１３Ａ1 だけが開いてレジスタＤＦA1にストアされているフェイルデータだけがオアゲートＯＲ２を通じてレジスタＤＦA4にストアされているフェイルデータ論理和がとられレジスタＤＦA5にストアされる。このとき、レジスタＤＦA1にストアされているフェイルデータはレジスタＤＦA2に送られるが、レジスタＤＦB2にはゲート１３Ｂ1 が閉じられるため０論理が書き込まれる。従って、今レジスタＤＦA2に送り込まれたフェイルデータがレジスタＤＦA4に送り込まれた状態ではレジスタＤＦB4に書き込まれるフェイルストアフラグＦＳＦは０論理であるため、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みは禁止される。つまり、この例では３サイクル前に圧縮されて、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込まれたことになる。
【００２１】
尚、ここで不良解析メモリＦＭでは一般に一度書き込まれたフェイルデータは書き換えを禁止するように構成される。このために、不良解析メモリＦＭでは書き込み動作をする際にはその書き込みを行なうアドレスのフェイルデータ（多ビットのデータ）を一度読み出し、その読み出したフェイルデータと新たに書き込みしようとするフェイルデータの論理和をとって書き込みを行なっている。従って図２に示したオアゲートＯＲ２には特に図示しないが不良解析メモリから読み出したフェイル情報も与えられる構成とされる。
【００２２】
メモリに対して書き込みの前に読み出しを行なう動作を一般にリードモディファイライト動作と呼んでいる。図３及び図４にリードモディファイライト動作の様子を示す。図３は毎回ロウアドレス信号Ｒｏｗ及びカラムアドレス信号Ｃｏｌｕｍｎが変化するランダムアクセスモードの例である。図４はロウアドレス信号Ｒｏｗは毎回入力せず、カラムアドレス信号Ｃｏｌｕｍｎだけを毎回入力するファーストページモードまたはハイパーページモードの動作例である。このファーストページモードでは高速のページリードモディファイライト動作を可能とする。従ってこの発明ではアドレスの内、ロウアドレスが同じフェルデータについてはファーストページモード動作を行って同一のＤＲＡＭメモリバンク部に書き込を行い、ロウアドレスが異なるフェルデータについてはメモリバンクを切替えてフェイルデータの書き込みを行う。
【００２３】
１つのロウアドレスに対してフェルデータが１つの場合には結果的に図３に示したランダムアクセスの動作となる。
図５はフェイルデータを書き込むＤＲＡＭバンク部を決定するデータ分配制御部１４の具体的な実施例を示す。このデータ分配制御部１４はフラグレジスタ群ＦＲＢと、フラグレジスタ群ＦＲＡと、ゲート群Ａ＃１〜Ａ＃Ｎ及びＢ＃１〜Ｂ＃Ｎと、ロウアドレスレジスタ群ＲＡＲと、アドレス比較器群ＣＭＰと、書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎを取り出すゲート群Ｃ＃１〜Ｃ＃Ｎと、入力された最新のロウアドレスを記憶するロウアドレス記憶器１４Ａと、書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎが出力されている状態を検出し、ゲート１４Ｂを閉の状態に制御するゲート１４Ｃと、後述する終了信号ＥＭＰＴＹとリセット信号を論理和して各フラグレジスタ群ＦＲＢ及びＦＲＡの各リセット端子Ｒに与えるオアゲート群Ｄ＃１〜Ｄ＃Ｎとによって構成される。
【００２４】
このデータ分配制御部１４では＃ＮＯ．（シャープナンバ）が若い程優先順位が高く、＃１側から優先的に動作する。つまり、フラグレジスタ群ＦＲＡ及びＦＲＢを構成している各フラグレジスタＦＲＡ＃１〜ＦＲＡ＃Ｎ及びＦＲＢ＃１〜ＦＲＢ＃Ｎは初期状態において全て初期化動作によってリセットされている。このため、ゲートＡ＃１だけが開に制御され、優先順位１位が与えられる。
【００２５】
フェイルデータ圧縮部１３からフェイルストアフラグＦＳＦ（１論理）が出力されると、ゲート１４Ｂが開き、クロックＣＬＫ1 がゲートＡ＃１を通じてロウアドレスレジスタＲＡＲ＃１のクロック入力端子とフラグレジスタＦＲＡ＃１のセット端子に与えられる。ロウアドレスレジスタＲＡＲ＃１にクロックＣＬＫ1 が与えられることによりフェイルデータ圧縮部１３から出力されているフェイルアドレスの中のロウアドレスＲＡｃがこのロウアドレスレジスタＲＡＲ＃１に取り込まれ、ロウアドレス記憶器１４Ａに取り込まれた同一のロウアドレスがアドレス比較器ＣＭＰ＃１で比較され、一致していればゲートＣ＃１に１論理を出力する。ゲートＣ＃１には既に１論理のフェイルストアフラグＦＳＦが与えられているから、ゲートＣ＃１は１論理の書き込み制御信号ＷＴ＃１を出力する。この書き込み制御信号ＷＴ＃１は図１に示したＤＲＡＭメモリバンク部ＢＡＫ＃１にフェイルデータを書き込むための制御信号として与えられる。
【００２６】
ＤＲＡＭメモリバンク部ＢＡＫ＃１でフェイルデータの書き込みが終了すると、このデータ分配制御部１４に終了信号ＥＭＰＴＹ＃１が返送されて来る。この終了信号ＥＭＰＴＹ＃１が返送されて来ることにより、フラグレジスタＦＲＡ＃１はリセットされ、これによりゲートＡ＃１が再度開の状態に復帰する（ゲートＡ＃１が閉の状態にあるとき、ゲートＡ＃２が開の状態に制御されている）。
【００２７】
従って次にフェイルストアフラグＦＳＦが１論理に反転すると、ロウアドレスレジスタＲＡＲ＃１に再びフェイルが発生したアドレスのロウアドレス信号がストアされ、再び書き込み制御信号ＷＴ＃１が出力される。このようにしてフェイルの発生がＤＲＡＭメモリバンク部ＢＡＫ＃１における処理時間より後のタイミングで発生している状態ではフェイルデータはメモリバンクＢＡＫ＃１に集中して書き込まれる。
【００２８】
これに対し、近接したテストサイクルにおいて異なるアドレスでフェイルが発生し、メモリバンクＢＡＫ＃１で書き込みの処理が終了しない状態で次のフェイルが発生したとすると、この場合にはゲートＡ＃２が開いているから、このゲートＡ＃２を通じてロウアドレスレジスタＲＡＲ＃２にクロックＣＬＫ1 が与えられ、そのフェイルが発生したアドレスのロウアドレス信号がロウアドレスレジスタＲＡＲ＃２に取り込まれる。このとき、ロウアドレス記憶器１４Ａにも同様のロウアドレス信号が取り込まれるから、アドレス比較器ＣＭＰ＃２が１論理の一致信号を出力し、ゲートＣ＃２から書き込み制御信号ＷＴ＃２を出力する。ここで更にメモリバンクＢＡＫ＃１及びメモリバンクＢＡＫ＃２が書き込み処理中に異なるアドレスで次のフェイルが発生した場合はゲートＣ＃３が書き込み制御信号ＷＴ＃３を出力し、メモリバンクＢＡＫ＃３に書き込みが実行され、いわゆるインターリーブ動作によって動作が遅いＤＲＡＭメモリバンク部ＢＡＫに書込を実行させる。
【００２９】
現実には異なるアドレスで近接してフェイルが発生する例は少なく、フェイルは全く生じないか或はわずかしか発生しない。然し乍ら図１２乃至図１４に示したようにセル間干渉テストパターンを実行した場合に、注目セルが不良の場合には近接したテストサイクルにおいてフェイルが発生する。同一アドレスにフェイルが発生した場合は、図２に示したフェイルデータ圧縮部１３で圧縮されるから、同一アドレスが連続してフェイルアドレスとして与えられることはない。現実には同一のロウアドレスでカラムアドレスだけが異なるアドレスでフェイルが発生する率が高い。
【００３０】
同一のロウアドレスがフェイルアドレスとしてデータ分配制御部１４に与えられた場合、アドレス比較器、例えばＣＭＰ＃１は１論理の一致信号を出力し続ける。よって同一のロウアドレスが続けて入力されている間は、ゲートＣ＃１は書き込み制御信号ＷＴ＃１を出力し続ける。よって同一のロウアドレスでカラムアドレスだけが異なるアドレスで発生したフェイルデータはページモードにより同一の例えばメモリバンクＢＡＫ＃１に書き込まれる。
【００３１】
この書き込むべきフェイルデータの数が或る数を越えるとメモリバンクＢＡＫ＃１に設けたバッファがオーバーフローするおそれがある。その場合にはオーバーフローしたＤＲＡＭメモリバンク部ＢＡＫ＃１はフル信号ＦＵＬＬ＃１を出力し、そのＤＲＡＭメモリバンク部ＢＡＫ＃１への書き込みを中断させる。つまり、この状態ではフラグレジスタＦＲＢ＃１はフル信号ＦＵＬＬ＃１によってセットされるため、アドレス比較器ＣＭＰ＃１に与えているイネーブル信号が１から０論理に反転する。このために出力も０論理に反転するからゲートＣ＃１は０論理を出力し、書き込み制御信号ＷＴ＃１は０論理に立下る。
【００３２】
一方アドレス比較器ＣＭＰ＃１の出力が０論理に立下るのと同時にゲート１４Ｃは１論理を出力し、ゲート１４Ｂを開に制御する。このとき、ゲートＡ＃１は閉じられており、これに代わってゲートＡ＃２が開の状態に制御されている。従ってロウアドレスレジスタＲＡＲ＃２に、次に供給されるロウアドレスがストアされる。これと同時にロウアドレス記憶器１４ＡにもクロックＣＬＫ1 に同期して同じロウアドレス信号をストアする。よってアドレス比較器ＣＭＰ＃２に同一のロウアドレスが与えられるから、アドレス比較器ＣＭＰ＃２は１論理を出力し、ゲートＣ＃２は書き込み制御信号ＷＴ＃２を出力する。
【００３３】
ゲートＣ＃２が書き込み制御信号ＷＴ＃２を出力するまでの間又は出力し終った後にＤＲＡＭメモリバンク部＃１が書き込み処理を終了すると、ＤＲＡＭメモリバンク部＃１は終了信号ＥＭＰＴＹ＃１を出力する。この終了信号ＥＭＰＴＹ＃１によってフラグレジスタＦＲＡ＃１とＦＲＢ＃１はリセットされ、フェイルデータの入力待ちの状態に戻される。
【００３４】
以上のデータ分配制御部の動作を要約すると、
▲１▼ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書き込み処理時間より長い周期で、且つ異なるアドレスでフェイルが発生した場合はそのフェイルデータは全てＤＲＡＭメモリバンク部ＢＡＫ＃１に書き込まれる。
▲２▼ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書き込み処理時間より短い周期で、且つ異なるアドレスでフェイルが発生した場合は、インターリーブ動作により、ＤＲＡＭメモリバンク部ＢＡＫ＃１，ＢＡＫ＃２，ＢＡＫ＃３，．．．の順にフェイルデータが書き込まれる。このとき最終バンクＢＡＫ＃Ｎに達する前に書き込みの終了したメモリバンク部が存在すれば、そちらにフェイルデータが書き込まれる。
【００３５】
▲３▼ロウアドレスが等しいアドレスでフェイルが発生した場合は、同一のメモリバンク例えばＢＡＫ＃１にフェイルデータが書き込まれる。
▲４▼ロウアドレスが等しいアドレスで連続的にフェイルが発生してＦＩＦＯメモリが満ぱいになった場合は、同一のメモリバンクへの書き込みが中断され、メモリバンクが切替られて他のメモリバンクに書き込み制御信号ＷＴ＃Ｎが出力される。
【００３６】
図６は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜＃Ｎの構成を示す。ここでは＃Ｎを代表して示す。メモリバンク部ＢＡＫ＃Ｎは、制御部１７Ａ、カウンタ１７Ｂ、デコーダ１７Ｃ、ロウアドレスレジスタ１７Ｄ、ＦＩＦＯメモリ（ファーストイン・ファーストアウトメモリ）１７Ｅ、ＤＲＡＭコントローラ１７Ｆ、ＤＲＡＭメモリ部１７Ｇとによって構成される。
【００３７】
制御部１７Ａは図５に示したデータ分配制御部１４から出力される書き込み制御信号ＷＴ＃Ｎを受け取ることにより、ロウアドレスレジスタ１７ＤとＦＩＦＯメモリ１７Ｅにデータの取り込み指令を与えると共に、カウンタ１７Ｂの値を＋１する制御を行なう。
ロウアドレスレジスタ１７Ｄは制御部１７Ａからデータの取り込み指令を受けると、フェイルが発生したアドレスのロウアドレスＲＡｄを取り込む。これと共に、ＦＩＦＯメモリ１７Ｅは書き込みクロック端子ＷＣＫに書き込みクロックが与えられ、フェイルが発生したアドレスのカラムアドレスＣＡｄと図２に示したフェイルデータ圧縮部１３から出力される圧縮処理されたフェイル情報ＦＤｄを取り込む。
【００３８】
ＤＲＡＭコントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き込みが終了するとＮＥＸＴ信号を出力し、このＮＥＸＴ信号を制御部１７Ａとゲート１７Ｈに入力する。制御部１７ＡはＤＲＡＭコントローラ１７ＦからＮＥＸＴ信号を受け取ると、ＦＩＦＯメモリ１７Ｅに読み出し指令を与え、ＦＩＦＯメモリ１７Ｅから１つのデータ（カラムアドレスとフェイルデータ）をＤＲＡＭコントローラ１７Ｆに出力する。このときカウンタ１７Ｂの値を−１に制御する。カウンタ１７Ｂの値が０に戻るとデコーダ１７Ｃから出力されるＨＯＬＤ信号が１論理となり、このＨＯＬＤ信号が１論理に反転する毎に制御部１７Ａは終了信号ＥＭＰＴＹ＃Ｎを出力する。結局、カウンタ１７ＢはＦＩＦＯメモリ１７Ｅ内に格納されているデータの数を管理する。
【００３９】
ＨＯＬＤ信号が１論理の状態ではＤＲＡＭコントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き込みのタイミングは発生しない。リフレッシュリクエスト信号ＲＦＲＥＱ信号が１論理に反転すると、ＤＲＡＭメモリ部１７Ｇへリフレッシュ動作のタイミングを発生する。ＨＯＬＤ信号が０論理になると、ＤＲＡＭコントローラ１７Ｆは図４に示したページモードによるリードモディファイライト動作を開始する。１つのフェイルデータをＤＲＡＭメモリ部に格納すると、ＤＲＡＭコントローラ１７Ｆは制御部１７ＡにＮＥＸＴ信号を返す。このときリフレッシュリクエスト信号ＲＦＲＥＱが１論理であればページモードを終了し、リフレッシュ動作のタイミングを発生する。リフレッシュ動作の終了後、ＨＯＬＤ信号が０論理であれば再度ページモードの動作を開始し、ページモードの動作を継続する。つまり、ＦＩＦＯメモリ１７Ｅにフェイルデータが存在する間はページモードの動作を継続する。
【００４０】
ＦＩＦＯメモリ１７Ｅから最後のフェイルデータを出力すると、ＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理に反転する。ＬＡＳＴ信号が１論理に反転すると、ＤＲＡＭコントローラ１７Ｆはページモードの動作を終了する。ＦＩＦＯメモリ１７Ｅにフェイルデータを１つしか格納しなかった場合にはＤＲＡＭコントローラ１７Ｆは直ちにＮＥＸＴ信号を出力する。従ってこの場合もＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理に反転するからＤＲＡＭコントローラ１７Ｆは１個のフェイルデータをＤＲＡＭメモリ部１７Ｇに書き込んで動作を終了する。つまり、この場合にはＤＲＡＭコントローラ１７Ｆは図３に示したランダムモードのタイミングを発生して動作を終了する。
【００４１】
ＤＲＡＭメモリ部１７Ｇは、複数のＤＲＡＭで構成され、被試験メモリＭＵＴと同等のメモリ、容量を持ち、ＤＲＡＭコントローラ１７Ｆにより動作をコントロールされる。
【００４２】
【発明の効果】
以上説明したように、この発明によれば図２に示したフェイルデータ圧縮部１３を設けたこと及びページモードで書き込みを行なうことにより、不良解析メモリを単純に高速ＳＲＡＭに代えてＤＲＡＭに置き換えて構成した場合より、ＤＲＡＭメモリバンク部ＢＡＫの数を少なくすることができる効果が得られる。
【００４３】
以下にその理由を具体的に説明する。
高速ＳＲＡＭの代わりにＤＲＡＭを使用してページモードも採らずに単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行なった場合、例えば、使用する試験パターンはギャロッピング、ピンポン、バタフライの別なく、自由に採ることができるものとし、更にフェイルが発生する最小周期を１０ｎｓ、リフレッシュ動作分を計算に入れたランダムアクセスでのフェイルストア動作の動作周期を１６０ｎｓとすると、バンク数ＢＡはＢＡ＝１６０／１０＝１６となる。即ち、メモリバンク部ＢＡＫは１６用意する必要がある。
【００４４】
これに対し、ページモードでフェイルデータを書き込む場合、ＤＲＡＭメモリバンク部の最少必要数は、フェイルが発生する最小周期とリフレッシュ動作を計算に入れたフェイルストア動作の１動作周期との関係で決定される。例えば、フェイルが発生する最小周期を１０ｎｓ、リフレッシュ動作を計算に入れたページモードでのフェイルストア動作の１動作周期を１００ｎｓとすると、必要とするバンク数ＢＫはＢＫ＝１００／１０＝１０となる。即ち、ＤＲＡＭメモリバンク部ＢＡＫを１０バンク用意すればよいことになる。
【００４５】
ところで、上述のバンク数ＢＫ＝１０ではアドレスが単純に１ずつ増加するようなテストパターンであれば、ページモードでのフェイルストア動作が可能であるが、図１２乃至図１４に示したようなセル間干渉テストパターンの場合、ロウアドレスも同時に変化する場合が多いので、フェイルが連続して発生すると全てのフェイルをストアすることはむずかしくなる。
【００４６】
例えば、図７に示すバタフライパターンで連続的にフェイルが発生したとすると、メモリセルのアクセス順序はＡ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−Ｅ．．．となり、図７からも解るように近接したテストサイクルの間にロウアドレスは複数の値を採ることになる。つまり、複数のページアドレスのフェイルデータをほぼ同時に格納する必要が発生する。
【００４７】
このバタフライパターンの場合、ロウアドレスＲＡｔ±ｎ（ｎは整数）方向のフェイルデータの格納にＤＲＡＭメモリ部が４バンク必要になる。ほぼ連続してアクセスされるロウアドレスＲＡｔ上のフェイルデータを格納するには８バンク必要になるので、対応するには計１２バンク用意する必要が生じる。
この発明では、この問題点を近接したテストサイクルの同一アドレスのフェイルデータを圧縮する機能を付加することで解消し、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの必要最小数（この例では１０）でも、セル間干渉テストパターンでのフェイルデータの格納を可能にするものである。
【００４８】
以下にフェイルデータ圧縮部１３を設けたことによる作用効果について詳細に説明する。
先ずフェイルデータ圧縮部１３が存在しない場合について説明する。
図７に示すバタフライパターンではメモリセルの読み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−Ｅ−Ｔｃ−Ｆ−Ｔｃ−Ｇ−Ｔｃ−Ｈ．．．の順序で行われる。ここでロウアドレスＲＡｔ上のセルはロウアドレスが同じなのでページ動作でフェイルストアが可能であるが、ＲＡｔ−１上のセルＡ、ＲＡｔ＋１上のセルＣ、ＲＡｔ−２上のセルＥ、ＲＡｔ＋２上のセルＧ、ＲＡｔ−３上のセルＩ．．．はＲＡｔとは異なるロウアドレスであり、かつ、各ロウアドレスに１フェイルデータなのでページ動作とならず、ランダムアクセスになるので１フェイルデータのフェイルストア動作に１６０ｎｓかかることになる。
【００４９】
ＲＡｔ−１上のセルＡのフェイルストア動作を行ったメモリバンクが１６０ｎｓ後に処理を完了して次のフェイルデータを受け付け可能になるまでの間にセルＣ，Ｅ，Ｇ用に各々メモリバンクを割り当てなければならない。つまり、連続してフェイルが発生する最悪条件を考慮するならば、ロウアドレスＲＡｔ±ｎ（ｎ＝整数）方向のフェイルデータの格納にＤＲＡＭメモリバンク部が最低４必要になる。
【００５０】
ｎ＝１の時８回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは図８及び図９に示すように６回読み出しが行われる。アクセスの割合は変らないので、ｎ＝１００の時８００回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６００回読み出しが行われることになる。これを残りの６バンクでフェイルストア動作を行わなければならない。
【００５１】
フェイルの発生時間は８００×１０ｎｓ＝８０００ｎｓである。６００のフェイルデータを６バンクに分散してフェイルストア動作を行うので１バンク当たり１００のフェイルデータを格納することになる。ページ動作のフェイルストア動作は１フェイルデータ当たり１００ｎｓなので１００×１００ｎｓ＝１００００ｎｓの処理時間が必要になる。つまり、８０００ｎｓの時間内で処理しなければならないフェイルデータを１００００ｎｓかけて処理することになるので処理が間に合わない。フェイルデータ圧縮部１３を設けずにこの処理を可能にするには、ＤＲＡＭメモリバンク部を２つ追加して計８バンクにする必要がある。
【００５２】
これに対し、フェイルデータ圧縮部１３を設けた場合には、図２に示した実施例によれば近接した４テストサイクルでのフェイルデータ圧縮機能が働くので、ＤＲＡＭメモリバンク部を２つ追加する必要は無くなる。つまり、メモリセルの読み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ．．．と行われるので、メモリセルＴｃの読み出しは近接した４テストサイクルに２回入る。この２つのフェイルデータをフェイルデータ圧縮部１３により１回のフェイルストアで済むフェイルデータに圧縮することができる。従って、ｎ＝１の時８回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６回読み出しが行われるが、フェイルデータ圧縮部１３の存在によりフェイルデータ数は図８及び図９に示すように４に圧縮される。
【００５３】
同様に、ｎ＝１００の時８００回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６００回読み出しが行われるが、フェイルデータ数は４００に圧縮される。フェイルの発生時間は８０００ｎｓで変らないが、４００のフェイルデータを６バンクに分散してフェイルストア動作を行うので、１バンク当たり約６７のフェイルデータを格納することになる。ページ動作のフェイルストアは１フェイルデータ当たり１００ｎｓなので６７×１００ｎｓ＝６７００ｎｓの処理時間で処理が可能になる。つまり、フェイルデータ圧縮部１３を設けたことにより８０００ｎｓの時間内で処理しなければならないフェイルデータを６７００ｎｓで処理可能になり、処理が十分に間に合うことになる。
【００５４】
上述の説明では、ＤＲＡＭメモリバンク部内のＦＩＦＯメモリの深さ（格納できるデータの数の大きさ）について言及していない。それは、発生するフェイル数が多いとＦＩＦＯメモリの深さを大きくしてもＤＲＡＭに格納する速度によってバンク数が決まるからである。
また、バタフライ・パターン以外のセル間干渉系試験パターンでは、例えば、図１２のギャロッピング・パターンでは、近接した６テストサイクルの間に同一アドレスでのアクセスが入り、図１３のピンポン・パターンでは、近接した４テストサイクルの間に同一アドレスでのアクセスが入るので、フェイルデータ圧縮部で圧縮する近接テストサイクル数を大きく設定する必要はない。
【００５５】
以上に説明したように、フェイルデータ圧縮部１３を設けたことによりＤＲＡＭメモリバンク部を２追加する必要は無くなるので、ＤＲＡＭメモリバンク部の最少必要数でもセル間干渉試験パターンでのフェイルデータの格納を可能にするので、不良解析メモリが約２割大型化するのを防ぐことが可能になる。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の全体の構成を説明するためのブロック図。
【図２】図１に示したメモリ試験装置に用いるフェイルデータ圧縮部の構成を説明するためのブロック図。
【図３】フェイルメモリの書き込み方法の１つを説明するための波形図。
【図４】フェイルメモリの書き込み方法の他の例を説明するための波形図。
【図５】図１に示したメモリ試験装置に用いるデータ分配制御部の構成を説明するためのブロック図。
【図６】図１に示したメモリ試験装置に用いるメモリバンク部の構成を説明するためのブロック図。
【図７】メモリ試験装置で用いられるセル間干渉テストパターンの１つを説明するための図。
【図８】図７に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイルデータ圧縮動作の関係を説明するための図。
【図９】図７に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイル発生時間、フェイル圧縮数との間の関係を説明するための図。
【図１０】従来のメモリ試験装置の構成を説明するためのブロック図。
【図１１】図１０の動作を説明するための波形図。
【図１２】メモリ試験装置で用いられるセル間干渉テストパターンの１例を説明するための図。
【図１３】メモリ試験装置で用いられるセル間干渉テストパターンの他の例を説明するための図。
【図１４】メモリ試験装置で用いられるセル間干渉テストパターンの更に他の例を説明するための図。
【符号の説明】
１１ アドレス選択部
１２ 同期化回路部
１３ フェイルデータ圧縮部
１４ データ分配制御部
１５ ＤＲＡＭクロック発生部
１６ タイマ
ＢＡＫ＃１〜ＢＡＫ＃Ｎ メモリバンク部
【発明の属する技術分野】
この発明は集積回路化された半導体メモリを試験するメモリ試験装置に関し、特に詳しくは試験の結果を記憶させる不良解析メモリに関する発明である。
【０００２】
【従来の技術】
図１０に従来のメモリ試験装置の基本構成を示す。メモリ試験装置は、タイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、論理比較器ＤＣと、不良解析メモリＦＭとにより構成されている。
タイミング発生器ＴＧで発生する基準クロックによりパターン発生器ＰＧは被試験メモリＭＵＴに与えるアドレス信号、データ信号、制御信号を発生する。
【０００３】
これらの信号は波形整形器ＦＣに与えられ、試験に必要な波形に整形して被試験メモリＭＵＴに印加される。被試験メモリＭＵＴから読み出されたデータ信号は論理比較器ＤＣに与えられ、ここでパターン発生器ＰＧからの期待値データと比較されてその一致、不一致により被試験メモリＭＵＴの良否判定を行う。
不一致の時は、論理比較器ＤＣから不良解析メモリＦＭにフェイル信号（フェイルデータ）が出力され、パターン発生器ＰＧからのアドレス信号によって指定される不良解析メモリＦＭのアドレスにフェイルデータを格納する。
【０００４】
試験終了後、この不良解析メモリＦＭに格納したフェイルデータを参照して被試験メモリＭＵＴの不良解析を行う。つまり、例えば不良個所が検出された場合、この不良個所を被試験メモリＭＵＴに設けられている救済手段によって救済が可能か否かを判定すること等に利用される。
不良解析メモリＦＭは、被試験メモリＭＵＴと同等の動作速度と容量と持ち、被試験メモリＭＵＴと同じアドレス信号が印加される。試験開始前にメモリの内容を０にクリアしておき、試験によって発生したフェイルデータを１として格納する。
【０００５】
従来不良解析メモリＦＭには、高速のスタティック型のＳＲＡＭを使用していたが、近年高速ＳＲＡＭを製造する各メーカーでは容量拡張の計画が無くなる傾向にあり、被試験メモリＭＵＴの容量拡張に対応して容量拡張された高速ＳＲＡＭを不良解析メモリに使用することが困難になって来ている。そこでＳＲＡＭの代わりに随時リフレッシュ動作を必要とするＤＲＡＭを使用して不良解析メモリを構成することが考えられるが、この場合ＤＲＡＭはＳＡＲＭに比べて動作速度が遅いため、単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行うとインタリーブ数（並列処理化数）を大きくせざるを得なくなる。
【０００６】
ここでメモリのインタリーブ動作について簡単に説明する。メモリのインタリーブ動作とは、同じ容量のメモリブロックを複数用意し、これらメモリブロックを少しずつタイミングをずらして動作させ全体として動作速度を上げる方式。メモリブロックの数をインタリーブ数といい、メモリブロックをインタリーブのバンクとも言う。例えば、サイクル１００ｎｓで動作するメモリブロックを４つ用意（４バンク）し、これを２５ｎｓずつずらせて動作させると、全体としてサイクル２５ｎｓで動作するメモリと等価になる（図１１参照）。
【０００７】
【発明が解決しようとする課題】
動作が遅いＤＲＡＭを用い、更にＤＲＡＭをインターリーブ動作させることにより、結果的に高速データの書き込み及び読み出しが可能となる。ところでメモリの試験方法にセル間干渉試験がある。このセル間干渉試験とは被試験メモリ内の或るメモリセルに注目し、そのメモリセルに対して構造的に干渉を与えそうなメモリセルをアクセスしたとき、そのアクセスによって注目したメモリセルのデータが破壊されるかどうかの試験を順次注目するメモリセルを変えながら行なうメモリ試験方法を指す。図１２乃至図１４にこのセル間干渉試験に用いる試験パターンを示す。図１２はギャロッピング・パターン、図１３はピンポン・パターン、図１４はバタフライ・パターンを示す。図１４に示すバタフライ・パターンにおいて、Ｔｃは注目メモリセル、Ａ〜Ｄは干渉メモリセル、１〜８はアクセス順序を示す。
【０００８】
図１２乃至図１４に示したようにセル間干渉試験では互に近接したテストサイクルで同一アドレス（注目セル）が多数回にわたってアクセスされる。注目セルが不良であった場合、そのアクセス毎にフェイルが発生するから、フェイルデータの書込頻度が高くなる。この書込頻度に追従して書込を実行するにはインターリーブ数を大きく採らなければならなくなる。インターリーブ数を大きく採るものとすると、メモリの使用量が多くなり、安価なＤＲＡＭを用いるものとしても不良解析メモリのコストが高くなり、大型化する欠点が生じる。
【０００９】
この発明の目的は近接したテストサイクルにおいて、同一アドレスが多数回にわたってアクセスされ、そのアドレスにおいてフェイルが発生してもフェイルデータの書き込み頻度を低減させる手段を設け、この書き込み頻度低減手段（以下の実施例ではフェイルデータ圧縮部と称す）によってフェイルデータの書き込み頻度を低減させ、不良解析メモリのインターリーブ数を低減させ、少ない量のメモリ素子によって不良解析メモリを構成できるようにしようとするものである。
【００１０】
【課題を解決するための手段】
この発明では近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出された場合は、その同一アドレスの複数回のフェイル情報を１回の書き込み情報に圧縮し、１回の書き込みで済ませるように構成したものである。
【００１１】
従って、この発明によれば近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出されても、そのフェイルデータは１回の書き込みデータに圧縮するから、不良解析メモリへの書き込み頻度を低減させることができる。
この結果、不良解析メモリのインターリーブ数を特に増加させなくても済むことになり、不良解析メモリの規模を小さくできる利点が得られる。
【００１２】
【発明の実施の形態】
図１にこの発明によるメモリ試験装置に用いる不良解析メモリＦＭの全体の構成を示す。図中ＢＡＫ＃１〜ＢＡＫ＃ＮはＤＲＡＭによって構成したＤＲＡＭメモリバンク部を示す。この発明ではこのＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎにフェイルデータ圧縮部１３で圧縮したフェイルデータＦＤをデータ分配制御部１４で決定したＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込むように構成した点を特徴とするものである。
【００１３】
メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃ＮをＤＲＡＭによって構成した場合に、ＤＲＡＭにはリフレッシュ（メモリの記憶保持動作）が一定時間毎に必要なので、タイミング発生器ＴＧ（図１０参照）の基準クロックで直接動作させることができる。
このため、ＤＲＡＭによってメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成した場合には、ＤＲＡＭ動作用のクロックを発生させるＤＲＡＭクロック発生部１５が必要になる。タイマ１６はこのＤＲＡＭクロック発生部１５からのクロックを使用してメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに対するリフレッシュ・リクエスト信号ＲＦＲＥＱを発生する。
【００１４】
アドレス選択部１１はパターン発生器ＰＧ（図１０参照）からのアドレス信号を、メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成するＤＲＡＭのロウアドレス及びカラムアドレスの構成に合わせてフォーマット（並べ換え）する。アドレス選択部１１の出力のロウアドレスＲＡa 及びカラムアドレスＣＡa と論理比較器ＤＣ（図１０参照）からのフェイルデータＦＤa はタイミング発生器ＴＧから与えられる基準クロックに同期した信号である。同期化回路部１２はこれらの信号をＤＲＡＭクロック発生部１５の動作クロックに同期したロウアドレスＲＡb 、カラムアドレスＣＡb 、フェイルデータＦＤb 信号に変換する。
【００１５】
フェイルデータ圧縮部１３は近接した試験サイクルの同一アドレスを検出し、一致が検出された場合、それらのフェイルデータをビット毎に論理和をとって１つのデータに圧縮し、１回のフェイルストア動作で処理が完了するデータに変換する。
データ分配制御部１４は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに分配されたフェイルデータを各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎとの書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎの授受により、どのＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに格納するかを制御する。
【００１６】
各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎは内部に複数のＤＲＡＭを持ち、データ分配制御部１４の制御によりフェイルデータの格納を行う。尚、図１において、ＲＡa ，ＲＡb ，ＲＡc はロウアドレス信号を示し、添字のａ，ｂ，ｃにより、タイミングを区別している。同様にＣＡa ，ＣＡb ，ＣＡc はカラムアドレス信号、ＦＤa ，ＦＤb ，ＦＤc はフェイルデータを示す。
【００１７】
図２にフェイルデータ圧縮部１３の具体的な実施例を示す。ＤＦA1〜ＤＦA5はフェイルデータの全ビット幅のデータをＤＲＡＭクロック発生部１５から出力される動作クロックＣＬＫ1 に同期して順次後段に向ってシフトさせるパイプライン構造のＤ型フリップフロップ群を示す。
ＤＦB1〜ＤＦB4はフェイル情報の有無を表わすフェイルストアフラグＦＳＦを伝送するパイプライン構造のフリップフロップ群を示す。つまりオアゲートＯＲ１により、全ビット幅のフェイルデータの入力から１ビットでも１論理のフェイル情報の存在を検出し、その検出した１論理のデータをフェイルストアフラグＦＳＦとしてクロックＣＬＫ1 に同期させて順次１段ずつ後段に向かってシフトさせる。
【００１８】
ＤＦC1〜ＤＦC5はロウアドレスＲＡb 及びカラムアドレスＣＡb を順次シフトさせるパイプライン構造のフリップフロップ群を示す。このフリップフロップ群ＤＦC1〜ＤＦC5によって１段ずつシフトされるロウアドレスＲＡb 及びカラムアドレスＣＡb をアドレス比較器１３Ｄ1 ，１３Ｄ2 ，１３Ｄ3 においてフリップフロップＤＦc4にストアされているロウアドレスＲＡb 及びカラムアドレスＣＡb と各段毎にストアされているアドレスとを比較し、アドレスの一致と、フリップフロップＤＦB4にストアされているフェイルストアフラグＦＳＦが１論理であることが合致すると、ゲート１３Ｃ1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力する。ゲート１３Ｃ1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力すると、ゲート１３Ａ1 ，１３Ａ2 ，１３Ａ3 は開の状態に制御され、各フリップフロップＤＦA1，ＤＦA2，ＤＦA3にストアされているフェイルデータはオアゲートＯＲ２で全て論理和されてフリップフロップＤＦA5にストアされ、４回分のフェイルデータを１回の書き込みで済むフェイルデータに圧縮される。
【００１９】
この圧縮動作が行なわれた場合、ゲート１３Ｂ1 ，１３Ｂ2 ，１３Ｂ3 は閉の状態に制御されるから、フェイルストアフラグＦＳＦは次段に伝達されない。つまり、レジスタＤＦB1，ＤＦB2，ＤＦB3には０論理が書き込まれ、爾後３回のシフト動作にはフェイルストアフラグＦＳＦは０論理に保持され、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みが禁止される。
【００２０】
他の圧縮動作の例として例えばレジスタＤＦC1にストアされているアドレス信号とレジスタＤＦC4にストアされているアドレス信号とが一致し、他は不一致である場合にはゲート１３Ａ1 だけが開いてレジスタＤＦA1にストアされているフェイルデータだけがオアゲートＯＲ２を通じてレジスタＤＦA4にストアされているフェイルデータ論理和がとられレジスタＤＦA5にストアされる。このとき、レジスタＤＦA1にストアされているフェイルデータはレジスタＤＦA2に送られるが、レジスタＤＦB2にはゲート１３Ｂ1 が閉じられるため０論理が書き込まれる。従って、今レジスタＤＦA2に送り込まれたフェイルデータがレジスタＤＦA4に送り込まれた状態ではレジスタＤＦB4に書き込まれるフェイルストアフラグＦＳＦは０論理であるため、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みは禁止される。つまり、この例では３サイクル前に圧縮されて、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込まれたことになる。
【００２１】
尚、ここで不良解析メモリＦＭでは一般に一度書き込まれたフェイルデータは書き換えを禁止するように構成される。このために、不良解析メモリＦＭでは書き込み動作をする際にはその書き込みを行なうアドレスのフェイルデータ（多ビットのデータ）を一度読み出し、その読み出したフェイルデータと新たに書き込みしようとするフェイルデータの論理和をとって書き込みを行なっている。従って図２に示したオアゲートＯＲ２には特に図示しないが不良解析メモリから読み出したフェイル情報も与えられる構成とされる。
【００２２】
メモリに対して書き込みの前に読み出しを行なう動作を一般にリードモディファイライト動作と呼んでいる。図３及び図４にリードモディファイライト動作の様子を示す。図３は毎回ロウアドレス信号Ｒｏｗ及びカラムアドレス信号Ｃｏｌｕｍｎが変化するランダムアクセスモードの例である。図４はロウアドレス信号Ｒｏｗは毎回入力せず、カラムアドレス信号Ｃｏｌｕｍｎだけを毎回入力するファーストページモードまたはハイパーページモードの動作例である。このファーストページモードでは高速のページリードモディファイライト動作を可能とする。従ってこの発明ではアドレスの内、ロウアドレスが同じフェルデータについてはファーストページモード動作を行って同一のＤＲＡＭメモリバンク部に書き込を行い、ロウアドレスが異なるフェルデータについてはメモリバンクを切替えてフェイルデータの書き込みを行う。
【００２３】
１つのロウアドレスに対してフェルデータが１つの場合には結果的に図３に示したランダムアクセスの動作となる。
図５はフェイルデータを書き込むＤＲＡＭバンク部を決定するデータ分配制御部１４の具体的な実施例を示す。このデータ分配制御部１４はフラグレジスタ群ＦＲＢと、フラグレジスタ群ＦＲＡと、ゲート群Ａ＃１〜Ａ＃Ｎ及びＢ＃１〜Ｂ＃Ｎと、ロウアドレスレジスタ群ＲＡＲと、アドレス比較器群ＣＭＰと、書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎを取り出すゲート群Ｃ＃１〜Ｃ＃Ｎと、入力された最新のロウアドレスを記憶するロウアドレス記憶器１４Ａと、書き込み制御信号ＷＴ＃１〜ＷＴ＃Ｎが出力されている状態を検出し、ゲート１４Ｂを閉の状態に制御するゲート１４Ｃと、後述する終了信号ＥＭＰＴＹとリセット信号を論理和して各フラグレジスタ群ＦＲＢ及びＦＲＡの各リセット端子Ｒに与えるオアゲート群Ｄ＃１〜Ｄ＃Ｎとによって構成される。
【００２４】
このデータ分配制御部１４では＃ＮＯ．（シャープナンバ）が若い程優先順位が高く、＃１側から優先的に動作する。つまり、フラグレジスタ群ＦＲＡ及びＦＲＢを構成している各フラグレジスタＦＲＡ＃１〜ＦＲＡ＃Ｎ及びＦＲＢ＃１〜ＦＲＢ＃Ｎは初期状態において全て初期化動作によってリセットされている。このため、ゲートＡ＃１だけが開に制御され、優先順位１位が与えられる。
【００２５】
フェイルデータ圧縮部１３からフェイルストアフラグＦＳＦ（１論理）が出力されると、ゲート１４Ｂが開き、クロックＣＬＫ1 がゲートＡ＃１を通じてロウアドレスレジスタＲＡＲ＃１のクロック入力端子とフラグレジスタＦＲＡ＃１のセット端子に与えられる。ロウアドレスレジスタＲＡＲ＃１にクロックＣＬＫ1 が与えられることによりフェイルデータ圧縮部１３から出力されているフェイルアドレスの中のロウアドレスＲＡｃがこのロウアドレスレジスタＲＡＲ＃１に取り込まれ、ロウアドレス記憶器１４Ａに取り込まれた同一のロウアドレスがアドレス比較器ＣＭＰ＃１で比較され、一致していればゲートＣ＃１に１論理を出力する。ゲートＣ＃１には既に１論理のフェイルストアフラグＦＳＦが与えられているから、ゲートＣ＃１は１論理の書き込み制御信号ＷＴ＃１を出力する。この書き込み制御信号ＷＴ＃１は図１に示したＤＲＡＭメモリバンク部ＢＡＫ＃１にフェイルデータを書き込むための制御信号として与えられる。
【００２６】
ＤＲＡＭメモリバンク部ＢＡＫ＃１でフェイルデータの書き込みが終了すると、このデータ分配制御部１４に終了信号ＥＭＰＴＹ＃１が返送されて来る。この終了信号ＥＭＰＴＹ＃１が返送されて来ることにより、フラグレジスタＦＲＡ＃１はリセットされ、これによりゲートＡ＃１が再度開の状態に復帰する（ゲートＡ＃１が閉の状態にあるとき、ゲートＡ＃２が開の状態に制御されている）。
【００２７】
従って次にフェイルストアフラグＦＳＦが１論理に反転すると、ロウアドレスレジスタＲＡＲ＃１に再びフェイルが発生したアドレスのロウアドレス信号がストアされ、再び書き込み制御信号ＷＴ＃１が出力される。このようにしてフェイルの発生がＤＲＡＭメモリバンク部ＢＡＫ＃１における処理時間より後のタイミングで発生している状態ではフェイルデータはメモリバンクＢＡＫ＃１に集中して書き込まれる。
【００２８】
これに対し、近接したテストサイクルにおいて異なるアドレスでフェイルが発生し、メモリバンクＢＡＫ＃１で書き込みの処理が終了しない状態で次のフェイルが発生したとすると、この場合にはゲートＡ＃２が開いているから、このゲートＡ＃２を通じてロウアドレスレジスタＲＡＲ＃２にクロックＣＬＫ1 が与えられ、そのフェイルが発生したアドレスのロウアドレス信号がロウアドレスレジスタＲＡＲ＃２に取り込まれる。このとき、ロウアドレス記憶器１４Ａにも同様のロウアドレス信号が取り込まれるから、アドレス比較器ＣＭＰ＃２が１論理の一致信号を出力し、ゲートＣ＃２から書き込み制御信号ＷＴ＃２を出力する。ここで更にメモリバンクＢＡＫ＃１及びメモリバンクＢＡＫ＃２が書き込み処理中に異なるアドレスで次のフェイルが発生した場合はゲートＣ＃３が書き込み制御信号ＷＴ＃３を出力し、メモリバンクＢＡＫ＃３に書き込みが実行され、いわゆるインターリーブ動作によって動作が遅いＤＲＡＭメモリバンク部ＢＡＫに書込を実行させる。
【００２９】
現実には異なるアドレスで近接してフェイルが発生する例は少なく、フェイルは全く生じないか或はわずかしか発生しない。然し乍ら図１２乃至図１４に示したようにセル間干渉テストパターンを実行した場合に、注目セルが不良の場合には近接したテストサイクルにおいてフェイルが発生する。同一アドレスにフェイルが発生した場合は、図２に示したフェイルデータ圧縮部１３で圧縮されるから、同一アドレスが連続してフェイルアドレスとして与えられることはない。現実には同一のロウアドレスでカラムアドレスだけが異なるアドレスでフェイルが発生する率が高い。
【００３０】
同一のロウアドレスがフェイルアドレスとしてデータ分配制御部１４に与えられた場合、アドレス比較器、例えばＣＭＰ＃１は１論理の一致信号を出力し続ける。よって同一のロウアドレスが続けて入力されている間は、ゲートＣ＃１は書き込み制御信号ＷＴ＃１を出力し続ける。よって同一のロウアドレスでカラムアドレスだけが異なるアドレスで発生したフェイルデータはページモードにより同一の例えばメモリバンクＢＡＫ＃１に書き込まれる。
【００３１】
この書き込むべきフェイルデータの数が或る数を越えるとメモリバンクＢＡＫ＃１に設けたバッファがオーバーフローするおそれがある。その場合にはオーバーフローしたＤＲＡＭメモリバンク部ＢＡＫ＃１はフル信号ＦＵＬＬ＃１を出力し、そのＤＲＡＭメモリバンク部ＢＡＫ＃１への書き込みを中断させる。つまり、この状態ではフラグレジスタＦＲＢ＃１はフル信号ＦＵＬＬ＃１によってセットされるため、アドレス比較器ＣＭＰ＃１に与えているイネーブル信号が１から０論理に反転する。このために出力も０論理に反転するからゲートＣ＃１は０論理を出力し、書き込み制御信号ＷＴ＃１は０論理に立下る。
【００３２】
一方アドレス比較器ＣＭＰ＃１の出力が０論理に立下るのと同時にゲート１４Ｃは１論理を出力し、ゲート１４Ｂを開に制御する。このとき、ゲートＡ＃１は閉じられており、これに代わってゲートＡ＃２が開の状態に制御されている。従ってロウアドレスレジスタＲＡＲ＃２に、次に供給されるロウアドレスがストアされる。これと同時にロウアドレス記憶器１４ＡにもクロックＣＬＫ1 に同期して同じロウアドレス信号をストアする。よってアドレス比較器ＣＭＰ＃２に同一のロウアドレスが与えられるから、アドレス比較器ＣＭＰ＃２は１論理を出力し、ゲートＣ＃２は書き込み制御信号ＷＴ＃２を出力する。
【００３３】
ゲートＣ＃２が書き込み制御信号ＷＴ＃２を出力するまでの間又は出力し終った後にＤＲＡＭメモリバンク部＃１が書き込み処理を終了すると、ＤＲＡＭメモリバンク部＃１は終了信号ＥＭＰＴＹ＃１を出力する。この終了信号ＥＭＰＴＹ＃１によってフラグレジスタＦＲＡ＃１とＦＲＢ＃１はリセットされ、フェイルデータの入力待ちの状態に戻される。
【００３４】
以上のデータ分配制御部の動作を要約すると、
▲１▼ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書き込み処理時間より長い周期で、且つ異なるアドレスでフェイルが発生した場合はそのフェイルデータは全てＤＲＡＭメモリバンク部ＢＡＫ＃１に書き込まれる。
▲２▼ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書き込み処理時間より短い周期で、且つ異なるアドレスでフェイルが発生した場合は、インターリーブ動作により、ＤＲＡＭメモリバンク部ＢＡＫ＃１，ＢＡＫ＃２，ＢＡＫ＃３，．．．の順にフェイルデータが書き込まれる。このとき最終バンクＢＡＫ＃Ｎに達する前に書き込みの終了したメモリバンク部が存在すれば、そちらにフェイルデータが書き込まれる。
【００３５】
▲３▼ロウアドレスが等しいアドレスでフェイルが発生した場合は、同一のメモリバンク例えばＢＡＫ＃１にフェイルデータが書き込まれる。
▲４▼ロウアドレスが等しいアドレスで連続的にフェイルが発生してＦＩＦＯメモリが満ぱいになった場合は、同一のメモリバンクへの書き込みが中断され、メモリバンクが切替られて他のメモリバンクに書き込み制御信号ＷＴ＃Ｎが出力される。
【００３６】
図６は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜＃Ｎの構成を示す。ここでは＃Ｎを代表して示す。メモリバンク部ＢＡＫ＃Ｎは、制御部１７Ａ、カウンタ１７Ｂ、デコーダ１７Ｃ、ロウアドレスレジスタ１７Ｄ、ＦＩＦＯメモリ（ファーストイン・ファーストアウトメモリ）１７Ｅ、ＤＲＡＭコントローラ１７Ｆ、ＤＲＡＭメモリ部１７Ｇとによって構成される。
【００３７】
制御部１７Ａは図５に示したデータ分配制御部１４から出力される書き込み制御信号ＷＴ＃Ｎを受け取ることにより、ロウアドレスレジスタ１７ＤとＦＩＦＯメモリ１７Ｅにデータの取り込み指令を与えると共に、カウンタ１７Ｂの値を＋１する制御を行なう。
ロウアドレスレジスタ１７Ｄは制御部１７Ａからデータの取り込み指令を受けると、フェイルが発生したアドレスのロウアドレスＲＡｄを取り込む。これと共に、ＦＩＦＯメモリ１７Ｅは書き込みクロック端子ＷＣＫに書き込みクロックが与えられ、フェイルが発生したアドレスのカラムアドレスＣＡｄと図２に示したフェイルデータ圧縮部１３から出力される圧縮処理されたフェイル情報ＦＤｄを取り込む。
【００３８】
ＤＲＡＭコントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き込みが終了するとＮＥＸＴ信号を出力し、このＮＥＸＴ信号を制御部１７Ａとゲート１７Ｈに入力する。制御部１７ＡはＤＲＡＭコントローラ１７ＦからＮＥＸＴ信号を受け取ると、ＦＩＦＯメモリ１７Ｅに読み出し指令を与え、ＦＩＦＯメモリ１７Ｅから１つのデータ（カラムアドレスとフェイルデータ）をＤＲＡＭコントローラ１７Ｆに出力する。このときカウンタ１７Ｂの値を−１に制御する。カウンタ１７Ｂの値が０に戻るとデコーダ１７Ｃから出力されるＨＯＬＤ信号が１論理となり、このＨＯＬＤ信号が１論理に反転する毎に制御部１７Ａは終了信号ＥＭＰＴＹ＃Ｎを出力する。結局、カウンタ１７ＢはＦＩＦＯメモリ１７Ｅ内に格納されているデータの数を管理する。
【００３９】
ＨＯＬＤ信号が１論理の状態ではＤＲＡＭコントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き込みのタイミングは発生しない。リフレッシュリクエスト信号ＲＦＲＥＱ信号が１論理に反転すると、ＤＲＡＭメモリ部１７Ｇへリフレッシュ動作のタイミングを発生する。ＨＯＬＤ信号が０論理になると、ＤＲＡＭコントローラ１７Ｆは図４に示したページモードによるリードモディファイライト動作を開始する。１つのフェイルデータをＤＲＡＭメモリ部に格納すると、ＤＲＡＭコントローラ１７Ｆは制御部１７ＡにＮＥＸＴ信号を返す。このときリフレッシュリクエスト信号ＲＦＲＥＱが１論理であればページモードを終了し、リフレッシュ動作のタイミングを発生する。リフレッシュ動作の終了後、ＨＯＬＤ信号が０論理であれば再度ページモードの動作を開始し、ページモードの動作を継続する。つまり、ＦＩＦＯメモリ１７Ｅにフェイルデータが存在する間はページモードの動作を継続する。
【００４０】
ＦＩＦＯメモリ１７Ｅから最後のフェイルデータを出力すると、ＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理に反転する。ＬＡＳＴ信号が１論理に反転すると、ＤＲＡＭコントローラ１７Ｆはページモードの動作を終了する。ＦＩＦＯメモリ１７Ｅにフェイルデータを１つしか格納しなかった場合にはＤＲＡＭコントローラ１７Ｆは直ちにＮＥＸＴ信号を出力する。従ってこの場合もＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理に反転するからＤＲＡＭコントローラ１７Ｆは１個のフェイルデータをＤＲＡＭメモリ部１７Ｇに書き込んで動作を終了する。つまり、この場合にはＤＲＡＭコントローラ１７Ｆは図３に示したランダムモードのタイミングを発生して動作を終了する。
【００４１】
ＤＲＡＭメモリ部１７Ｇは、複数のＤＲＡＭで構成され、被試験メモリＭＵＴと同等のメモリ、容量を持ち、ＤＲＡＭコントローラ１７Ｆにより動作をコントロールされる。
【００４２】
【発明の効果】
以上説明したように、この発明によれば図２に示したフェイルデータ圧縮部１３を設けたこと及びページモードで書き込みを行なうことにより、不良解析メモリを単純に高速ＳＲＡＭに代えてＤＲＡＭに置き換えて構成した場合より、ＤＲＡＭメモリバンク部ＢＡＫの数を少なくすることができる効果が得られる。
【００４３】
以下にその理由を具体的に説明する。
高速ＳＲＡＭの代わりにＤＲＡＭを使用してページモードも採らずに単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行なった場合、例えば、使用する試験パターンはギャロッピング、ピンポン、バタフライの別なく、自由に採ることができるものとし、更にフェイルが発生する最小周期を１０ｎｓ、リフレッシュ動作分を計算に入れたランダムアクセスでのフェイルストア動作の動作周期を１６０ｎｓとすると、バンク数ＢＡはＢＡ＝１６０／１０＝１６となる。即ち、メモリバンク部ＢＡＫは１６用意する必要がある。
【００４４】
これに対し、ページモードでフェイルデータを書き込む場合、ＤＲＡＭメモリバンク部の最少必要数は、フェイルが発生する最小周期とリフレッシュ動作を計算に入れたフェイルストア動作の１動作周期との関係で決定される。例えば、フェイルが発生する最小周期を１０ｎｓ、リフレッシュ動作を計算に入れたページモードでのフェイルストア動作の１動作周期を１００ｎｓとすると、必要とするバンク数ＢＫはＢＫ＝１００／１０＝１０となる。即ち、ＤＲＡＭメモリバンク部ＢＡＫを１０バンク用意すればよいことになる。
【００４５】
ところで、上述のバンク数ＢＫ＝１０ではアドレスが単純に１ずつ増加するようなテストパターンであれば、ページモードでのフェイルストア動作が可能であるが、図１２乃至図１４に示したようなセル間干渉テストパターンの場合、ロウアドレスも同時に変化する場合が多いので、フェイルが連続して発生すると全てのフェイルをストアすることはむずかしくなる。
【００４６】
例えば、図７に示すバタフライパターンで連続的にフェイルが発生したとすると、メモリセルのアクセス順序はＡ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−Ｅ．．．となり、図７からも解るように近接したテストサイクルの間にロウアドレスは複数の値を採ることになる。つまり、複数のページアドレスのフェイルデータをほぼ同時に格納する必要が発生する。
【００４７】
このバタフライパターンの場合、ロウアドレスＲＡｔ±ｎ（ｎは整数）方向のフェイルデータの格納にＤＲＡＭメモリ部が４バンク必要になる。ほぼ連続してアクセスされるロウアドレスＲＡｔ上のフェイルデータを格納するには８バンク必要になるので、対応するには計１２バンク用意する必要が生じる。
この発明では、この問題点を近接したテストサイクルの同一アドレスのフェイルデータを圧縮する機能を付加することで解消し、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの必要最小数（この例では１０）でも、セル間干渉テストパターンでのフェイルデータの格納を可能にするものである。
【００４８】
以下にフェイルデータ圧縮部１３を設けたことによる作用効果について詳細に説明する。
先ずフェイルデータ圧縮部１３が存在しない場合について説明する。
図７に示すバタフライパターンではメモリセルの読み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−Ｅ−Ｔｃ−Ｆ−Ｔｃ−Ｇ−Ｔｃ−Ｈ．．．の順序で行われる。ここでロウアドレスＲＡｔ上のセルはロウアドレスが同じなのでページ動作でフェイルストアが可能であるが、ＲＡｔ−１上のセルＡ、ＲＡｔ＋１上のセルＣ、ＲＡｔ−２上のセルＥ、ＲＡｔ＋２上のセルＧ、ＲＡｔ−３上のセルＩ．．．はＲＡｔとは異なるロウアドレスであり、かつ、各ロウアドレスに１フェイルデータなのでページ動作とならず、ランダムアクセスになるので１フェイルデータのフェイルストア動作に１６０ｎｓかかることになる。
【００４９】
ＲＡｔ−１上のセルＡのフェイルストア動作を行ったメモリバンクが１６０ｎｓ後に処理を完了して次のフェイルデータを受け付け可能になるまでの間にセルＣ，Ｅ，Ｇ用に各々メモリバンクを割り当てなければならない。つまり、連続してフェイルが発生する最悪条件を考慮するならば、ロウアドレスＲＡｔ±ｎ（ｎ＝整数）方向のフェイルデータの格納にＤＲＡＭメモリバンク部が最低４必要になる。
【００５０】
ｎ＝１の時８回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは図８及び図９に示すように６回読み出しが行われる。アクセスの割合は変らないので、ｎ＝１００の時８００回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６００回読み出しが行われることになる。これを残りの６バンクでフェイルストア動作を行わなければならない。
【００５１】
フェイルの発生時間は８００×１０ｎｓ＝８０００ｎｓである。６００のフェイルデータを６バンクに分散してフェイルストア動作を行うので１バンク当たり１００のフェイルデータを格納することになる。ページ動作のフェイルストア動作は１フェイルデータ当たり１００ｎｓなので１００×１００ｎｓ＝１００００ｎｓの処理時間が必要になる。つまり、８０００ｎｓの時間内で処理しなければならないフェイルデータを１００００ｎｓかけて処理することになるので処理が間に合わない。フェイルデータ圧縮部１３を設けずにこの処理を可能にするには、ＤＲＡＭメモリバンク部を２つ追加して計８バンクにする必要がある。
【００５２】
これに対し、フェイルデータ圧縮部１３を設けた場合には、図２に示した実施例によれば近接した４テストサイクルでのフェイルデータ圧縮機能が働くので、ＤＲＡＭメモリバンク部を２つ追加する必要は無くなる。つまり、メモリセルの読み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ．．．と行われるので、メモリセルＴｃの読み出しは近接した４テストサイクルに２回入る。この２つのフェイルデータをフェイルデータ圧縮部１３により１回のフェイルストアで済むフェイルデータに圧縮することができる。従って、ｎ＝１の時８回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６回読み出しが行われるが、フェイルデータ圧縮部１３の存在によりフェイルデータ数は図８及び図９に示すように４に圧縮される。
【００５３】
同様に、ｎ＝１００の時８００回メモリセルの読み出しを行い、この時ロウアドレスＲＡｔ上のセルは６００回読み出しが行われるが、フェイルデータ数は４００に圧縮される。フェイルの発生時間は８０００ｎｓで変らないが、４００のフェイルデータを６バンクに分散してフェイルストア動作を行うので、１バンク当たり約６７のフェイルデータを格納することになる。ページ動作のフェイルストアは１フェイルデータ当たり１００ｎｓなので６７×１００ｎｓ＝６７００ｎｓの処理時間で処理が可能になる。つまり、フェイルデータ圧縮部１３を設けたことにより８０００ｎｓの時間内で処理しなければならないフェイルデータを６７００ｎｓで処理可能になり、処理が十分に間に合うことになる。
【００５４】
上述の説明では、ＤＲＡＭメモリバンク部内のＦＩＦＯメモリの深さ（格納できるデータの数の大きさ）について言及していない。それは、発生するフェイル数が多いとＦＩＦＯメモリの深さを大きくしてもＤＲＡＭに格納する速度によってバンク数が決まるからである。
また、バタフライ・パターン以外のセル間干渉系試験パターンでは、例えば、図１２のギャロッピング・パターンでは、近接した６テストサイクルの間に同一アドレスでのアクセスが入り、図１３のピンポン・パターンでは、近接した４テストサイクルの間に同一アドレスでのアクセスが入るので、フェイルデータ圧縮部で圧縮する近接テストサイクル数を大きく設定する必要はない。
【００５５】
以上に説明したように、フェイルデータ圧縮部１３を設けたことによりＤＲＡＭメモリバンク部を２追加する必要は無くなるので、ＤＲＡＭメモリバンク部の最少必要数でもセル間干渉試験パターンでのフェイルデータの格納を可能にするので、不良解析メモリが約２割大型化するのを防ぐことが可能になる。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の全体の構成を説明するためのブロック図。
【図２】図１に示したメモリ試験装置に用いるフェイルデータ圧縮部の構成を説明するためのブロック図。
【図３】フェイルメモリの書き込み方法の１つを説明するための波形図。
【図４】フェイルメモリの書き込み方法の他の例を説明するための波形図。
【図５】図１に示したメモリ試験装置に用いるデータ分配制御部の構成を説明するためのブロック図。
【図６】図１に示したメモリ試験装置に用いるメモリバンク部の構成を説明するためのブロック図。
【図７】メモリ試験装置で用いられるセル間干渉テストパターンの１つを説明するための図。
【図８】図７に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイルデータ圧縮動作の関係を説明するための図。
【図９】図７に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイル発生時間、フェイル圧縮数との間の関係を説明するための図。
【図１０】従来のメモリ試験装置の構成を説明するためのブロック図。
【図１１】図１０の動作を説明するための波形図。
【図１２】メモリ試験装置で用いられるセル間干渉テストパターンの１例を説明するための図。
【図１３】メモリ試験装置で用いられるセル間干渉テストパターンの他の例を説明するための図。
【図１４】メモリ試験装置で用いられるセル間干渉テストパターンの更に他の例を説明するための図。
【符号の説明】
１１ アドレス選択部
１２ 同期化回路部
１３ フェイルデータ圧縮部
１４ データ分配制御部
１５ ＤＲＡＭクロック発生部
１６ タイマ
ＢＡＫ＃１〜ＢＡＫ＃Ｎ メモリバンク部
Claims (4)
- 被試験メモリのフェイルデータを格納する不良解析メモリに記憶保持動作を必要とするメモリ（以下ＤＲＡＭと称する）を使用したＤＲＡＭ化不良解析メモリを搭載したメモリ試験装置において、
Ａ．被試験メモリの試験を行なう基準クロックとは別にＤＲＡＭを動作させるためのクロックを発生させるＤＲＡＭクロック発生部と、
Ｂ．上記ＤＲＡＭの記憶保持のために一定時間毎にリフレッシュリクエスト信号を発生するタイマと、
Ｃ．パターン発生器が出力するアドレス信号の中から使用するＤＲＡＭのロウ及びカラムアドレスの構成に合せてロウ・カラムアドレスを取り出すアドレス選択部と、
Ｄ．このアドレス選択部により選択したロウ及びカラムアドレスと論理比較器からのフェイルデータを上記ＤＲＡＭクロック発生部から出力されるクロックのタイミングに同期化させる同期化回路部と、
Ｅ．この同期化回路部から出力されるロウ・カラムアドレス信号とフェイルデータの中から、同一のアドレスで近接して発生した少なくとも１つのフェイルデータを１つのフェイルデータに圧縮するフェイルデータ圧縮部と、
Ｆ．上記圧縮されたフェイルデータを格納するメモリバンク部を複数のＤＲＡＭのメモリブロックで構成し、これらを制御してインタリーブ動作させるデータ分配制御部と、によって構成したことを特徴とするメモリ試験装置。 - 請求項１記載のメモリ試験装置においてフェイルデータ圧縮部は、
フェイルが発生したロウ及びカラムアドレス信号と、フェイルデータと、フェイルの発生を表わすフェイルストアフラグとをクロックに同期して次段のレジスタに伝達するパイプライン構造とされ、このパイプラインの終段にストアされたアドレス信号と前段の各段にストアされたアドレス信号とを比較する複数のアドレス比較器と、
各アドレス比較器で終段にストアされたアドレスと同一アドレスが検出される毎に、同一アドレスのフェイルデータの論理和をとるオアゲートと、
同一アドレスが検出された段の上記フェイルストアフラグを次段に伝達することを阻止するゲートと、
によって構成したことを特徴とするメモリ試験装置。 - 請求項１記載のメモリ試験装置においてデータ分配制御部は フェイルデータと共に送られて来るアドレス信号の中のロウアドレス信号を上記ＤＲＡＭクロック発生部がクロックを出力する毎に記憶するロウアドレス記憶器と、
フェイルデータを格納するメモリバンク部毎に対応して設けられ、メモリバンク部が書き込み動作を終了する毎に出力する終了信号によって待機状態に制御される複数のフラグレジスタと、
この複数のフラグレジスタのそれぞれが待機状態であることと、優先順位に従って常に１個だけ開の状態に制御される複数のゲートと、
この複数のゲートの中の開に制御されたゲートを通じてクロックが与えられ、上記ロウアドレス信号を取り込むロウアドレスレジスタと、
このロウアドレスレジスタに取り込んだロウアドレスと上記ロウアドレス記憶器に記憶したロウアドレスとを比較する複数のアドレス比較器と、
これら複数のアドレス比較器の一致出力と上記フェイルデータ圧縮部が出力するフェイルストアフラグにより複数のメモリバンク部の何れか一つに書き込み制御信号を与えるゲートと、
によって構成したことを特徴とするメモリ試験装置。 - 請求項１記載のメモリ試験装置において、ＤＲＡＭによって構成した複数のメモリバンク部は、
フェイルが発生したアドレスのロウアドレスを取り込むロウアドレスレジスタと、
フェイルが発生したアドレスのカラムアドレスとフェイルデータを取り込むファーストイン・ファーストアウトメモリと、
上記データ分配制御部が出力する書き込み制御信号によって上記ロウアドレス及びファーストイン・ファーストアウトメモリにデータの取り込み指令を与える制御及び上記ファーストイン・ファーストアウトメモリ内のデータの数を記憶するカウンタの制御を行なう制御部と、
上記ロウアドレスレジスタに取り込んだロウアドレスと、上記ファーストイン・ファーストアウトメモリに取り込んだカラムアドレスとによってＤＲＡＭメモリ部をアクセスし、ファーストイン・ファーストアウトメモリに取り込んだフェイルデータを書き込む制御を行なうＤＲＡＭコントローラと、
によって構成したことを特徴とするメモリ試験装置。
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