JP3167228B2 - Ｖｃｃテーブルのアクセス方法及びバーチャルチャネル変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＣＣテーブルのアク
セス方法及びバーチャルチャネル変換装置に関する。

【０００２】

【従来の技術】ＡＴＭ交換機のバーチャルチャネル変換
器（ＶＣＣ：Virtual Channel Converter ）は、ＶＣＣ
テーブルを用いてＡＴＭセルの入力側の仮想パス識別子
ＶＰＩ（Virtual Path Identifier ）／仮想チャネル識
別子ＶＣＩ（Virtual ChannelIdentifier）を、出力側
のＶＰＩ／ＶＣＩに変換する機能を有している。ＶＣＣ
テーブルに対するアクセスとしては、パス設定時等のＶ
ＣＣテーブルへのＶＰＩ／ＶＣＩデータの書き込み、Ａ
ＴＭ交換機に入力するＡＴＭセルに付加されているＶＰ
Ｉ／ＶＣＩデータに対応する出力側のＶＰＩ／ＶＣＩデ
ータの読み出し及びメンテナンスのためのＶＰＩ／ＶＣ
Ｉデータの読み出し等がある。

【０００３】ここで、従来のＶＣＣの回路構成を図１０
を参照して説明する。アドレスセレクタ１１は、ＡＴＭ
セルに付加されているＶＰＩ／ＶＣＩと、パス設定時の
ＶＣＣテーブルの書き込みアドレス及びメンテナンス時
の読み出しアドレス（ＶＰＩ／ＶＣＩ）との一方を選択
して、ＲＡＭ１２に記憶されているＶＣＣテーブルの書
き込み／読み出しアドレスとして出力する回路である。

【０００４】このアドレスセレクタ１１から出力される
アドレス（入力側のＶＰＩ／ＶＣＩ）が書き込み／読み
出しアドレスとしてＶＣＣテーブルに与えられる。そし
て、読み出しの場合には、ＶＣＣテーブルの該当するア
ドレスのデータ、すなわち出力側のＶＰＩ／ＶＣＩが読
み出され、書き込みの場合には、ＶＣＣテーブルの該当
するアドレスに出力側のＶＰＩ／ＶＣＩが書き込まれ
る。

【０００５】ヘッダ変換セレクタ１３は、バッファ１４
に一時保存されている着信セルのＶＰＩ／ＶＣＩと、Ｖ
ＣＣテーブルから読み出される出力側のＶＰＩ／ＶＣＩ
との一方を選択してセルの他の部分と組み合わせて出力
する回路である。

【０００６】着信セルのＶＰＩ／ＶＣＩを変換する場合
には、ヘッダ変換セレクタ１３により着信セルのヘッダ
の入力側のＶＰＩ／ＶＣＩの代わりにＶＣＣテーブルか
ら読み出される出力側のＶＰＩ／ＶＣＩが選択されて回
線上に出力される。これによりセルのヘッダの入力側の
ＶＰＩ／ＶＣＩが出力側のＶＰＩ／ＶＣＩに変換され
る。

【０００７】ところでセルの入力側ＶＰＩ／ＶＣＩと出
力側ＶＰＩ／ＶＣＩとを対応づけるＶＣＣテーブルは、
ＶＰＩ／ＶＣＩが全体で28ビットあるので、28ビットの
アドレス長を持ち、かつ28ビットのデータを記憶できる
メモリエリアが必要となる。しかしながら、28ビットの
アドレス長を持ち、かつ28ビットのデータ長をもつメモ
リエリアを各ＶＣＣ内に設けることは現実的ではないの
で、１つの回線上に同時に存在するＶＰＩ／ＶＣＩの数
を制限することでＶＣＣテーブルのメモリ容量を抑える
ようにしている。

【０００８】図１１は、ＶＣＣの主要部の他の回路構成
を示す図であり、図１２は、図１１のレジスタ部の構成
を示す図である。図１１のレジスタ部２１には３２個の
入力側のＶＰＩ／ＶＣＩデータが記憶でき、ＲＡＭ２２
には入力側のＶＰＩ／ＶＣＩデータに対応する３２個の
出力側のＶＰＩ／ＶＣＩデータが記憶できるようになっ
ている。このレジスタ部２２には、入力側のＶＰＩ／Ｖ
ＣＩの設定時に３２個のレジスタの内の空いているレジ
スタを示すレジスタナンバー(Reg.No.) と、入力側ＶＰ
Ｉ／ＶＣＩとが与えられ、空きレジスタに入力側のＶＰ
Ｉ／ＶＣＩが書き込まれる。同時にＲＡＭ２２の該当す
るアドレスに出力側のＶＰＩ／ＶＣＩデータが書き込ま
れる。

【０００９】また、回線上を流れるセルのＶＰＩデータ
はレジスタ２３ａに記憶され、ＶＣＩデータはレジスタ
２３ｂに記憶される。そして、レジスタ２３ａ、２３ｂ
に記憶されたＶＰＩ／ＶＣＩデータはレジスタ部２１に
出力され、レジスタ部２１に記憶されている入力側のＶ
ＰＩ／ＶＣＩデータと一致するか否かが判別される。こ
のとき、回線上を流れるセルのＶＰＩ／ＶＣＩデータと
レジスタ部２１に記憶されている入力側のＶＰＩ／ＶＣ
Ｉデータとが一致すると、ＲＡＭ２２の所定のアドレス
が指定され、そのアドレスから出力側のＶＰＩ／ＶＣＩ
データが読み出されヘッダ変換部２４に出力される。そ
して、ヘッダ変換部２４において、セルの入力側のＶＰ
Ｉ／ＶＣＩが出力側のＶＰＩ／ＶＣＩに変換される。

【００１０】レジスタ部２１は、図１２に示すように28
ビットの入力側のＶＰＩ／ＶＣＩデータを記憶する３２
個のレジスタ群３１-1〜３１-32 と、レジスタ群３１-1
〜３１-32 に記憶されているＶＰＩ／ＶＣＩデータと回
線上を流れるセルのＶＰＩ／ＶＣＩデータとの一致を判
別する３２個のエクスクルーシブオアゲート（以下、Ｅ
ＸＯＲと呼ぶ）群３２-1〜３２-32 と、それら３２個の
ＥＸＯＲ群３２-1〜３２-32 の出力をエンコードして５
ビットのＲＡＭアドレスを出力するエンコーダ３３とで
構成されている。

【００１１】例えば、回線上を流れるセルのＶＰＩ／Ｖ
ＣＩデータが、１番目のレジスタ３１-1に格納されてい
るＶＰＩ／ＶＣＩデータと一致すると、１番目のＥＸＯ
Ｒ３２-1の２つの入力が一致して出力が「０」となる。
このとき他のＥＸＯＲ３２─２〜３２─32の出力は
「１」となっているので、エンコーダ３３はＥＸＯＲ群
３２-1〜３２-32 の出力値「０１１１・・１」をエンコ
ードして５ビットのＲＡＭアドレス、例えば「００００
１」を出力する。この結果、ＲＡＭ２２のアドレス「０
０００１」に格納されている出力側のＶＰＩ／ＶＣＩデ
ータが読み出される。

【００１２】

【発明が解決しようとする課題】ところで、図１０のＶ
ＣＣでは、前述した着信セルのＶＰＩ／ＶＣＩを変換す
るための回線側からのデータの読み出しの他に、ＶＣＣ
テーブルの正常性の確認、あるいはメンテナンスのため
のＶＰＩ／ＶＣＩデータの読み出し等が行われる。そし
て、それらの処理は交換機内のソフトウェアの指示によ
り行われるので、着信セルのＶＰＩ／ＶＣＩの変換とは
非同期に実行される。

【００１３】このとき、着信セルのＶＰＩ／ＶＣＩの変
換は、他のアクセスより優先して実行する必要があるの
で、従来は、ＶＰＩ／ＶＣＩの変換要求が発生した場合
には、ＶＣＣテーブルへのデータの書き込み、あるいは
メンテナスのためのデータの読み出しを待たせるように
していた。

【００１４】一方、前述した従来のアクセス方法では、
回線上を流れるセルから抽出されるクロック信号を基準
としてＶＣＣテーブルに対するデータの書き込み及びメ
ンテナンスのためのデータの読み出しを行っていた。そ
の為、回線が接続されていないとき、あるいは回線に障
害が発生してクロック信号が抽出できないときには、Ｖ
ＣＣテーブルへのＶＰＩ／ＶＣＩデータの書き込み、あ
るいはメンテナンスのためのデータの読み出しが行えな
いという問題点があった。

【００１５】また、図１１のＶＣＣでは、交換機のソフ
トウェアからレジスタ部２１へのＶＰＩ／ＶＣＩデータ
の書き込み、あるいは読み出しの指示があった場合、フ
ァームウェアがその指示がパスの設定（新たなデータの
書き込み）か、それとも終話（既存のデータのクリア）
かを判定する必要があった。そして、パスの設定の指示
であったときには、レジスタ部２１のどのレジスタが空
いているかを調べ、その空いているレジスタに入力側の
ＶＰＩ／ＶＣＩデータを書き込み、さらにそのレジスタ
に対応するＲＡＭ２２の該当するアドレスに出力側のＶ
ＰＩ／ＶＣＩデータを書き込でいた。また、終話の指示
であったときには、該当するレジスタを探してクリアし
ていた。

【００１６】従来はこれらの処理をファームウェアが行
っていたために処理時間がかかり、そのため交換機のソ
フトウェアの交換処理の処理速度も制限されるという問
題点があった。

【００１７】本発明の課題は、回線障害等により回線側
のクロック信号を抽出できないときにも、ＶＣＣテーブ
ルへのＶＰＩ／ＶＣＩデータの書き込み、あるいはメン
テナンスのためのＶＰＩ／ＶＣＩデータの読み出しが行
え、かつ回線側からのＶＣＣテーブルのデータの読み出
しを優先して実行できるようにすることである。また、
他の課題は、ＶＰＩ／ＶＣＩデータの書き込み及び消去
を短時間で行えるようにすることである。

【００１８】

【課題を解決するための手段】セルに付加されている入
力側の仮想パス識別子（ＶＰＩ）／仮想チャネル識別子
（ＶＣＩ）と出力側のＶＰＩ／ＶＣＩとを対応づけたＶ
ＣＣテーブルのアクセス方法において、第１の発明のア
クセス方法は、ＶＣＣテーブルに対するＶＰＩ／ＶＣＩ
データの書き込み要求またはメンテナンスのためのＶＰ
Ｉ／ＶＣＩデータの読み出し要求のみがあった場合に
は、回線上を流れるセルから抽出される第１のクロック
信号と非同期の第２のクロック信号に基づいてＶＰＩ／
ＶＣＩデータの書き込みまたはメンテナンスのためのＶ
ＰＩ／ＶＣＩデータの読み出しを行う。

【００１９】ＶＣＣテーブルに対するデータの書き込み
要求またはメンテナンスのためのデータの読み出し要求
と同時または前後して回線側からのＶＣＣテーブルに対
する読み出し要求があった場合には、回線側からの読み
出し要求を優先して実行した後、次のセルが到着するま
での期間に第２のクロック信号に基づいてＶＰＩ／ＶＣ
Ｉデータ書き込みまたはメンテナンスのためのＶＰＩ／
ＶＣＩデータの読み出しを行う。

【００２０】次に、図１は、第２の発明のバーチャルチ
ャネル変換装置の原理ブロック図である。セルに付加さ
れている入力側の仮想パス識別子（ＶＰＩ）／仮想チャ
ネル識別子（ＶＣＩ）を出力側のＶＰＩ／ＶＣＩに変換
するバーチャルチャネル変換装置において、記憶手段１
は、入力側のＶＰＩ／ＶＣＩと出力側のＶＰＩ／ＶＣＩ
とを対応づけたＶＣＣテーブルを記憶する。

【００２１】クロック信号生成手段２は、回線上を流れ
るセルから抽出される第１のクロック信号と非同期の第
２のクロック信号を生成する。書き込み信号／読み出し
制御信号生成手段３は、ＶＰＩ／ＶＣＩデータの書き込
み要求またはメンテナンスのためのＶＰＩ／ＶＣＩデー
タの読み出し要求のみがあったときには、第２のクロッ
ク信号に基づいてデータの書き込み信号／読み出し制御
信号を生成し、回線側からＶＰＩ／ＶＣＩデータの読み
出し要求があった場合には、書き込み信号／読み出し制
御信号の出力を一定期間中止し、回線側からの読み出し
要求を優先して実行させた後、次のセルが到着するまで
の期間に第２のクロック信号に基づく書き込み信号／読
み出し制御信号を出力する。

【００２２】次に、図２は、第３の発明のバーチャルチ
ャネル変換装置の原理ブロック図である。セルに付加さ
れている入力側の仮想パス識別子（ＶＰＩ）／仮想チャ
ネル識別子（ＶＣＩ）を出力側のＶＰＩ／ＶＣＩに変換
するバーチャルチャネル変換装置において、記憶手段５
は、入力側のＶＰＩ／ＶＣＩと出力側のＶＰＩ／ＶＣＩ
とを対応づけて記憶する複数のＶＰＩ／ＶＣＩ記憶部５
ａを有する。

【００２３】このＶＰＩ／ＶＣＩ記憶部５ａは、例え
ば、セルに付加されている入力側のＶＰＩ／ＶＣＩを記
憶する複数のレジスタ８６-1〜８６-32 と、変換すべき
出力側のＶＰＩ／ＶＣＩを記憶するＲＡＭとで構成され
ており、レジスタ８６-1〜８６-32 の内容によりＲＡＭ
のアドレスが指定されるようになっている。

【００２４】使用中／未使用情報記憶手段６は、記憶手
段５の各ＶＰＩ／ＶＣＩ記憶部５ａが使用中か、あるい
は未使用かを示す情報を各ＶＰＩ／ＶＣＩ記憶部５ａに
対応させて記憶する複数の使用中／未使用情報記憶部６
ａを有する。

【００２５】制御手段７は、ＶＰＩ／ＶＣＩデータの書
き込み要求があったときには、未使用であること示す情
報が記憶されている使用中／未使用情報記憶部６ａに対
応するＶＰＩ／ＶＣＩ記憶部５ａを書き込み可能とし、
ＶＰＩ／ＶＣＩデータの無効化要求があったときには、
無効化すべきＶＰＩ／ＶＣＩデータと一致するデータが
記憶されているＶＰＩ／ＶＣＩ記憶部５ａを判定し、そ
のＶＰＩ／ＶＣＩ記憶部５ａに対応する使用中／未使用
情報記憶部６ａの情報を未使用であることを示す情報に
書き換える。

【００２６】

【作用】第１及び第２の発明では、回線上を流れるセル
から抽出される第１のクロック信号と非同期の第２のク
ロック信号に基づいてＶＣＣテーブルに対するＶＰＩ／
ＶＣＩデータの書き込みまたはメンテナンスのためのＶ
ＰＩ／ＶＣＩデータの読み出しを行うようにしている。

【００２７】従って、回線が接続されていないとき、あ
るいは回線に障害が発生して第１のクロック信号が抽出
できない場合でも、ＶＣＣテーブルに対してデータの書
き込み／読み出しを行ってＶＣＣテーブルの正常性を確
認することができる。また、メンテナンスのためにＶＰ
Ｉ／ＶＣＩデータを読み出すことができる。

【００２８】さらに、データの書き込み要求、あるいは
メンテナンスのためのデータの読み出し要求と、入力側
のＶＰＩ／ＶＣＩを出力側のＶＰＩ／ＶＣＩに変換する
ための回線側からの読み出し要求とが同時に発生した場
合には、回線側からの読み出し要求を優先して実行さ
せ、回線側からの読み出しが終了した後、次のセルが到
着するまでの期間にデータの書き込み、あるいはメンテ
ナンスのためのデータの読み出しを行うようにしたの
で、回線側からのＶＰＩ／ＶＣＩの変換要求を待たせる
ことがない。

【００２９】第３の発明は、ＶＰＩ／ＶＣＩデータを記
憶する各ＶＰＩ／ＶＣＩ記憶部５ａが使用中か、それと
も未使用かを示す使用中／未使用情報記憶部６ａを設
け、パス設定時等にＶＰＩ／ＶＣＩ記憶部５ａにＶＰＩ
／ＶＣＩデータを書き込むときには、使用中／未使用情
報記憶部６ａの情報が未使用となっているＶＰＩ／ＶＣ
Ｉ記憶部５ａにＶＰＩ／ＶＣＩデータを書き込むように
している。また、通話が終了してＶＰＩ／ＶＣＩデータ
を無効化する場合には、無効化すべきＶＰＩ／ＶＣＩデ
ータと一致するデータを記憶しているＶＰＩ／ＶＣＩ記
憶部５ａに対応する使用中／未使用情報記憶部６ａの情
報を未使用であることを示す情報に書き換えるようにし
ている。

【００３０】このように、使用中／未使用情報記憶部６
ａを設けることで、未使用のＶＰＩ／ＶＣＩ記憶部５ａ
を探し、そのＶＰＩ／ＶＣＩ記憶部５ａにデータを書き
込むまでの処理をハードウェアで実現できるので、デー
タの書き込みが終了するまでの時間を大幅に短縮でき
る。また、終話時にＶＰＩ／ＶＣＩデータを無効化する
時間も短縮できる。

【００３１】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図３は、本発明の第１実施例のバーチャルチ
ャネル変換装置ＶＣＣの主要部の回路ブロック図であ
る。以下、図１０の従来のＶＣＣと異なる部分について
説明する。

【００３２】図３において、フリップフロップ４１は、
メンテナンス時にＲＡＭ１２のＶＣＣテーブルから読み
出されるＶＰＩ／ＶＣＩをラッチするレジスタである。
タイミング信号生成回路（ＴＧ）４２は、アドレスセレ
クタ１１が回線上のセルのＶＰＩ／ＶＣＩと、書き込み
／メンテナンス用読み出しアドレスとの何れを選択する
かを指定する選択信号と、ヘッダ変換セレクタ１３が回
線上を流れるセルと、ＲＡＭ１２から読み出される出力
側のＶＰＩ／ＶＣＩとの何れを選択するかを指定する選
択信号を出力する。また、ＴＧ４２は、ＲＡＭ１２の書
き込み信号ＷＥ（信号Ｂ）と、フリップフロップ４１が
ＶＰＩ／ＶＣＩをラッチするタイミングを決める信号Ａ
（読み出し制御信号）を供給する。

【００３３】次に、図４はＴＧ４２の回路ブロック図で
ある。５ビットのシフトレジスタ５１には、回線上を流
れるデータから抽出されるクロック信号ＣＫ１（９ＭHz
程度の信号）とセルフレーム同期信号ＣＦ（図５参照）
が入力しており、セルフレーム同期信号ＣＦがクロック
信号ＣＫ１に同期して順にシフトされ５ビットの出力端
子に出力される。シフトレジスタ５１の２ビット目から
４ビット目の出力信号は３入力アンドゲート５２に入力
し、３ビット目から５ビット目の出力信号は３入力アン
ドゲート５３に入力している。

【００３４】この３入力アンドゲート５２の出力信号ｅ
は、アドレスセレクタ１１が回線側のセルのＶＰＩ／Ｖ
ＣＩと、書き込み／メンテナンス用読み出しアドレスと
の何れを選択するかを決める選択信号としてアドレスセ
レクタ１１へ出力されている。さらに、その３入力アン
ドゲート５２の出力信号ｅは、ＲＳフリップフロップ７
１のセット端子Ｓに出力されている。

【００３５】３入力アンドゲートト５３の出力信号は、
ヘッダ変換セレクタ１３が回線側のセルのＶＰＩ／ＶＣ
Ｉと、ＲＡＭ１２から読み出される出力側のＶＰＩ／Ｖ
ＣＩとの何れを選択するかを決める選択信号として、ア
ンドゲート５４を介してヘッダ変換セレクタ１３へ出力
されている。アンドゲート５４の他の入力端子には、図
５に示すようにデータが有効となる間ローレベルとなる
イネーブル信号ＥＮが入力している。

【００３６】上記のシフトレジスタ５１、３入力アンド
ゲート５２、５３及びアンドゲート５４からなる回路に
おいて、ローレベルのセルフレーム同期信号ＣＦが入力
すると、３入力アンドゲート５２からクロック信号ＣＫ
１の３クロックの間、回線側のデータを選択するローレ
ベルの選択信号ｅがアドレスセレクタ１１に出力され
る。この結果、回線上を流れるセルのＶＰＩ／ＶＣＩが
読み出しアドレスとしてＲＡＭ１２に出力され、ＲＡＭ
１２のＶＣＣテーブルからセルのＶＰＩ／ＶＣＩに対応
する出力側のＶＰＩ／ＶＣＩが読み出される。次に、１
クロック遅れて３クロックの間、ＲＡＭ１２から読み出
されるデータを選択する選択信号がヘッダ変換セレクタ
１３に出力される。これにより、ＶＣＣテーブルから読
み出される出力側のＶＰＩ／ＶＣＩが回線側に出力さ
れ、セルのＶＰＩ／ＶＣＩの変換が行われる。

【００３７】ＲＳフリップフロップ５５は、データの書
き込み時またはメンテナスのためのデータの読み出し時
に「１」となるフラグＦＬＧをラッチする回路であり、
このＲＳフリップフロップ５５の出力信号ａは、Ｄフリ
ップフロップ５６及びシフトレジスタ５７へ出力され
る。

【００３８】Ｄフリップフロップ５６のクロック端子Ｃ
Ｋには、クロック信号ＣＫ１と非同期のクロック信号Ｃ
Ｋ２が供給されており、そのクロック信号ＣＫ２に同期
したタイミングで信号ａをラッチし、ラッチした信号を
信号ｂとして次段のＤフリップフロップ５８とアンドゲ
ート５９に出力している。Ｄフリップフロップ５８は、
その信号ｂをクロック信号ＣＫ２に同期したタイミング
でラッチし、ラッチした信号の反転出力信号ｃをアンド
ゲート５９の他方の入力端子に供給する。

【００３９】このＤフリップフロップ５６、５８のリセ
ット端子Ｒには、上述したＲＳフリップフロップ７１の
反転出力信号ｍが入力している。従って、３入力アンド
ゲート５２の出力信号ｅが「０」となると、ＲＳフリッ
プフロップ７１がセット状態となり、Ｄフリップフロッ
プ５６、５８にリセット信号が出力されて、Ｄフリップ
フロップ５６、５８はリセット状態となる。

【００４０】アンドゲート５９の出力信号ｄは、ノアゲ
ート６０とＤフリップフロップ６１とに出力されてい
る。このノアゲート６０の出力信号はオアゲート６２、
６３の一方の入力端子へ出力されている。そして、オア
ゲート６３の他方の入力端子には、レジスタ６５に保持
され、読み出し時に「１」、書き込み時に「０」となる
読み出し／書き込み指示信号Ｒ／Ｗが与えられている。
また、オアゲート６２の他方の入力端子にはその読み出
し／書き込み指示信号Ｒ／Ｗをインバータ６４で反転し
た信号が与えられている。

【００４１】オアゲート６２の出力信号Ｂはライトイネ
ーブル信号ＷＥとしてＲＡＭ１２に出力され、オアゲー
ト６３の出力信号Ａ（読み出し制御信号）はＶＣＣテー
ブルから読み出される出力側のＶＰＩ／ＶＣＩデータを
ラッチするときのクロック信号としてフリップフロップ
４１へ出力される。

【００４２】なお、上述したＤフリップフロップ５６、
５８、シフトレジスタ５７及び後述するＤフリップフロ
ップ６１、６６等のクロック端子ＣＫに供給されるクロ
ック信号ＣＫ２は、回線上を流れるセルから抽出される
クロック信号ＣＫ１と独立に生成される非同期のクロッ
ク信号であり４ＭHz程度の周波数の信号である。

【００４３】ここで、初期状態、すなわちフラグＦＬＧ
がセットされていないときの上述した回路の状態を説明
する。フラグＦＬＧがセットされていなときには、フリ
ップフロップ５５の出力信号ａは「０」となっており、
その信号ａがクロック信号ＣＫ２に同期したタイミング
でＤフリップフロップ５６にラッチされ、Ｄフリップフ
ロップ５６の出力信号ｂは「０」となっている。

【００４４】Ｄフリップフロップ５６の出力信号ｂは、
クロック信号ＣＫ２に同期したタイミングで次段のＤフ
リップフロップ５８にラッチされ、Ｄフリップフロップ
５８の反転出力信号ｃは「１」となっている。

【００４５】従って、アンドゲート５９の一方の入力信
号が「０」となるので、アンドゲート５９の出力信号ｄ
は「０」となる。この結果、ノアゲート６０の一方の入
力信号は「０」となり、このとき、ノアゲート６０の他
方の入力信号も「０」となっているので、ノアゲート６
０の出力信号は「１」となる。よって、オアゲート６
２、６３の出力信号Ａ、Ｂは共に「１」となる。

【００４６】すなわち、フラグＦＬＧがセットされてい
ないときには、ＶＣＣテーブルから読み出されるデータ
をラッチするフリップフロップ４１のクロック信号Ａ
と、ＲＡＭ１２にデータを書き込む為のライトイネーブ
ル信号ＷＥは共に「１」となっている。

【００４７】一方、４ビットのシフトレジスタ５７に入
力されたＲＳフリップフロップ５５の出力信号ａは、ク
ロック信号ＣＫ２に同期して順にシフトされ、４ビット
目の出力信号がＤフリップフロップ６６に出力される。
Ｄフリップフロップ６６は、クロック信号ＣＫ２に同期
したタイミングで４ビット目の出力信号をラッチし、ラ
ッチした信号を信号ｆとして次段のＤフリップフロップ
６７及びアンドゲート６８へ出力する。Ｄフリップフロ
ップ６７は、その信号ｆをクロック信号ＣＫ２に同期し
たタイミングでラッチし、ラッチした信号の反転出力信
号ｇを上記アンドゲート６８の他方の入力端子に出力す
る。

【００４８】フラグＦＬＧがセットされていないときに
は、ＲＳフリップフロップ５５の出力信号ａは「０」と
なっており、シフトレジスタ５７の出力も全て「０」と
なっている。従って、Ｄフリップフロップ６６の出力信
号ｆは「０」、そのＤフリップフロップ６６の出力信号
をラッチするＤフリップフロップ６７の反転出力信号ｇ
は「１」となっており、アンドゲート６８の出力信号ｈ
は「０」となっている。

【００４９】アンドゲート６８の出力信号ｈは、Ｄフリ
ップフロップ６９と前述したノアゲート６０とへ出力さ
れている。Ｄフリップフロップ６９は、その信号ｈをク
ロック信号ＣＫ２に同期したタイミングでラッチし、ラ
ッチした信号をノアゲート７０に出力する。このノアゲ
ート７０の他方の入力には、上述したＤフリップフロッ
プ６１の出力信号ｉが入力しており、ノアゲート７０の
出力信号ｋは、上述したＲＳフリップフロップ５５、７
１及びシフトレジスタ５７のリセット端子に出力されて
いる。

【００５０】データの書き込みまたはメンテナンスのた
めのデータの読み出し時にフラグＦＬＧがセットされる
と、アンドゲート５９の出力信号ｄまたはアンドゲート
６８の出力信号ｈの何れか一方の信号が「１」となり、
次のクロック信号ＣＫ２の立ち上がりでノアゲート７０
の出力信号ｋが「０」となる。そして、この信号ｋによ
りＲＳフリップフロップ５５、７１及びシフトレジスタ
５７がリセットされる。

【００５１】次に、以上のような構成の制御信号発生部
ＴＧ４２の動作を、図６及び図７のタイムチャートを参
照して説明する。先ず、回線からのアクセスが無い場合
の動作を図６のタイムチャートを参照して説明する。Ｖ
ＣＣテーブルへのデータの書き込みあるいはメンテンナ
スのためのデータの読み出しを行う場合には、書き込み
／読み出しアドレスをセットした後、フラグＦＬＧを
「１」にする。

【００５２】フラグＦＬＧが「１」となると、ＲＳフリ
ップフロップ５５がセットされ出力信号ａが「１」とな
る。すると、クロック信号ＣＫ２の立ち上がりに同期し
てＤフリップフロップ５６の出力信号ｂが「１」とな
る。このとき次段のＤフリップフロップ５８の反転出力
信号ｃは「１」であるので、アンドゲート５９の入力信
号がともに「１」となり出力信号ｄが「１」となる。

【００５３】このときのＶＣＣテーブルに対するアクセ
スがデータの書き込みであれば、Ｒ／Ｗ信号が「０」と
なっているので、オアゲート６２の出力信号Ａは「１」
のまま変化せず、オアゲート６３の出力信号Ｂ、すなわ
ちライトイネーブル信号ＷＥが「１」から「０」に変化
する（図６参照）。これによりＲＡＭ１２に対するデー
タの書き込みが開始される。

【００５４】そして、次のクロック信号ＣＫ２の立ち上
がりに同期してＤフリップフロップ５８の出力信号ｃが
「０」となると、アンドゲート５９の出力信号ｄが
「０」となって、オアゲート６３の出力信号Ｂが「０」
から「１」に変化する。すなわち、クロック信号ＣＫ２
の１周期の間、ライトイネーブル信号ＷＥがアクティブ
となり、ＲＡＭ１２へのデータの書き込みが行われる。

【００５５】また、アンドゲート５９の出力信号ｄが
「０」から「１」に変化した後の次のクロック信号ＣＫ
２の立ち上がりに同期してＤフリップフロップ６１の出
力信号ｉが「１」となる。これにより、ＲＳフリップフ
ロップ５５にリセット信号が供給され、ＲＳフリップフ
ロップ５５の出力信号ａが「０」となる（図６参照）。

【００５６】また、このときのＶＣＣテーブルに対する
アクセスが、メンテナンスのためのＶＰＩ／ＶＣＩデー
タの読み出しであれば、Ｒ／Ｗ信号は「１」となってい
るので、オアゲート６３の出力信号Ｂは「１」のまま変
化せず、代わりにクロック信号ＣＫ２の１周期の間オア
ゲート６２の出力信号Ａが「１」から「０」に変化す
る。そして、信号Ａの立ち上がりに同期してＲＡＭ１２
から読み出される出力側のＶＰＩ／ＶＣＩデータがフリ
ップフロップ４１にラッチされる。

【００５７】次に、回線側のＶＣＣテーブルのアクセス
と、書き込みまたはメンテナンスの為の読み出しとが重
なった場合の図４の回路の動作を、図７のタイムチャー
トを参照して説明する。

【００５８】回線上を流れるセルのセルフレーム同期信
号ＣＦが抽出されると、信号ｅが「０」となり、その信
号ｅによりＲＳフリップフロップ７１がセット状態とな
る。ＲＳフリップフロップ７１がセット状態となると、
その反転出力信号ｍは「０」となり、Ｄフリップフロッ
プ５６、５８はリセット状態となる。

【００５９】従って、アンドゲート５９の出力信号ｄは
「０」のまま変化せず、フラグＦＬＧが「１」にセット
されてもオアゲート６２、６３の出力信号Ａ、Ｂは
「１」のまま変化しない。

【００６０】一方、フラグＦＬＧが「１」となリ、ＲＳ
フリップフロップ５５の出力信号ａが「１」となると、
その信号ａはシフトレジスタ５７においてクロック信号
ＣＫ２に同期して順にシフトされ、クロック信号ＣＫ２
の４クロック目にシフトレジスタ５７の４ビット目の出
力端子が「１」となる。シフトレジスタ５７の４ビット
目の出力端子が「１」となると、次のクロック信号ＣＫ
２の立ち上がり、すなわちクロック信号ＣＫ２の５クロ
ック目の立ち上がりに同期してＤフリップフロップ６６
の出力信号ｆが「１」となる。Ｄフリップフロップ６６
の出力信号ｆが「１」となると、アンドゲート６８の両
入力が「１」となり、アンドゲート６８の出力信号ｈは
「１」となる。この結果、ノアゲート６０の出力信号が
「０」となり、このときＲ／Ｗ信号が「０」でデータの
書き込みであれば、オアゲート６３の出力信号Ｂ、すな
わちライトイネーブル信号ＷＥが「０」となってＲＡＭ
１２へのＶＰＩ／ＶＣＩデータの書き込みが可能となる
（図７参照）。また、Ｒ／Ｗ信号が「１」で、このとき
のアクセス要求がメンテナンスのためのデータの読み出
しであれば、オアゲート６２の出力信号Ａが「０」とな
り、次に信号Ａが「１」となるとき、ＲＡＭ１２から読
み出されるＶＰＩ／ＶＣＩデータがフリップフロップ４
１へラッチされる。

【００６１】また、アンドゲート６８の出力信号ｈが
「１」となると、次のクロック信号ＣＫ２の立ち上がり
に同期してＤフリップフロップ６９の出力信号ｊが
「１」となり、ノアゲート７０からＲＳフリップフロッ
プ５５、７１へリセット信号ｋが出力される（図７参
照）。

【００６２】すなわち、シフトレジスタ５７、Ｄフリッ
プフロップ６６、６７及びアンドゲート６８は、回線か
らのＶＣＣテーブルの読み出し要求と、ＶＣＣテーブル
へのデータの書き込み要求またはメンテナンスのための
データの読み出し要求とが同時または前後して発生した
場合に、回線側のアクセスが終了するまでの一定期間
（実施例ではクロック信号ＣＫ２の４クロックの期
間）、書き込み信号ＷＥまたはメンテナンスのための読
み出し制御信号Ａを出力させないようにするための回路
であり、ＲＳフリップフロップ７１はその間Ｄフリップ
フロップ５６、５８をリセット状態に保つための回路で
ある。

【００６３】以上の回路動作をまとめると、ＶＣＣテー
ブルに対するデータの書き込みまたはメンテナンスのた
めのデータの読み出しが指示されフラグＦＬＧが「１」
にセットされた場合でも、回線側からの読み出し要求が
発生したときには、ＶＣＣテーブルへのデータの書き込
み、あるいはメンテナンスのためのデータの読み出しは
一時中止され、回線側からのアクセスが優先して実行さ
れる。そして、回線側からのアクセスが終了する一定期
間（実施例では、シフトレジスタ５７において４ビット
のデータのシフトが終了する４クロックの期間）経過し
た後、書き込み信号ＷＥまたはメンテナンスのための読
み出し制御信号Ａが出力される。

【００６４】この実施例では、回線を流れるセルから抽
出されるクロック信号ＣＫ１と非同期の別のクロック信
号ＣＫ２に基づいてＶＣＣテーブルへのデータの書き込
み及びメンテンナンス時のＶＣＣテーブルからのデータ
の読み出しを行うようにしたので、回線が未実装あるい
は回線に障害が発生している場合でも、ＶＣＣテーブル
の正常性の確認及びメンテナンスのためのデータの読み
出しを行うことができる。

【００６５】このように回線を流れるセルから抽出され
るクロック信号ＣＫ１と非同期のクロック信号ＣＫ２を
用いてＶＣＣテーブルへのデータの書き込み、読み出し
を行うようにすると、ＶＣＣテーブルに対するこれらの
アクセス要求と、着信セルのＶＰＩ／ＶＣＩの変換の為
の回線側のアクセス要求とが同時に発生する可能性があ
る。

【００６６】その場合でも、本実施例では、回線側から
のＶＣＣテーブルのアクセスを優先させ、一定のアクセ
スタイムが経過して、次のセルを受信するまでの間にＶ
ＣＣテーブルへのデータの書き込み、あるいはメンテナ
ンスのためのデータの読み出しを行うようにしたので、
交換処理のためのＶＰＩ／ＶＣＩの変換を待たせ接続時
間の遅延等を生じさせることがない。

【００６７】次に、本発明の第２実施例を図８のＶＰＩ
／ＶＣＩデータの書き込み回路及び図９のレジスタを無
効化する回路を参照して説明する。この実施例は、従来
ファームウェアで行っていたパス設定時のレジスタ部２
１（図１１参照）へのＶＰＩ／ＶＣＩデータの書き込み
及び終話の際のレジスタ部２１のＶＰＩ／ＶＣＩデータ
を消去する処理を、レジスタ部２１の個々のレジスタが
使用中か、それとも未使用かを示す使用中、未使用表示
レジスタ群（使用中／未使用情報記憶部６ａに対応す
る）８５-1〜８５-32 を設けることで、ハードウェアに
より直接空きレジスタにＶＰＩ／ＶＣＩデータの書き込
み、あるいは不要となったＶＰＩ／ＶＣＩデータの無効
化を行えるようにしたものである。

【００６８】図８において、５ビットのカウンタ８１
は、クロック信号ＣＫに同期して順次カクントアップさ
れるカウンタであり、カウント結果をセレクタ８２に出
力する。３２ビットのセレクタ８２は、カウンタ８１か
ら出力されるカウントデータに基づいて３２個の出力の
内の１つの出力を選択する回路であり、選択した出力端
子に「１」の信号を、非選択の出力端子に「０」の信号
を出力する。このセレクタ８２の出力信号は、３２個の
アンドゲート群８３-1〜８３-32 及び３２個のアンドゲ
ート群８４-1〜８４-32 へ出力されている。

【００６９】アンドゲート群８３-1〜８３-32 の他方の
入力端子には、データの書き込み信号が入力しており、
その出力信号は使用中、未使用表示レジスタ群８５-1〜
８５-32 に出力されている。使用中、未使用表示レジス
タ群８５-1〜８５-32 は、セルの入力側のＶＰＩ／ＶＣ
Ｉデータを記憶する２８ビットのレジスタ群（ＶＰＩ／
ＶＣＩ記憶部５ａに対応する）８６-1〜８６-32 の中の
対応するレジスタが使用中か、それとも未使用かを示す
１ビットのデータを記憶するレジスタであり、対応する
レジスタが使用されているときには「０」が、未使用の
ときには「１」が記憶される。

【００７０】この使用中、未使用表示レジスタ群８５-1
〜８５-32 の出力信号は、３２個のアンドゲート群８４
-1〜８４-32 へそれぞれ出力されている。このアンドゲ
ート群８４-1〜８４-32 の出力信号は、３２本の入力端
子を有するノアゲート８７及び図１２のエクスクルーシ
ブオアゲート群３２-1〜３２-32 等からなる判定部へ出
力されている。そして、ノアゲート８７の出力信号はカ
ウンタ８１のカウント動作を制御する制御端子Ｇに出力
されている。

【００７１】ここで、パス設定時等にレジスタ群８６-1
〜８６-32 へＶＰＩ／ＶＣＩデータを書き込む場合の動
作を説明する。カウンタ８１は、常時０〜３１までの値
を更新するカウント動作を行っており、そのカウンタ８
１のカウント値に応じてセレクタ８２の３２個の出力信
号の内の１つが「１」となる。

【００７２】セレクタ８２の３２ビットの出力信号の内
の１つが「１」となると、アンドゲート群８４-1〜８４
-32 の中の該当するアンドゲート８４-iの一方の入力信
号が「１」となる。そして、このとき、アンドゲート８
４-iの他方の入力端子に入力している使用中、未使用表
示レジスタ８５-iの値が「０」、すなわちレジスタ８６
-iが使用中であれば、そのアンドゲート８４-iの出力信
号は「０」となり、ノアゲート８７の出力信号は「１」
となる。

【００７３】ノアゲート８７の出力信号が「１」のとき
は、カウンタ８１はカウント動作を継続し、カウント値
を＋１した値をセレクタ８２に出力する。これにより、
セレクタ８２から次のアンドゲート８４-i+1の入力を
「１」にする信号が出力される。以下、上述した回路動
作が繰り返されて、使用中、未使用表示レジスタ８５-i
の値が「１」のレジスタが検出されるまでカウンタ８１
のカウント動作が行われる。

【００７４】今、ｋ番目のレジスタ８６-kが未使用であ
るとすると、ｋ番目の使用中、未使用表示レジスタ８５
-kの値が「１」となっている。このとき、セレクタ８２
のｋ番目の出力信号が「１」となると、ｋ番目のアンド
ゲート８４-kの出力信号が「１」となる。アンドゲート
８４-kの出力信号が「１」となると、ノアゲート８７の
出力信号が「０」となり、カウンタ８１のカウント動作
が停止される。

【００７５】この結果、セレクタ８２からは、アンドゲ
ート群８３-1〜８３-32 のｋ番目のアンドゲート８３-k
を選択する選択信号が継続して出力され、そのとき書き
込み信号が与えられると、そのとき与えれているＶＰＩ
／ＶＣＩデータがｋ番目のレジスタ８６-kに書き込まれ
る。同時にｋ番目の使用中、未使用表示レジスタ８５-k
が「１」から「０」に書き替えられる。

【００７６】なお、上記の回路では、全てのレジスタが
使用中の場合、カウント動作が繰り返されて空きレジス
タを探す動作が繰り返されてしまう。この問題を解決す
るためには、例えば、使用中、未詳表示レジスタ群８５
-1〜85-32 の出力信号のアンドを取り、レジスタが全て
使用中のときは、ＶＰＩ／ＶＣＩデータの書き込みを制
限する回路を設ければよい。

【００７７】以上のように、本実施例では、ＶＰＩ／Ｖ
ＣＩデータを記憶するレジスタ群８６-1〜８６-32 に対
応させて、それぞれのレジスタが使用中か、それとも未
使用かを示すデータを記憶する使用中、未使用表示レジ
スタ群８５-1〜８５-32 を設け、その使用中、未使用表
示レジスタ群８５-1〜８５-32 が未使用となっているレ
ジスタをハードウェアにより検出し、検出したレジスタ
にＶＰＩ／ＶＣＩデータを書き込むようにしている。

【００７８】従って、従来のようにレジスタ群８６-1〜
８６-32 の内容を順に調べて空きレジスタを探す必要が
ないので、ＶＰＩ／ＶＣＩデータの書き込み時間を短縮
することができる。

【００７９】次に、通話が終了してレジスタに設定され
ているＶＰＩ／ＶＣＩデータを無効にする回路を、図９
を参照して説明する。なお、同図の使用中、未使用表示
レジスタ群８５-1〜８５-32 及びレジスタ群８６-1〜８
６-32 は、図８に示したものと同一であり、図９の回路
と図８の回路で１つの回路を構成している。

【００８０】図９において、エクスクルーシブオアゲー
ト群（ＥＸＯＲ）９１-1〜９１-32の一方の入力端子に
は、レジスタ群８６-1〜８６-32 に記憶されている２８
ビットのＶＰＩ／ＶＣＩデータが入力され、他方の入力
端子には、無効化すべきＶＰＩ／ＶＣＩデータが入力さ
れる。このＥＸＯＲ群９１-1〜９１-32 は、無効化すべ
きＶＰＩ／ＶＣＩデータと、レジスタ群８６-1〜８６-3
2 に記憶されているＶＰＩ／ＶＣＩデータとの一致を検
出する回路であり、入力データが一致したとき出力信号
は「０」となり、不一致のとき「１」となる。

【００８１】ＥＸＯＲ群９１-1〜９１-32 の出力信号
は、オアゲート群９２-1〜９２-32 の一方の入力端子に
出力され、オアゲート群９２-1〜９２-32 の他方の入力
端子には、ＶＰＩ／ＶＣＩデータを無効化するとき
「０」となる無効化指示信号が入力される。このオアゲ
ート群９２-1〜９２-32 の出力信号は上述した使用中、
未使用表示レジスタ群８５-1〜８５-32 に出力されてい
る。このオアゲート群９２-1〜９２-32 の出力信号が
「０」となると、使用中、未使用表示レジスタ群８５-1
〜８５-32 の内容が「１」に書き替えられる。

【００８２】通話が終了してその通話に割り当てられて
いたＶＰＩ／ＶＣＩをＶＣＣテーブルから消去するとき
には、割り当てられていたＶＰＩ／ＶＣＩが無効化すべ
きＶＰＩ／ＶＣＩデータとして出力される。すると、Ｅ
ＸＯＲ群９１-1〜９１-32 により、その無効化すべきＶ
ＰＩ／ＶＣＩデータとレジスタ群８６-1〜８６-32 に記
憶されているＶＰＩ／ＶＣＩデータとが一致するか否か
が判別される。

【００８３】例えば、ｋ番目のＥＸＯＲ９１-kの両入力
が一致したとすると、その出力信号が「０」となる。こ
のとき無効化指示信号も「０」となっているので、オア
ゲート９２-kの出力信号が「０」となる。この結果、ｋ
番目の使用中、未使用表示レジスタ８５-kの内容が
「０」から「１」に書き替えられ、ｋ番目のレジスタ８
６-kが書き込み可能となる。

【００８４】上記の回路によれば、通話が終了してレジ
スタ群８６-1〜８６-32 に設定してあるＶＰＩ／ＶＣＩ
データを無効化する場合、無効化すべきＶＰＩ／ＶＣＩ
データを指定するだけで、該当する使用中、未使用表示
レジスタ８５-iの内容が未使用であることを示すデータ
に書き換えられ、該当するレジスタ８６-iが書き込み可
能となる。従って、従来のようにレジスタの内容を順に
調べて無効化すべきデータと一致するレジスタの内容を
クリアする必要が無く、不要なＶＰＩ／ＶＣＩデータを
消去するための時間を短縮できる。

【００８５】以上のように上記第２実施例によれば、使
用中、未使用表示レジスタ群８５-1〜８５-32 を設ける
ことで、空きレジスタ及び無効化すべきデータが記憶さ
れているレジスタをハードウェアにより検出できるの
で、ＶＰＩ／ＶＣＩデータをレジスタに書き込むための
時間及びデータを消去するための時間を従来より短縮す
ることができる。

【００８６】さらに、本実施例はファームウェアによる
方法ではないので、プログラム用ＲＯＭ、ＲＡＭ等が不
要となりコスト的にも安くなる。なお、本発明は、上述
した実施例の回路構成に限らず他の構成の回路でも実現
できる。

【００８７】

【発明の効果】本発明では、回線上を流れるセルから抽
出されるクロック信号と非同期の別のクロック信号に基
づいてＶＣＣテーブルへのＶＰＩ／ＶＣＩデータの書き
込み及びメンテナンスのためのＶＰＩ／ＶＣＩデータの
読み出しを行うようにしたので、回線が接続されていな
いとき、あるいは回線障害が発生したときにもＶＣＣテ
ーブルの正常性の確認及びメンテナンスのためのＶＰＩ
／ＶＣＩデータの読み出しを行うことができる。また、
回線側のＶＣＣテーブルの読み出し要求と重なったとき
には、回線側のＶＣＣテーブルの読み出しを優先して実
行し、次のセルが到着するまでの期間にＶＣＣテーブル
へのデータの書き込みまたはメンテナンスのためのデー
タの読み出しを行うようにしたので、回線側からのＶＰ
Ｉ／ＶＣＩの変換要求を待たせることもない。さらに、
ＶＰＩ／ＶＣＩデータを記憶するＶＰＩ／ＶＣＩ記憶部
が使用中か、未使用かを示す使用中／未使用情報記憶部
を設け、空いているＶＰＩ／ＶＣＩ記憶部の検出及び終
話により不要となったＶＰＩ／ＶＣＩデータを記憶して
いるＶＰＩ／ＶＣＩ記憶部を無効化する処理をハードウ
ェアで実現することで、ＶＰＩ／ＶＣＩデータの書き込
み時間及びＶＰＩ／ＶＣＩデータの消去時間を短縮でき
る。

【図面の簡単な説明】

【図１】第１及び第２の発明の原理ブロック図である。

【図２】第３の発明の原理ブロック図である。

【図３】第１実施例のＶＣＣの主要部の回路ブロック図
である。

【図４】ＴＧの回路ブロック図である。

【図５】セルフレーム同期信号及びイネーブル信号のタ
イムチャートである。

【図６】回線側からのアクセスが無い場合のタイムチャ
ートである。

【図７】回線側からのアクセスと書き込みまたはメンテ
ナンスのための読み出しとが両方発生した場合のタイム
チャートである。

【図８】ＶＰＩ／ＶＣＩデータの書き込み回路の構成図
である。

【図９】レジスタを無効化する回路の構成図である。

【図１０】従来のＶＣＣの主要部の回路ブロック図であ
る。

【図１１】従来のＶＣＣの主要部の他の回路構成を示す
図である。

【図１２】レジスタ部の構成を示す図である。

【符号の説明】

１、５ 記憶手段 ２ クロック信号生成手段 ３ 書き込み信号／読み出し制御信号生成手段 ５ａ ＶＰＩ／ＶＣＩ記憶部 ６ 使用中／未使用情報記憶手段 ６ａ 使用中／未使用情報記憶部 ７ 制御手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 瓜生 士郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星野 正志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 セルに付加されている入力側の仮想パス
   識別子（ＶＰＩ）／仮想チャネル識別子（ＶＣＩ）と出
   力側のＶＰＩ／ＶＣＩとを対応づけたＶＣＣテーブルの
   アクセス方法において、 前記ＶＣＣテーブルに対するＶＰＩ／ＶＣＩデータの書
   き込み要求またはメンテナンスのためのＶＰＩ／ＶＣＩ
   データの読み出し要求のみがあった場合には、回線上を
   流れるセルから抽出される第１のクロック信号と非同期
   の第２のクロック信号に基づいて該ＶＣＣテーブルに対
   するＶＰＩ／ＶＣＩデータの書き込みまたはメンテナン
   スのためのＶＰＩ／ＶＣＩデータの読み出しを行い、 前記ＶＣＣテーブルに対するデータの書き込みまたはメ
   ンテナンスのためのデータの読み出し要求と同時または
   前後して回線側からの該ＶＣＣテーブルに対する読み出
   し要求があった場合には、回線側からの読み出し要求を
   優先して実行した後、次のセルが到着するまでの期間に
   前記第２のクロック信号に基づいてＶＰＩ／ＶＣＩデー
   タの書き込みまたはメンテナンスのためのＶＰＩ／ＶＣ
   Ｉデータの読み出しを行うことを特徴とするＶＣＣテー
   ブルのアクセス方法。
2. 【請求項２】 セルに付加されている入力側の仮想パス
   識別子（ＶＰＩ）／仮想チャネル識別子（ＶＣＩ）を出
   力側のＶＰＩ／ＶＣＩに変換するバーチャルチャネル変
   換装置において、 入力側のＶＰＩ／ＶＣＩデータと出力側のＶＰＩ／ＶＣ
   Ｉデータとを対応づけたＶＣＣテーブルを記憶する記憶
   手段と、 回線上を流れるセルから抽出される第１のクロック信号
   と非同期の第２のクロック信号を生成するクロック信号
   生成手段と、 回線側からの読み出し要求が無く、かつ前記ＶＣＣテー
   ブルに対するＶＰＩ／ＶＣＩデータの書き込みまたはメ
   ンテナンスのためのＶＰＩ／ＶＣＩデータの読み出し要
   求があったときには、前記第２のクロック信号に基づい
   て書き込み信号／読み出し制御信号を生成し、回線側か
   らの読み出し要求があった場合には、該書き込み信号／
   読み出し制御信号の出力を一定期間中止し、回線側から
   のＶＣＣテーブルの読み出し要求を優先して実行させた
   後、次のセルが到着するまでの期間に第２のクロック信
   号に基づく書き込み信号／読み出し制御信号を出力する
   書き込み信号／読み出し制御信号生成手段とを備えるこ
   とを特徴とするバーチャルチャネル変換装置。
3. 【請求項３】 前記書き込み信号／読み出し制御信号生
   成手段は、セルフレーム同期信号を検出して回線側から
   の読み出し要求の有無を検出する検出回路と、該検出回
   路の検出結果に基づいて一定期間書き込み信号／読み出
   し制御信号の出力を禁止する禁止回路とを有することを
   特徴とする請求項２記載のバーチャルチャネル変換装
   置。
4. 【請求項４】 前記書き込み信号／読み出し制御信号生
   成手段は、セルフレーム同期信号を検出して回線側から
   の読み出し要求の有無を検出する検出回路と、書き込み
   またはメンテナンスのための読み出し要求信号をラッチ
   するラッチ回路と、前記ラッチ回路にラッチされた書き
   込みまたはメンテナンスのための読み出し要求信号を入
   力信号とし、前記第２のクロック信号を所定クロック数
   分シフトさせた後、書き込み信号／読み出し制御信号を
   出力するシフトレジスタ回路とを有することを特徴とす
   る請求項２記載のバーチャルチャネル変換装置。